3D晶圆级封装植球解决方案

3D晶圆级封装植球解决方案
3D晶圆级封装植球解决方案

3D晶圆级封装植球解决方案

一.WLP晶圆植球技术简介

晶圆级植球工艺是将微小尺寸的焊球(百微米级)直接放置到刻好电路的晶圆上,经过回流焊炉固化后再进行晶圆的切割和芯片的分选,分选出的芯片通过倒封装(Flip Chip)工艺贴合到基板上。采用晶圆级植球工艺封装的芯片避免了额外的封装并提供了比如高运行频率、低寄生效应和高I/O密度等优点。

微球植球机是3D芯片晶圆级封装工艺中的必备核心设备之一。近几年晶圆级植球技术的快速发展,其原因有两个。一是随着CSP类封装型式IC消费量的增加,IC制造的成本压力进一步加大。传统的化学电镀BUMPING工艺显示出造价贵、制造周期长、环境污染、工艺复杂和参数不稳定等缺点,因此业界一直在寻找替代解决方案,晶圆级植球技术的突破恰好满足了这一需求。二是多层堆叠技术(MCM)的发展要求晶圆与晶圆间具有高精度的多引脚的100微米级的互联,只有晶圆级植球技术可以稳定地实现此愿望。随着网络通信领域技术的迅猛发展,数字电视,信息家电和3G手机等产品将大量需要高端IC

电路产品,进而对高引脚数的MCM(MCP),BGA,CSP,3D,SiP,PiP,PoP等中高端产品的需求十分旺盛。WLP晶圆级封装芯片键合自动化系统是高端IC封装设备的关键设备之一,在越来越引起广泛重视的TSV高端IC封装中将大显身手。注意:此类应用引脚尺寸介于100微米至300微米之间,小于100微米的引脚基本不采用此方法。

晶圆级植球工艺在国内刚刚开始应用,全球2012年销售预期将达到15条线以上并将保持年均20%以上的增长,具有良好的市场前景。目前市场上存在的晶圆级植球装备都是国外产品,价格高昂且服务不足,掌握核心技术的国产设备将具有很强竞争力。

二.WLP晶圆植球机简介

晶圆级植球动作流程如下:

影响晶圆级植球效果的主要因素有:传动机构的精度;图像定位系统的精度和算法;网板的厚度、孔径等参数设定;对网板的压力控制和弹性变形的控制和补偿;植球机构和供球系统的设计。

三.上海微松WLP晶圆植球机技术解决方案

1.全自动解决方案

主要技术指标如下:

NO. 项目 Items 内容Contents

1 硅片尺寸

Wafer sizes

6/8/12 inch

2

最小端子间距

Minimum ball pitch

200um

200um

3

锡球直径

Ball diameter

Ф100um-Ф300um

4 UPH

20 5

印刷和植球对位精度 Alignment accuracy

±30μm 6

植球成功率 Yield

99.995%

特征:

▇ 拥有专利的植球方式,实现了稳定植球。

▇ 残球除去过程与植球过程同时进行,提高了生产效率。 ▇ 实现治具的低成本、易更换。

▇ 采用精简的机构,配合中文操作界面,实现了维护的简易化。

2. 半自动型解决方案 主要技术指标如下:

项目Items

内容Contents

说明

晶圆尺寸 Wafer size

6/8/12 手动法案放置晶舟

锡球直径

Ball diameter

Ф100um-Ф300um最可能使用的球径

单片循环时间

Cycle time

2-3min 受人工速度影响,此为典型值。

植球精度

Mounting precision ±25μm

此为正常人工对位情况下的植球精

度。

四.上海微松晶圆植球解决方案的优势

1.超精密丝网印刷技术

晶圆级植球工艺中,需要利用丝网印刷技术把助焊剂印刷到晶圆上。丝网印刷用网板是微米级的薄板,晶圆和刮刀与网板的接触都会造成印刷网板的弹性变形。对这种变形的精确控制以及合适的工艺参数最终实现刘精确的助焊剂印刷量控制并实现微米级的印刷精度。

2.自动网板清洁系统

全自动的清洁纸传送和清洁液供给系统,实现对印刷网板和植球网板的自动清洗,以保证最终的植球质量。

3.晶圆级微球搭载技术

通过研究球径、晶圆尺寸和压力的关系曲线,研究测量反馈系

统的误差校正算法,设计实现Z轴压力的精确控制以实现良好的植球效果。实现了焊球的自动供球、回收和循环系统。4.精密定位系统和算法

晶圆级植球机需要实现30微米的助焊剂印刷精度和植球精度,这就需要高重复定位精度的伺服控制系统,同时结合图像处理的结果,对系统误差和随机误差进行测量和校正。

5.人机界面友好,便于操作。

晶圆封装测试工序和半导体制造工艺流程

A.晶圆封装测试工序 一、 IC检测 1. 缺陷检查Defect Inspection 2. DR-SEM(Defect Review Scanning Electron Microscopy) 用来检测出晶圆上是否有瑕疵,主要是微尘粒子、刮痕、残留物等问题。此外,对已印有电路图案的图案晶圆成品而言,则需要进行深次微米范围之瑕疵检测。一般来说,图案晶圆检测系统系以白光或雷射光来照射晶圆表面。再由一或多组侦测器接收自晶圆表面绕射出来的光线,并将该影像交由高功能软件进行底层图案消除,以辨识并发现瑕疵。 3. CD-SEM(Critical Dimensioin Measurement) 对蚀刻后的图案作精确的尺寸检测。 二、 IC封装 1. 构装(Packaging) IC构装依使用材料可分为陶瓷(ceramic)及塑胶(plastic)两种,而目前商业应用上则以塑胶构装为主。以塑胶构装中打线接合为例,其步骤依序为晶片切割(die saw)、黏晶(die mount / die bond)、焊线(wire bond)、封胶(mold)、剪切/成形(trim / form)、印字(mark)、电镀(plating)及检验(inspection)等。 (1) 晶片切割(die saw) 晶片切割之目的为将前制程加工完成之晶圆上一颗颗之晶粒(die)切割分离。举例来说:以0.2微米制程技术生产,每片八寸晶圆上可制作近六百颗以上的64M微量。 欲进行晶片切割,首先必须进行晶圆黏片,而后再送至晶片切割机上进行切割。切割完后之晶粒井然有序排列于胶带上,而框架的支撐避免了胶带的皱褶与晶粒之相互碰撞。 (2) 黏晶(die mount / die bond) 黏晶之目的乃将一颗颗之晶粒置于导线架上并以银胶(epoxy)粘着固定。黏晶完成后之导线架则经由传输设备送至弹匣(magazine)内,以送至下一制程进行焊线。 (3) 焊线(wire bond) IC构装制程(Packaging)则是利用塑胶或陶瓷包装晶粒与配线以成集成电路(Integrated Circuit;简称IC),此制程的目的是为了制造出所生产的电路的保护层,避免电路受到机械性刮伤或是高温破坏。最后整个集成电路的周围会向外拉出脚架(Pin),称之为打线,作为与外界电路板连接之用。

晶圆封装测试工序和半导体制造工艺流程

晶圆封装测试工序和半导体制造工艺流程 A.晶圆封装测试工序 一、 IC检测 1. 缺陷检查Defect Inspection 2. DR-SEM(Defect Review Scanning Electron Microscopy) 用来检测出晶圆上是否有瑕疵,主要是微尘粒子、刮痕、残留物等问题。此外,对已印有电路图案的图案晶圆成品而言,则需要进行深次微米范围之瑕疵检测。一般来说,图案晶圆检测系统系以白光或雷射光来照射晶圆表面。再由一或多组侦测器接收自晶圆表面绕射出来的光线,并将该影像交由高功能软件进行底层图案消除,以辨识并发现瑕疵。 3. CD-SEM(Critical Dimensioin Measurement) 对蚀刻后的图案作精确的尺寸检测。 二、 IC封装 1. 构装(Packaging) IC构装依使用材料可分为陶瓷(ceramic)及塑胶(plastic)两种,而目前商业应用上则以塑胶构装为主。以塑胶构装中打线接合为例,其步骤依序为晶片切割(die saw)、黏晶(die mount / die bond)、焊线(wire bond)、封胶(mold)、剪切/成形(trim / form)、印字(mark)、电镀(plating)及检验(inspection)等。 (1) 晶片切割(die saw) 晶片切割之目的为将前制程加工完成之晶圆上一颗颗之晶粒(die)切割分离。 举例来说:以0.2微米制程技术生产,每片八寸晶圆上可制作近六百颗以上的64M 微量。

欲进行晶片切割,首先必须进行晶圆黏片,而后再送至晶片切割机上进行切割。切割完后之晶粒井然有序排列于胶带上,而框架的支撐避免了胶带的皱褶与晶粒之相互碰撞。 (2) 黏晶(die mount / die bond) 黏晶之目的乃将一颗颗之晶粒置于导线架上并以银胶(epoxy)粘着固定。黏晶完成后之导线架则经由传输设备送至弹匣(magazine)内,以送至下一制程进行焊线。 (3) 焊线(wire bond) IC构装制程(Packaging)则是利用塑胶或陶瓷包装晶粒与配线以成集成电路(Integrated Circuit;简称IC),此制程的目的是为了制造出所生产的电路的保护层,避免电路受到机械性刮伤或是高温破坏。最后整个集成电路的周围会向外拉出脚架(Pin),称之为打线,作为与外界电路板连接之用。 (4) 封胶(mold) 封胶之主要目的为防止湿气由外部侵入、以机械方式支持导线、內部产生热量之去除及提供能够手持之形体。其过程为将导线架置于框架上并预热,再将框架置于压模机上的构装模上,再以树脂充填并待硬化。 (5) 剪切/成形(trim / form) 剪切之目的为将导线架上构装完成之晶粒独立分开,并把不需要的连接用材料及部份凸出之树脂切除(dejunk)。成形之目的则是将外引脚压成各种预先设计好之形状,以便于装置于电路板上使用。剪切与成形主要由一部冲压机配上多套不同制程之模具,加上进料及出料机构所組成。 (6) 印字(mark)及电镀(plating) 印字乃将字体印于构装完的胶体之上,其目的在于注明商品之规格及制造者等资讯。

晶圆级封装产业

晶圆级封装产业(WLP) 晶圆级封装产业(WLP),晶圆级封装产业(WLP)是什么意思 一、晶圆级封装(Wafer Level Packaging)简介晶圆级封装(WLP,Wafer Level Package) 的一般定义为直接在晶圆上进行大多数或是全部的封装测试程序,之后再进行切割(singulation)制成单颗组件。而重新分配(redistribution)与凸块(bumping)技术为其I/O绕线的一般选择。WLP 一、晶圆级封装(Wafer Level Packaging)简介 晶圆级封装(WLP,Wafer Level Package) 的一般定义为直接在晶圆上进行大多数或是全部的封装测试程序,之后再进行切割(singulation)制成单颗组件。而重新分配(redistribution)与凸块(bumping)技术为其I/O绕线的一般选择。WLP封装具有较小封装尺寸(CSP)与较佳电性表现的优势,目前多用于低脚数消费性IC的封装应用(轻薄短小)。 晶圆级封装(WLP)简介 常见的WLP封装绕线方式如下:1. Redistribution (Thin film), 2. Encapsulated Glass substrate, 3. Gold stud/Copper post, 4. Flex Tape等。此外,传统的WLP封装多采用Fan-in 型态,但是伴随IC信号输出pin 数目增加,对ball pitch的要求趋于严格,加上部分组件对于封装后尺寸以及信号输出脚位位置的调整需求,因此变化衍生出Fan-out 与Fan-in + Fan-out 等各式新型WLP封装型态,其制程概念甚至跳脱传统WLP 封装,目前德商英飞凌与台商育霈均已经发展相关技术。 二、WLP的主要应用领域 整体而言,WLP的主要应用范围为Analog IC(累比IC)、PA/RF(手机放大器与前端模块)与CIS(CMOS Ima ge Sensor)等各式半导体产品,其需求主要来自于可携式产品(iPod, iPhone)对轻薄短小的特性需求,而部分NOR Flash/SRAM也采用WLP封装。此外,基于电气性能考虑,DDR III考虑采用WLP或FC封装,惟目前JEDEC仍未制定最终规格(注:至目前为止,Hynix, Samsung与Elpida已发表DDR III产品仍采F BGA封装),至于SiP应用则属于长期发展目标。此外,采用塑料封装型态(如PBGA)因其molding compo und 会对MEMS组件的可动部份与光学传感器(optical sensors)造成损害,因此MEMS组件也多采用WLP

晶圆封装测试工序和半导体制造工艺流程0001

盛年不重来,一日难再晨。及时宜自勉,岁月不待人 盛年不重来,一日难再晨。及时宜自勉,岁月不待人 A.晶圆封装测试工序 一、IC检测 1. 缺陷检查Defect Inspection 2. DR-SEM(Defect Review Scanning Electro n Microscopy) 用来检测出晶圆上是否有瑕疵,主要是微尘粒子、刮痕、残留物等问题。此外,对已印有电路图案的图案晶圆成品而言,则需要进行深次微米范围之瑕疵检测。一般来说,图案晶圆检测系统系以白光或雷射光来照射晶圆表面。再由一或多组侦测器接收自晶圆表面绕射出来的光线,并将该影像交由高功能软件进行底层图案消除,以辨识并发现瑕疵。 3. CD-SEM(Critical Dime nsioi n Measureme nt) 对蚀刻后的图案作精确的尺寸检测。 二、IC封装 1. 构装(Packaging) IC构装依使用材料可分为陶瓷(ceramic )及塑胶(plastic )两种,而目前商业应用上则以塑胶构装为主。以塑胶构装中打线接合为例,其步骤依序为晶片切割( die saw)、黏晶(die mount / die bond)、焊线(wire bon d)、圭寸胶(mold )、剪切/ 成形(trim / form )、印字(mark )、电镀(plating )及检验(inspection )等。 (1) 晶片切割(die saw ) 晶片切割之目的为将前制程加工完成之晶圆上一颗颗之晶粒(die )切割分离。举例来说:以 0.2微米制程技术生产,每片八寸晶圆上可制作近六百颗以上的64M微量。 欲进行晶片切割,首先必须进行晶圆黏片,而后再送至晶片切割机上进行切割。切割完后之 晶粒井然有序排列于胶带上,而框架的支撐避免了胶带的皱褶与晶粒之相互碰撞。 (2) 黏晶(die mou nt / die bo nd ) 黏晶之目的乃将一颗颗之晶粒置于导线架上并以银胶(epoxy)粘着固定。黏晶完成后之导线 架则经由传输设备送至弹匣( magazi ne )内,以送至下一制程进行焊线。 ⑶焊线(wire bond ) IC构装制程(Packaging )则是利用塑胶或陶瓷包装晶粒与配线以成集成电路( Integrated Circuit ;简称IC),此制程的目的是为了制造出所生产的电路的保护层,避免电路受到机械

什么是晶圆级晶片尺寸封装

什么是晶圆级晶片尺寸封装(Wafer Level Chip Scale Packaging) 1. 晶圆级晶片尺寸封装(Wafer Level Chip Scale Packaging)是先在整片晶圆上进行封装和测试,然后经切割并将IC直接用机台以pick up & flip方式将其放置于Carrier tape中,并以Cover tape保护好后,提供后段SMT (Surface Mounting technology)直接以机台将该IC自Carrier tape取料后,置放于PCB上。 WLCSP选用较大的锡铅球来形成接点藉以进行电性导通,其目的是增加元件与基板底材之间的距离,进而降低并承受来自于基板与元件间因热膨胀差异产生的应力,增加元件的可靠性。利用重分布层技术则可以让锡球的间距作有效率的安排,设计成矩阵式排列(grid array)。采用晶圆制造的制程及电镀技术取代现有打金线及机械灌胶封模的制程,不需导线架或基板。晶圆级封装只有晶粒般尺寸,且有较好的电性效能,因系以每批或每片晶片来生产, 故能享有较低之生产成本。 2.特点:

WLCSP 少掉基材、铜箔等,使其以晶圆形态进行研磨、切割后完成的IC 厚度和一般QFP 、BGA……等等比较起来为最薄、最小、最轻,较符合未来产品轻、薄之需求;且因其不需再进行封装,即可进行后段SMT 制程,故其成本价格可以较一般传统封装为低。 ● 封装技术比较: 封装方式 优 点 缺 点 传统封装(QFP 、BGA ) 1. 技术成熟 2. 制程稳定 1. 无法达到未来细间距要求 2. 制程较复杂 3. 完成的IC 成本高 晶圆级晶片尺寸封装 1. 尺寸小 2. 成本低 3. 简化制程 4. 可达Fine Pitch 要求 1. I/O 数少(<100) 3.产品应用面: 3.1 Power supply (PMIC/PMU, DC/DC converters, MOSFET' s,...) 3.2 Optoelectronic device 3.3 Connectivity (Bluetooth, WLAN) 3.4 Other features (FM, GPS, Camera) 4.生产流程简介

晶圆封装测试工序和半导体制造工艺流程

A.晶圆封装测试工序 一、IC检测 1. 缺陷检查Defect Inspection 2. DR-SEM(Defect Review Scanning Electron Microscopy) 用来检测出晶圆上是否有瑕疵,主要是微尘粒子、刮痕、残留物等问题。此外,对已印有电路图案的图案晶圆成品而言,则需要进行深次微米范围之瑕疵检测。一般来说,图案晶圆检测系统系以白光或雷射光来照射晶圆表面。再由一或多组侦测器接收自晶圆表面绕射出来的光线,并将该影像交由高功能软件进行底层图案消除,以辨识并发现瑕疵。 3. CD-SEM(Critical Dimensioin Measurement) 对蚀刻后的图案作精确的尺寸检测。 二、IC封装 1. 构装(Packaging) IC构装依使用材料可分为陶瓷(ceramic)及塑胶(plastic)两种,而目前商业应用上则以塑胶构装为主。以塑胶构装中打线接合为例,其步骤依序为晶片切割(die saw)、黏晶(die mount / die bond)、焊线(wire bond)、封胶(mold)、剪切/成形(trim / form)、印字(mark)、电镀(plating)及检验(inspection)等。 (1) 晶片切割(die saw) 晶片切割之目的为将前制程加工完成之晶圆上一颗颗之晶粒(die)切割分离。举例来说:以0.2微米制程技术生产,每片八寸晶圆上可制作近六百颗以上的64M微量。 欲进行晶片切割,首先必须进行晶圆黏片,而后再送至晶片切割机上进行切割。切割完后之晶粒井然有序排列于胶带上,而框架的支撐避免了胶带的皱褶与晶粒之相互碰撞。 (2) 黏晶(die mount / die bond) 黏晶之目的乃将一颗颗之晶粒置于导线架上并以银胶(epoxy)粘着固定。黏晶完成后之导线架则经由传输设备送至弹匣(magazine)内,以送至下一制程进行焊线。 (3) 焊线(wire bond) IC构装制程(Packaging)则是利用塑胶或陶瓷包装晶粒与配线以成集成电路(Integrated Circuit;简称IC),此制程的目的是为了制造出所生产的电路的保护层,避免电路受到机械性刮伤或是高温破坏。最后整个集成电路的周围会向外拉出脚架(Pin),称之为打线,作为与外界电路板连接之用。

光刻和晶圆级键合技术在3D互连中的研究

光刻和晶圆级键合技术在3D互连中的研究 作者:Margarete Zoberbier、Erwin Hell、Kathy Cook、Marc Hennemayer、Dr.-Ing. Barbara Neuber t,SUSS MicroTec 日益增长的消费类电子产品市场正在推动当今半导体技术的不断创新发展。各种应用对增加集成度、降低功耗和减小外形因数的要求不断提高,促使众多结合了不同技术的新结构应运而生,从而又催生出诸多不同的封装方法,因此可在最小的空间内封装最多的功能。正因如此,三维集成被认为是下一代的封装方案。 本文将探讨与三维互连技术相关的一些光刻挑战。还将讨论三维封装使用的晶圆键合技术、所面临的各种挑战、有效的解决方案及未来发展趋势。 多种多样的三维封装技术 为了适应更小引脚、更短互连和更高性能的要求,目前已开发出系统封装(SiP)、系统芯片(SoC)和封装系统(SoP)等许多不同的三维封装方案。SiP即“单封装系统”,它是在一个IC封装中装有多个引线键合或倒装芯片的多功能系统或子系统。无源元件、SAW/BA W滤波器、预封装IC、接头和微机械部件等其他元件都安装在母板上。这一技术造就了一种外形因数相对较小的堆叠式芯片封装方案。 SoC可以将所有不同的功能块,如处理器、嵌入式存储器、逻辑心和模拟电路等以单片集成的方式装在一起。在一块半导体芯片上集成系统设计需要这些功能块来实现。通常,So C设计与之所取代的多芯片系统相比,它的功耗更小,成本更低,可靠性更高。而且由于系统中需要的封装更少,因而组装成本也会有所降低。 SoP采用穿透通孔和高密度布线以实现更高的小型化。它是一种将整个系统安装在一个芯片尺寸封装上的新兴的微电子技术。过去,“系统”往往是一些容纳了数百个元件的笨重的盒子,而SoP可以将系统的计算、通信和消费电子功能全部在一块芯片上完成,从而节约了互连时间,减少了热量的产生。 最近穿透硅通孔(TSV)得到迅速发展,已成为三维集成和晶圆级封装(WLP)的关键技术之一。三维TSV已显现出有朝一日取代引线键合技术的潜力,因此它可以使封装尺寸进

晶圆级封装WLP优势

晶圆级封装W L P优势 The Standardization Office was revised on the afternoon of December 13, 2020

晶圆级封装(WLP)优势 晶圆级封装(WLP)以BGA技术为基础,是一种经过改进和提高的CSP(芯片级封装),充分体现了BGA、CSP的技术优势。它具有许多独特的优点。 晶圆级封装(Wafer Level Package,WLP)采用传统的IC工艺一次性完成后道几乎所有的步骤,包括装片、电连接、封装、测试、老化,所有过程均在晶圆加工过程中完成,之后再划片,划完的单个芯片即是已经封装好的成品;然后利用该芯片成品上的焊球阵列,倒装焊到PCB板上实现组装。WLP的封装面积与芯片面积比为1:1,而且标准工艺封装成本低,便于晶圆级测试和老化。 晶圆级封装以BGA技术为基础,是一种经过改进和提高的CSP,充分体现了BGA、CSP的技术优势。它具有许多独特的优点: (1)封装加工效率高,它以晶圆形式的批量生产工艺进行制造; (2)具有倒装芯片封装的优点,即轻、薄、短、小; 图5 WLP的尺寸优势 (3)晶圆级封装生产设施费用低,可充分利用晶圆的制造设备,无须投资另建封装生产线; (4)晶圆级封装的芯片设计和封装设计可以统一考虑、同时进行,这将提高设计效率,减少设计费用; (5)晶圆级封装从芯片制造、封装到产品发往用户的整个过程中,中间环节大大减少,周期缩短很多,这必将导致成本的降低;

(6)晶圆级封装的成本与每个晶圆上的芯片数量密切相关,晶圆上的芯片数越多,晶圆级封装的成本也越低。晶圆级封装是尺寸最小的低成本封装。晶圆级封装技术是真正意义上的批量生产芯片封装技术。 WLP的优势在于它是一种适用于更小型集成电路的芯片级封装(CSP)技术,由于在晶圆级采用并行封装和电子测试技术,在提高产量的同时显著减少芯片面积。由于在晶圆级采用并行操作进行芯片连接,因此可以大大降低每个I/O 的成本。此外,采用简化的晶圆级测试程序将会进一步降低成本。利用晶圆级封装可以在晶圆级实现芯片的封装与测试。

晶圆级封装(WLP)优势

晶圆级封装(WLP)优势 晶圆级封装(WLP)以BGA技术为基础,是一种经过改进和提高的CSP(芯片级封装),充分体现了BGA、CSP的技术优势。它具有许多独特的优点。 晶圆级封装(Wafer Level Package,WLP)采用传统的IC工艺一次性完成后道几乎所有的步骤,包括装片、电连接、封装、测试、老化,所有过程均在晶圆加工过程中完成,之后再划片,划完的单个芯片即是已经封装好的成品;然后利用该芯片成品上的焊球阵列,倒装焊到PCB板上实现组装。WLP的封装面积与芯片面积比为1:1,而且标准工艺封装成本低,便于晶圆级测试和老化。 晶圆级封装以BGA技术为基础,是一种经过改进和提高的CSP,充分体现了BGA、CSP的技术优势。它具有许多独特的优点: (1)封装加工效率高,它以晶圆形式的批量生产工艺进行制造; (2)具有倒装芯片封装的优点,即轻、薄、短、小; 图5 WLP的尺寸优势 (3)晶圆级封装生产设施费用低,可充分利用晶圆的制造设备,无须投资另建封装生产线; (4)晶圆级封装的芯片设计和封装设计可以统一考虑、同时进行,这将提高设计效率,减少设计费用; (5)晶圆级封装从芯片制造、封装到产品发往用户的整个过程中,中间环节大大减少,周期缩短很多,这必将导致成本的降低;

(6)晶圆级封装的成本与每个晶圆上的芯片数量密切相关,晶圆上的芯片数越多,晶圆级封装的成本也越低。晶圆级封装是尺寸最小的低成本封装。晶圆级封装技术是真正意义上的批量生产芯片封装技术。 WLP的优势在于它是一种适用于更小型集成电路的芯片级封装(CSP)技术,由于在晶圆级采用并行封装和电子测试技术,在提高产量的同时显著减少芯片面积。由于在晶圆级采用并行操作进行芯片连接,因此可以大大降低每个I/O的成本。此外,采用简化的晶圆级测试程序将会进一步降低成本。利用晶圆级封装可以在晶圆级实现芯片的封装与测试。 (注:文档可能无法思考全面,请浏览后下载,供参考。可复制、编制,期待你的好评与关注)

半导体封装方式

半导体封装简介: 半导体生产流程由晶圆制造、晶圆测试、芯片封装和封装后测试组成。塑封之后,还要进行一系列操作,如后固化(Post Mold Cure)、切筋和成型 (Trim&Form)、电镀(Plating)以及打印等工艺。典型的封装工艺流程为: 划片装片键合塑封去飞边电镀打印切筋和成型外观检查成品测试包装出货。 一、DIP双列直插式封装 1. 适合在PCB(印刷电路板)上穿孔焊接,操作方便。 2. 芯片面积与封装面积之间的比值较大,故体积也较大。 二、QFP塑料方型扁平式封装和PFP塑料扁平组件式封装 QFP封装的芯片引脚之间距离很小,管脚很细,一般大规模或超大型集 成电路都采用这种封装形式,其引脚数一般在100个以上。用这种形式 封装的芯片必须采用SMD(表面安装设备技术)将芯片与主板焊接起来。 采用SMD安装的芯片不必在主板上打孔,一般在主板表面上有设计好 的相应管脚的焊点。将芯片各脚对准相应的焊点,即可实现与主板的焊 接。用这种方法焊上去的芯片,如果不用专用工具是很难拆卸下来的。 PFP(Plastic Flat Package)方式封装的芯片与QFP方式基本相同。唯一的 区别是QFP一般为正方形,而PFP既可以是正方形,也可以是长方形。 QFP/PFP封装具有以下特点: 1.适用于SMD表面安装技术在PCB电路板上安装布线。 2.适合高频使用。 3.操作方便,可靠性高。 4.芯片面积与封装面积之间的比值较小。 三、PGA插针网格阵列封装 一种名为ZIF的CPU插座,专门用来满足PGA封装的CPU在安装和 拆卸上的要求。ZIF(Zero Insertion Force Socket)是指零插拔力的插座。 1. 插拔操作更方便,可靠性高。 2. 可适应更高的频率。

晶圆封装测试工序和半导体制造工艺流程_百度文库(精)

晶圆封装测试工序和半导体制造工艺流程.txt-两个人同时犯了错,站出来承担的那一方叫宽容,另一方欠下的债,早晚都要还。-不爱就不爱,别他妈的说我们合不来。A.晶圆封装测试工序 一、 IC检测 1. 缺陷检查Defect Inspection 2. DR-SEM(Defect Review Scanning Electron Microscopy 用来检测出晶圆上是否有瑕疵,主要是微尘粒子、刮痕、残留物等问题。此外,对已印有电路图案的图案晶圆成品而言,则需要进行深次微米范围之瑕疵检测。一般来说,图案晶圆检测系统系以白光或雷射光来照射晶圆表面。再由一或多组侦测器接收自晶圆表面绕射出来的光线,并将该影像交由高功能软件进行底层图案消除,以辨识并发现瑕疵。 3. CD-SEM(Critical Dimensioin Measurement 对蚀刻后的图案作精确的尺寸检测。 二、 IC封装 1. 构装(Packaging) IC构装依使用材料可分为陶瓷(ceramic)及塑胶(plastic)两种,而目前商业应用上则以塑胶构装为主。以塑胶构装中打线接合为例,其步骤依序为晶片切割(die saw)、黏晶(die mount / die bond)、焊线(wire bond)、封胶(mold)、剪切/成形(trim / form)、印字(mark)、电镀(plating)及检验(inspection)等。 (1 晶片切割(die saw) 晶片切割之目的为将前制程加工完成之晶圆上一颗颗之晶粒(die)切割分离。举例来说:以0.2微米制程技术生产,每片八寸晶圆上可制作近六百颗以上的64M微量。 欲进行晶片切割,首先必须进行晶圆黏片,而后再送至晶片切割机上进行切割。切割完后之晶粒井然有序排列于胶带上,而框架的支撐避免了胶带的皱褶与晶粒之相互碰撞。 (2 黏晶(die mount / die bond) 黏晶之目的乃将一颗颗之晶粒置于导线架上并以银胶(epoxy)粘着固定。黏晶完成后之导线架则经由传输设备送至弹匣(magazine)内,以送至下一制程进行焊线。 (3 焊线(wire bond) IC构装制程(Packaging)则是利用塑胶或陶瓷包装晶粒与配线以成集成电路(Integrated Circuit;简称IC),此制程的目的是为了制造出所生产的电路的保护层,避免电路受到机械性刮伤或是高温破坏。最后整个集成电路的周围会向外拉出脚架(Pin),称之为打线,作为与外界电路板连接之用。 (4 封胶(mold)

晶圆级封装技术的发展现状

晶圆级封装技术的发展现状 2016-04-18 12:36来源:内江洛伯尔材料科技有限公司作者:研发部 晶圆级封装随着IC芯片技术的发展,芯片封装技术也不断达到新的水平,目前已可在单芯片上实现系统的集成。 在众多的新型封装技术中,晶圆级封装技术最具创新性、最受世人瞩目,是封装技术取得革命性突破的标志。晶圆级封装技术的构思是在整片晶圆上进行CSP封装技术的制造,也就是在晶圆级基本完成了大部分的封装工作。因此,晶圆级封装结构,则可省略覆晶技术点胶的步骤,目前可采用弹性体或是类弹性体来抵消应力,而这些弹性体的制程,可在整片晶圆上完成,因此省去了对一个个组件分别点胶的复杂制程。方形晶圆封装技术的设计理念,首先为增加组件与底材之间的距离,亦即选用更大的锡铅焊料球实现导电性,现有的晶圆级封装技术,采用重新布局技术来加大锡铅焊料球的间距,以达到加大锡铅焊料球体积的需求,进而降低并承受由基板与组件之间热膨胀差异而产生的应力,提高组件的可靠性。 晶圆级封装和晶圆级芯片尺寸封装(WLCSP)是同一概念,它是芯片尺寸封装的一个突破性进展,表示的是一类电路封装完成后仍以晶圆形式存在的封装,其流行的主要原因是它可将封装尺寸减小到和IC芯片一样大小以及其加工的成本低,晶圆级封装目前正以惊人的速度增长,其平均年增长率(CAGR)可达210%,推动这种增长的器件主要是集成电路、无源组件、高性能存储器和较少引脚数的器件。 目前有5种成熟的工艺技术可用于晶圆凸点,每种技术各有利弊。其中金线柱焊接凸点和电解或化学镀金焊接凸点主要用于引脚数较少的封装(一般少于40),应用领域包括玻璃覆晶封装(COG)、软膜覆晶封装(COF)和RF模块。由于这类技术材料成本高、工序时间长,因此不适合I/O引脚多的封装件。另一种技术是先置放焊料球,再对预成形的焊料球进行回流焊接,这种技术适用于引脚数多达300的封装件。目前用得最多的两种晶圆凸点工艺是电解或化学电镀焊料,以及使用高精度压印平台的焊膏印刷。 印刷焊膏的优点之一是设备投资少,这使很多晶圆凸点加工制造厂家都能进入该市场,为半导体制造厂家服务。随着WLP逐渐为商业市场所接受,全新的晶圆凸点专业加工服务需求持续迅速增长。的确,大多数晶圆凸点加工厂都以印刷功能为首要条件,并提供一项或多项其它技术。业界许多人士都认为焊膏印刷技术将主导多数晶圆凸点的应用。

晶圆封装测试工序和半导体制造工艺流程(精)

A.晶圆封装测试工序 一、IC 检测 1.缺陷检查Defect Inspection 2.DR-SEM(Defect Review Scanning Electron Microscopy) 用来检测出晶圆上是否有瑕疵,主要是微尘粒子、刮痕、残留物等问题。此外,对已印有电 路图案的图案晶圆成品而言,则需要进行深次微米范围之瑕疵检测。一般来说,图案晶圆检测系统系以白光或雷射光来照射晶圆表面。再由一或多组侦测器接收自晶圆表面绕射出来的光线,并将该影像交由高功能软件进行底层图案消除,以辨识并发现瑕疵。 3.CD-SEM(Critical Dimensioin Measurement) 对蚀刻后的图案作精确的尺寸检测。 二、IC 封装 1.构装( Packaging ) IC 构装依使用材料可分为陶瓷( ceramic )及塑胶( plastic )两种,而目前商业应用上则以塑胶构装为主。以塑胶构装中打线接合为例,其步骤依序为晶片切割( die saw)、黏晶(die mount / die bond)、焊线(wire bond)、圭寸胶(mold )、剪切/ 成形(trim / form )、印字(mark)、电镀( plating )及检验( inspection )等。 (1)晶片切割( die saw ) 晶片切割之目的为将前制程加工完成之晶圆上一颗颗之晶粒( die )切割分离。举例来说: 以 0.2微米制程技术生产,每片八寸晶圆上可制作近六百颗以上的64M微量。 欲进行晶片切割,首先必须进行晶圆黏片,而后再送至晶片切割机上进行切割。切割完后之 晶粒井然有序排列于胶带上,而框架的支撐避免了胶带的皱褶与晶粒之相互碰撞。 (2)黏晶( die mount / die bond ) 黏晶之目的乃将一颗颗之晶粒置于导线架上并以银胶 ( epoxy )粘着固定。黏晶完成后之导线架则经由传输设备送至弹匣( magazine )内,以送至下一制程进行焊线。 (3)焊线( wire bond ) IC 构装制程( Packaging )则是利用塑胶或陶瓷包装晶粒与配线以成集成电路( Integrated Circuit ;简称IC ),此制程的目的是为了制造出所生产的电路的保护层,避免电路受到机械性刮伤或是高温破坏。最后整个集成电路的周围会向外拉出脚架( Pin ),称之为打线,作为与外界电路板连接之用。

IC半导体封装测试流程

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IC半导体封装测试流程 第1章前言 1.1 半导体芯片封装的目的 半导体芯片封装主要基于以下四个目的[10, 13]: ●防护 ●支撑 ●连接 ●可靠性 图1-1 TSOP封装的剖面结构图 Figure 1-1 TSOP Package Cross-section 第一,保护:半导体芯片的生产车间都有非常严格的生产条件控制,恒定的温度(230±3℃)、恒定的湿度(50±10%)、严格的空气尘埃颗粒度控制(一般介于1K到10K)及严格的静电保护措施,裸露的装芯片只有在这种严格的环境控制下才不会失效。但是,我们所生活的周围环境完全不可能具备这种条件,低温可能会有-40℃、高温可能会有60℃、湿度可能达到100%,如果是汽车产品,其工作温度可能高达120℃以上,为了要保护芯片,所以我们需要封装。 第二,支撑:支撑有两个作用,一是支撑芯片,将芯片固定好便于电路的连接,二是封装完成以后,形成一定的外形以支撑整个器件、使得整个器件不易损坏。 第三,连接:连接的作用是将芯片的电极和外界的电路连通。

引脚用于和外界电路连通,金线则将引脚和芯片的电路连接起来。载片台用于承载芯片,环氧树脂粘合剂用于将芯片粘贴在载片台上,引脚用于支撑整个器件,而塑封体则起到固定及保护作用。 第四,可靠性:任何封装都需要形成一定的可靠性,这是整个封装工艺中最重要的衡量指标。原始的芯片离开特定的生存环境后就会损毁,需要封装。芯片的工作寿命,主要决于对封装材料和封装工艺的选择。 1.2 半导体芯片封装技术的发展趋势 ● 封装尺寸变得越来越小、越来越薄 ● 引脚数变得越来越多 ● 芯片制造与封装工艺逐渐溶合 ● 焊盘大小、节距变得越来越小 ● 成本越来越低 ● 绿色、环保 以下半导体封装技术的发展趋势图[2,3,4,11,12,13]: 图1-2 半导体封装技术发展趋势 Figure 1-2 Assembly Technology Development Trend 小型化

半导体封装测试_百度文库(精)

半导体封装测试 半导体生产流程由晶圆制造、晶圆测试、芯片封装和封装后测试组成。半导体封装测试是指将通过测试的晶圆按照产品型号及功能需求加工得到独立芯片的过程。 目录 过程 形式 高级封装实现封装面积最小化 表面贴片封装降低PCB设计难度 插入式封装主要针对中小规模集成电路 相关链接 过程 形式 高级封装实现封装面积最小化 表面贴片封装降低PCB设计难度 插入式封装主要针对中小规模集成电路 相关链接 展开 过程

封装过程为:来自晶圆前道工艺的晶圆通过划片工艺后,被切割为小的晶片(Die,然后将切割好的晶片用胶水贴装到相应的基板(引线框架架的小岛上,再利用超细的金属(金、锡、铜、铝导线或者导电性树脂将晶片的接合焊盘(Bond Pad连接到基板的相应引脚(Lead,并构成所要求的电路;然后再对独立的晶片用塑料外壳加以封装保护,塑封之后,还要进行一系列操作,如后固化(Post Mold Cure、切筋和成型 (Trim&Form、电镀(Plating以及打印等工艺。封装完成后进行成品测试,通常经过入检(Incoming、测试(Test和包装(Packing等工序,最后入库出货。典型的封装工艺流程为:划片装片键合塑封去飞边电镀打印切筋和成型外观检查成品测试包装出货。 编辑本段 形式 半导体器件有许多封装形式,按封装的外形、尺寸、结构分类可分为引脚插入型、表面贴装型和高级封装三类。从DIP、SOP、QFP、PGA、BGA 到CSP再到SIP,技术指标一代比一代先进。总体说来,半导体封装经历了三次重大革新:第一次是在上世纪80年代从引脚插入式封装到表面贴片封装,它极大地提高了印刷电路板上的组装密度;第二次是在上世纪90年代球型矩阵封装的出现,满足了市场对高引脚的需求,改善了半导体器件的性能;芯片级封装、系统封装等是现在第三次革新的产物,其目的就是将封装面积减到最小。 编辑本段 高级封装实现封装面积最小化 芯片级封装CSP 几年之前封装本体面积与芯片面积之比通常都是几倍到几十倍,但近几年来有些公司在BGA、TSOP的基础上加以改进而使得封装本体面积与芯片面积之比逐步减小到接近1的水平,所以就在原来的封装名称下冠以芯片级封装以用来区别以

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