TTL逻辑门电路

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§2.2 TTL逻辑门电路

在第一章中讨论过由二极管构成的与门和或门。由于实际的二极管并不是理想的,正向导通时存在压降(硅管均为0.7V),所以低电平信号经过一级与门后,其电平将升高0.7V;高电平信号每经过一级或门其电平将下降0.7V。也就是说由二极管构成的与门和或门均不能用以构成实用的逻辑电路。为克服二极管门电路的上述缺点,可采用具有反相放大特性的三极管来构成门电路,即 TTL门电路。在讨论TTL门电路之前,先简要回顾三极管反相器的基本特性。

一、三极管反相器

1. 三极管的开关特性

图2-10为基本的三极管电路及其输出特性。该输出特性可划分成三个区——截止区、饱和区和放大区。

图2-10 三极管反相器

①截止区发射结与集电结均反偏,,,,。此时三极管的三个电极如同断开一样,其等效电路如图2-11(a)所示。

②饱和区发射结与集电结均正偏,此时C、E间的电压称为极电极饱和压降

。硅管的约为0.1V~0.3V。几乎不随的变化而变化。饱和条件可用

来描述。而表示管子的包和深度。三极管饱和时的等效电路如图2-11(b)所示。

图2-11 三极管的开关特性

③放大区发射结正偏,集电结反偏,随线性变化。放大区与饱和

区的交界处称为临界饱和。这时,和分别被称为临界饱和集电极电流和基极电流。

在数字电路中,许多三极管都处于开关状态,即工作在截止区或饱和区或在两区之间转换。提高这种转换速度就可提高电路的开关工作速度。

2. 三极管反相器的工作原理

图2-10也是一种典型的反相器电路,其工作原理如下:

①输入为低电平此时输入电平足够小;使得V, ,,

晶体管处于截止状态,如曲线上D点所示,,电路输出高电平。

②输入为高电平此时输入电平足够大;使≥,晶体管处于饱和状

态,如曲线上A点所示,,电路输出低电平。

3. 三极管的开关时间

由晶体管电路有关知识可知,当输入信号由高电平变为低电平或由低电平变

为高电平时,晶体管不可能立即实现截止与饱和之间的转换。因此,的变化

总滞后于的变化,从而的变化也必然滞后于,也就滞后于,下图所示波形即反映了这种情况。图中,

图2-12 三极管反相器的波形

从正向跳变开始到上升至其最大值90%时所需的时间(即晶体管由截止状

态到饱和状态的过渡时间)称为接通时间。从负向跳变开始到下降至其最大值10%时所需的时间(即晶体管由饱和状态到截止状态的过渡时间)称为关

闭时间。与的大小关系到三极管电路的工作速度。

4. 三极管反相器的负载能力

由于数字电路中的信号电平只有高、低两种状态,故分两种情况来讨论。当为

高电平时,为低电平,负载电流流入三极管,称为灌电流负载;当为低

电平时,为高电平,负载电流经流出,称为拉电流负载。

①灌电流负载此时电流方向如图2-10中所示,晶体管集电极电流

。由于管子处于饱和状态,故。随增加而

增大时,由于保持不变,所以管子工作点由A点向点移动,也相

应地增大。当工作点到达点时,若此时再增加,管子将由临界饱和状态进

入放大状态,将迅速上升而偏离低电平,从而破坏了电路的正常工作。因此,

管子处于临界饱和点时的即为反相器所允许的最大负载灌电流,且有

由以上分析可知,要提高反相器灌电流的负载能力,关键在于加大管子的饱和深

度,并增大。

②拉电流负载此时电流方向如图2-10中所示,由于此时管子处于截止

状态,所以,即,增加就要下降。

设高平下限为,则最大负载拉电流为

显然,要增大必须减小,这与增加灌电流负载能力正好是矛盾的。

为提高反相器的负载能力,已提出了许多电路结构,图2-13所示的推拉式的结

构即为其中的一种。该电路由晶体管、、及电阻、组成。其

倒相作用,和构

图2-13推拉式反相器电路

成复合管,作为的有源负载。和的基极电压的极性正好相反,当为

高电平时,为低电平,因此截止,饱和,从而最大负载灌电流为,

显然,这要比图2-10所示反相器的灌电流大。当为低电平、为高电平时,

截止,饱和,工作在放大状态,由于它是射极输出,输出阻抗很低,因此其拉电流负载能力也将提高。

二、典型TTL与非门的工作原理

1. TTL与非门

图2-14为TTL与非门的典型电路,该电路可分为输入级、中间级和输入级三个部分。

图2-14 典型TTL与非门

由于输入级和输出级均由晶体管组成,故称为晶体管——晶体管逻辑电路,简称TTL电路。又因为在晶体管中参与导电的有两种极性的载流子,故这种电路属于双极性电路。

图2-15 多射极晶体管的结构及等效电路

①输入级 TTL与非门的输入级由多射极晶体管和基级电阻组成。多射极晶体管的结构如图及其粗略的等效电路如图2-15。由图可见,它实现了输入

变量、、的与运算,所以输入级相当于一个与门。

②中间级中间极由、和组成,它是一个电压分相器,在的发射极与集电极上分别得到两个相反的电压,以满足输出级的需要。

③输出级输出极采用推拉式结构反相器,因其具有较强的负载能力。

2. 工作原理

当输入端全为高电平时,的各个BE结都不导通,而BE结相当于一个正向导

通的二极管,给提供基极电流,使导通,进而导通,和截止,

输出低电平。~各极电位如下表所示。

当输入端有一个为低电平(0.3V)时,中相应的BE结导通,的基极电位为

V+0.7V=1V,它不能使的BC结和的BE结正向导通,因此和截

止, 和导通,输出高电平。~各极电位如下表所示。

根据表1和表2可列出该电路输入、输出电平关系,如表3(a)所示,其相应

的真值表如3(b)所示,该电路在逻辑上实现了三变量与非运算,,因此它是一个三输入与非门。

三、TTL与非门的外特性及主要电器参数

了解门电路的外特性,进而理解电路的主要电气参数是正确使用数字集成电路的基础。现仍以TTL与非门为例来讨论门电路的各种外特性以及有关的电气参数。

1. 电压传输特性

电压传输特性描述了输出电压与输入电压的函数关系,即。

对于图2-14所示的典型与非门,其电压传输性及测试方法如图2-16所示,其中

是加在多射极晶体管某个发射极的输入电压,是输入电压。

图2-16 TTL与非门的电压传输特性

电压传输特性分为以下几部分:

①段(截止区)当<0.6V时,,、截止,输出高电平

②段(线性区)当0.6V≤<1.3V时,,此时导通,

随升高而下降,经过、两级射随器使下降。仍截止。

③段(转折区)当≥1.3V时,随着输入电压略微升高,输出电压急剧

下降。这是由于此时开始导通,尚未饱和,、、和均处于放大

状态,故稍有提高,均可使很快下降。所以的斜率比段要大的多。通常把电压传输特性曲线上转折区中点所对应的输入电压称为门槛电压(或阈值

电压),以表示。对于典型的TTL与非门,=1.3~1.4V,可以粗略地认为,

当<时,与非门将截止,输出高电平。

④de段(转折区)当≥1.4V时, 2.1V,此时和饱和,截止,

输出低电平,=3V,且输出电平基本不随的增大而变化。

由电压传输特性可得与非门的几个重要参数:输出的高电平,输出低电平

、关门电平、开门电平、下限抗干扰电压容限、上限抗干电压扰

容限等。

①和电压传输特性曲线截止区所对应的输出电压为,饱和区所

对应的输出电压为。

②和和是两个很重要的参数。首先引入额定高电平和额定低电

平的概念。由于各器件的和总存在差异(离散性),通常要规定一个额定值。TTL与非门的额定高电平为3V,额定低电平为0.35V。任何一个实际的与

非门只要≥3V,

≤0.35V,它的这两个参数就是合格的。

开门电平是指输出电平达到额定低电平(0.35V)时,所允许的输入高电平

的最小值。通常认为,只有当≥时,输出才是低电平;<时,输出

将不是低电平。在特性曲线上,是输出电压为0.35V时所对应的输入电压。

的典型值为1.4V,一般要求小于1.8V。

关门电平是在保证输出电压为额定高电平的90%(即2.7V)时,所允许的输

入低电平的最大值。通常认为,只有,输出才是高电平,否则将不是高

电平。的典型值为1.0V,一般要求大于0.8V。

③抗干扰能力和一般用噪声容限的数值来表明电路的抗干扰能力。在输入为低电平时,输出应为高电平,如果这时输入端引入了一个正向干扰,当

它叠加到输入低电平上,使总和超过时,就不能保证输出为高电平。输入为低电平时,在保证输出仍为高电平的条件下,所允许的最大正向干扰幅度即为该

电路的底电平噪声容限(下限抗干扰电压容限)以表示。显然有

其中为输入低电平的上限。

同理,当输入为高电平的下限值时,在保证输出为低电平的前提下,输入端所允许的最大负向干扰幅度即为该电路的高电平噪声容限(上限抗干扰电压容

限),以表示,从而。

2. 输入特性

TTL与非门的输入特性是指输入电流与输入电压间的函数关系。

假定电流由信号源流入的发射极时方向为正,反之为负。典型TTL与非门的输入特性及测试方法分别如下图所示。

图2-17 TTL与非门的输入特性

由输入特性可得参数:

①输入短路电流当时,,对应特性曲线上的M点,该

电流称为输入短路电流,记作。若该门的输入端由前级TTL驱动,这个电流

将是前级门的灌电流负载之一,它将流入前级门的管。

②反向漏电流当时,流入管,且,该电流称

为反向漏电流,记作。它是输入端为高电平时从该输入端流入的电流,由前级门的输出级供给。

必须注意的是,当V时,管的CE结将会被击穿,使猛增。另外,

当≤-1V时,的BE结也可能被烧坏。这两种情况下,都会使与非门损坏。因此在使用时,尤其在混合使用电源电压不同的集成电路时,应采取相应措施,将输入电平钳制在安全工作区域内。

3. 输入负载特性

称为输入负载特性,其中是外接于与非门输入端(即发射极)

的电阻,是由基极电流流过时产生的压降,它不是外加电压。TTL与非门输入负载特性及测试方法如图2-18所示。

图2-18 TTL与非门输入负载特性

由2-18左图可以看出,当增加时也增高。当时,,

此时与非门输入电平为关门电平,将此时的记作(关门电阻)。由

此,可以粗略地认为,当时,输入电平为低电平,与非门截止,输出高

电平;当时,将因输入电平高于而使输出电平降低。愈大,

输出电平将愈低,直至。因此,当TTL电路的输入端开路时,认为该输入端接逻辑高电平。通常,TTL电路的多余输入端一般不宜开路,以免引入干扰信号。对多余输入端有三种处理方法:与信号端并接使用;对于要求保持高电平的多余

端经一个的电阻接电源正极;对于要求保持低电平的多余端接地。

图2-19 TTL与非门的输出特性

4. 输出特性

TTL与非门的输出特性反映了输出电压与输入电流的关系,如图2-19。图2-19中的电流方向是拉电流为正,灌电流为负。由典型的TTL与非门可知,

在输出为低电平时,随着灌入的负载电流的增大,的饱和程度将减轻,

从而将略有增大,如图2-19中的CA段所示。此时的输出等效电路如图2-20

(a)所示,输出阻抗。当灌入电流达到(约为40mA)后,

可能脱离饱和进入放大状态,将增大很多。此时,理应为逻辑0的低电平可能会被抬高到同代表逻辑1的高电平差不多大小,从而引起逻辑上的失效。所以不允许与非门工作在AB段。

(a)(b)

图2-10 TTL与非门的等效输出电路

当与非门截止时,输出为高电平,此时负载电流为拉式电流,输出阻抗

。等效电路如图2-20(b)所示。显然拉电流增大时,将压下降,

当=时输出电平为。通常不允许>。

5. 扇出系数

输入特性和输出特性反映了驱动门与负载门之间的相互影响,当门电路级联使用

时,必须注意这个问题。通常用扇出系数来描述门电路驱动同类电路的个数。

由于<<,故通常有>,即把与非门输出低电平时的管电流负载能力当作与非门的扇出系数。

6. 空载功耗

当输出端空载,与非门输出低电平时,电路的功耗称为空载导通功耗,其测

试电路如图2-21(a)所示。,为空载导通时的电源电流。

当输出端空载,与非门输出高电平时,电路的功耗称为空载截止功耗,其测

试电路如图2-21(b)所示。,为空载截止时的电源电流。

图2-21 TTL与非门空载功耗的测试方法

由于比大,因此一般用表示门电路的功耗。

7. 平均传输延迟时间

在实际逻辑电路中,一级门的输出往往就是下级门的输入。由于晶体管的接通时

间和关闭时间均不为0,也就是说它们的导通、截止过程都需要一定的时间,所以当TTL与非门的输入信号发生变化时,它的输出不能立即变化,而存在

一定的延迟时间,如图2-22所示。图中,输出波形下降沿的50%处(点)与

输入波形上沿的50%处(A电)的时间间隔称为导通延迟时间输出波形上升

沿的50%处(点)与输入波形下沿的50%处(B点)的时间间隔称为截止延迟

时间。与的平均值称为平均传输延迟时间(简称传输延迟),

即它是衡量门电路开关速度的一个重要指标。典型TTL与

非门的约为10ns。

图2-22 TTL与非门平均传输延迟时间

四、高速TTL门电路

要提高TTL门电路的工作速度,必须对电路加以改进。显然,影响门电路开关速度的一个重要因素是晶体管饱和与截止相互转换的时间。为减小这一时间,可采取以下措施。

①减轻晶体管的饱和深度,甚至使输出级晶体管不饱和;

②设法使晶体管基区的存储电荷尽快消散。

图2-23 STTL与非门

由此出发,人们设计了抗饱和TTL与非门,如2-23左图所示。它与典型TTL与非门相比有两点改进。第一,用带肖特基势垒二极管(SBD)的三极管来代替典

型TTL与非门中所有可能在饱和状态下工作的晶体管、、和;第二,

增加了一个由晶体管、电阻和构成的有源泄放电路来代替典型TTL与

非门中的发射极电阻。它们的作用分述如下。

1.SBD三极管的作用。

SBD三极管的等效电路如2-23右图所示,它是由SBD跨接在三极管基极和集电极之间所得到的一种三极管。SBD正向压降比一般硅二极管小,仅有0.3~0.4V。当三极管截止、放大或刚进入饱和时,SBD均反偏截止,输入电流全部流入基极

形成。SBD的接入不会影响三级管的开启时间。随着三极管饱和,集电结变为

正偏。当0.3V时,SBD导通,由于三极管仅在浅饱和状态下工作,从而减少了电荷存储的时间。

2.有源泄放电路的作用

加速管由截止到导通的过程在STTL电路中,当输入电压由低电平变为高电

平时,由截止转为导通。由于、的存在,使>,故将先于

导通。此时,由于尚未导通,故射极电流的绝大部分都注入的基极。

由此说明,有源负载的引入加速了的到通过程。

加速管由导通导截止的转换过程在STTL电路中,当输入电压由高电平变为

低电平时,截止,和也将随之截止。但由于的基极和集电极分别通

过和接至基极,故在基区存储电荷消耗完毕之前,发射结仍为正

偏,因而仍处于导通状态,又因的基极无泄放电阻,所以必定比晚

一些截止。于是基区中的存储电荷可通过导通的进行泄放。而在典型的TTL

与非门中,基区中的存储电荷只能通过泄放,显然STTL的基区电荷的

泄放要比典型TTL电路快得多,从而加速了的截止过程。

在STTL门电路的基础上,又相继研制出低功耗肖特基箝位TTL(简称LSTTL)电路和性能更为优良的先进的肖特基箝位TTL(简称ASTTL/ALSTTL)电路。(有兴趣可查阅有关的器件手册)

TTL集成门电路除与非门外,还有与门、非门、或门、或非门、与或非门、异或门等。此外,还有为提高驱动能力而设计的驱动器(也称功率门),以及主要起隔离作用的缓冲门等电路,都不再一一讨论。下面仅对TTL集电极开路门和三态门作一简要介绍。

五、其他TTL门电路

1.集电极开路TTL门(OC门)

⑴TTL与非门输出端并联后出现的问题

在实际应用与非门时,某些场合希望能将多个门的输出端连在同一根导线上。在数字系统中,称公共导线为总线(BUS),为传输各门信息的公共通道。但是对于推拉输出的TTL与非门,当各个门的输出不是相同的逻辑状态时不能这样使用。有两个推拉输出的TTL与非门,若在一个门输出为高电平(即该门关门),另一个门输出为低电平(即该门开门)时,

图2-24 两个TTL与非门输出端直接相连的错误接法

将两个门的输出端并联成图2–24所示电路。由于在具有推拉式输出级的电路中,无论输出是高电平还是低电平,输出电阻都很小,输出端并接后将有很大的电流i同时流过两个门的输出级,该电流远远超过了与非门的正常工作电流,足以使V3、V4 过载而损坏,更为严重的是并联后的输出电压既非逻辑1亦非逻辑0,这种不确定状态是不允许出现的。因此,推拉输出的TTL与非门输出端是不允许并联使用的。

⑵集电极开路的与非门结构和符号

避开低阻通路,把输出级改为集电极开路的结构就可以解决推拉输出的TTL与非门的输出不允许接至同一总线上的问题。如图2–25(a)所示,这种门称为集电极开路的与非门(OC门)。它与推拉输出的与非门的区别是用外接电阻R C代替R4、V3、V D3,电源V C与V CC可以不是同一个。这种门电路在工作时需要外接负载电阻和电源。只要电阻的阻值和电源电压的数值选择得当,就能够做到既保证输出的高、低电平符合要求,输出端三极管的负载电流又不过大。

图2–25 TTL开路门(a)电路结构;(b)符号。

当几个OC门的输出端相连时,一般可共用一个电阻R C和电源V C,如图2–26(a)、(b)分别给出它们的符号和电路结构。

图2-26 OC门的线与连接图2-27 OC门上拉电阻的计算

图2–26中Y1输出高电平,Y2输出低电平时,负载电流同样会通过R C流向Y2的输出管V4。但可以把外接电阻R C选得足够大,使得电流很小,确保Y1的输出管能可靠饱和,输出Y为低电平。当然R C也不能过大,否则会降低OC门的输出高电平。图2–27中,当相连的OC门中至少有一个输出为低电平时,总输出为低电平;当两个OC门的输出都为高电平时,则总输出为高电平。可见它能实现输出端相“与”的功能。输出

这种靠线的连接形成与功能的方式称为“线与”。同理,也可以制成集电极开路或门,集电极开路非门等等。只要是集电极开路,都允许接成线与形式,但使用时一定要注意外接电阻。

图2–25(b)是OC门的逻辑符号,是在普通门符号输出端的框内加上“◇”.◇表示开路输出,下划线表示输出晶体管导通时呈现低电平的逻辑0;截止时则为高阻状态,欲使其呈现高电平的逻辑1则要接上拉电阻,外接电阻RC即为上拉电阻。另外,如果在◇上加的是上划线则表示输出晶体管导通时呈现高电平的逻辑1;截止时则为高阻状态,欲使其呈现低电平的逻辑0则要接下拉电阻,发射极开路输出即为此种情况。如果◇中间有一横线,并且有下划线(或上划线),则表示输出端内部具有上拉电阻(或下拉电阻),称为无源上拉(或无源下拉)。

⑶外接电阻R C阻值的选取方法

OC门外接电阻R C的大小取决于并联在一起的输出端数,所接电阻数以及逻辑状态。在图2–27电路中,假定将n个OC门输出端并联使用。负载是m个TTL与非门,每个门各有n个输入端。当所有OC门截止时,输出为高电平。为保证高电平不低于规定的V OH值,显然R C不能选得过大。据此便可列出计算R C最大值为

式中,V C是外接电源电压;I OH是每个OC门输出三极管截止时的漏电流;I IH是负载每个输入端的高电平输入电流。

同理,当OC门导通时,输出为低电平。这时外接电阻R C中的电流和每个负载门输入端的低电平电流I IL将流入导通的OC门。考虑最不利的情况,即仅有一个OC门导通时,全部电流都流入这个导通的OC门。因此,外接电阻R C的值又不能选得太小,以确保流入唯一的一个导通OC门得电流不超过最大允许电流I OL (max),输出低电平不高于规定的V OL值。于是,外接电阻R C的最小值为

综上分析,最后选定的外接电阻R C值应介于R C(max)和R C(min)之间。即

集电极开路门的外接电源V C的值可以在不超过V4的击穿电压范围内自由选择。因此,这种结构适合于制作驱动高电压、大电流的门电路。这种门电路称为驱动器。

OC门除了具有线与的功能外,还常用于一些专门场合,如数据传输总线、电平转换及对电感性元件的驱动等。下图给出用其实现电平转换的例子。

图2-28 用OC门实现电平转换

2. 三态输出TTL门

OC门虽能实现多个门的输出并联使用,但由于在电源与门的输出之间串入了较大的电阻,因此OC门的负载能力及工作速度都有所降低。

⑴用高阻抗状态实现多个TTL门输出端并接

TTL与非门电路的V3和V4构成推拉式输出级。当输入数字信号,与非门处于正常工作状态时,V3和V4同时处于截止状态,这就意味着两个开关同时断开,既不与电源V CC相连,也不与地相连,这时的TTL门具有高阻抗状态。显然允许这样的

门电路输出并接。这是从寻求新状态来解决门的并联使用问题。它较之OC门更简单、工作速度高、负载能力强。在数字系统和计算机中都采用了这种方法。

⑵TTL三态门的实现

要使V3与V4同时处于截止,即要求V3与V4的基极同时加低电平。也就是与非门的输入端若有一个为低电平,则V4必然截止;但是按原来电路结构却又必然使V3导通,达不到同时截止的要求。若能将V4基极也同接于低电平,V3与V4同时截止就能实现。图2–29(a)所示三态门电路即为这样的结构。图中E为控制端,A、B为数据输入端。

图2–29 三态门

(a)电路结构;(b)高电平使能三态门符号;(c)低电平使能三态门符号。

在这个电路中,V3基极经二极管VD连到E端。当控制端E=0时,V2和V4截止。同时,二极管VD正偏导通,将V3的基极钳位在低电平,使V3也处于截止状态,从而实现了V3和V4同时截止。输入端E为使能控制端,E=0时与非门处于高阻状态。此门的输出除高电平、低电平之外,还有一个高阻状态,故称为三态输出(three state简称TS)门。

图2–29(a)电路在E=1时为与非门的工作状态,所以称为控制端高电平有效(使能),其符号如图2–29(b);也可以设计为低电平有效的情况,其符号如图2–29(c)所示,高电平控制的三态与非门的真值表如下

高电平使能的三态与非门真值表

三态的符号是在普通门符号输出端的框内加上“▽”。图2–29中符号内的“EN”表示“使能关联”控制端,若后有标号(ENm)则表示只对于标号m的相应端点有使能关系。

同OC门一样,有各种不同逻辑功能的三态门,诸如三态与门,三态非门等。

⑶用三态门实现总线结构

在数字系统或计算机中为减少连线数目,希望能在同一条导线上分时传递若干门路信号,这可以用三态门来实现。

当三态门输出端处于高阻状态时,对整个电路系统如同没把它们接入一样。利用三态门的性质可以实现不同设备与总线间的连接控制,这在计算机系统中尤为重要。如图2–30所示,有三个设备A、B、C共用一条数据总线(BUS),为了使电路能正常工作,必须使所有三态门在任何时刻只有一个门处于工作状态,而其余门都处于高阻状态。也就是说,对各个三态门采用分时控制的方法,使各三态门的控制端轮流为1,而且任何时刻仅有一个控制端为1,其他所有设备的控制信号为0,就能把各个门的输出信号轮流送到总线上而互不干扰,这种联接方式习惯上称为总线结构。

图2–30 三态门的应用

三态输出门还经常做成单输入、单输出的总线驱动器,并且输入与输出有同相和反相两种类型。利用三态输出门电路还能实现数据的双向传输。

时序逻辑电路习题解答

5-1 分析图所示时序电路的逻辑功能,写出电路的驱动方程、状态方程和输出方程,画出电路的状态转换图和时序图。 CLK Z 图 题 5-1图 解:从给定的电路图写出驱动方程为: 0012 10 21()n n n n n D Q Q Q D Q D Q ?=??=?? =?? e 将驱动方程代入D 触发器的特征方程D Q n =+1 ,得到状态方程为: 10012110 12 1()n n n n n n n n Q Q Q Q Q Q Q Q +++?=??=??=??e 由电路图可知,输出方程为 2 n Z Q = 根据状态方程和输出方程,画出的状态转换图如图题解5-1(a )所示,时序图如图题解5-1(b )所示。 题解5-1(a )状态转换图

1 Q 2/Q Z Q 题解5-1(b )时序图 综上分析可知,该电路是一个四进制计数器。 5-2 分析图所示电路的逻辑功能,写出电路的驱动方程、状态方程和输出方程,画出电路的状态转换图。A 为输入变量。 Y A 图 题 5-2图 解:首先从电路图写出驱动方程为: () 0110101()n n n n n D AQ D A Q Q A Q Q ?=? ?==+?? 将上式代入触发器的特征方程后得到状态方程 () 1011 10101()n n n n n n n Q AQ Q A Q Q A Q Q ++?=? ?==+?? 电路的输出方程为: 01n n Y AQ Q = 根据状态方程和输出方程,画出的状态转换图如图题解5-2所示

Y A 题解5-2 状态转换图 综上分析可知该电路的逻辑功能为: 当输入为0时,无论电路初态为何,次态均为状态“00”,即均复位; 当输入为1时,无论电路初态为何,在若干CLK 的作用下,电路最终回到状态“10”。 5-3 已知同步时序电路如图(a)所示,其输入波形如图 (b)所示。试写出电路的驱动方程、状态方程和输出方程,画出电路的状态转换图和时序图,并说明该电路的功能。 X (a) 电路图 1234CLK 5678 X (b)输入波形 图 题 5-3图 解:电路的驱动方程、状态方程和输出方程分别为: 0010110001101101 1, ,n n n n n n n n n n J X K X J XQ K X Q X Q XQ X Q XQ Q XQ XQ XQ Y XQ ++?==??==???=+=?? ?=+=+?= 根据状态方程和输出方程,可分别做出11 10,n n Q Q ++和Y 的卡诺图,如表5-1所示。由此 做出的状态转换图如图题解5-3(a)所示,画出的时序图如图题解5-3(b )所示。

(完整版)时序逻辑电路习题与答案

第12章时序逻辑电路 自测题 一、填空题 1.时序逻辑电路按状态转换情况可分为时序电路和时序电路两大类。 2.按计数进制的不同,可将计数器分为、和N进制计数器等类型。 3.用来累计和寄存输入脉冲个数的电路称为。 4.时序逻辑电路在结构方面的特点是:由具有控制作用的电路和具记忆作用电路组成。、 5.、寄存器的作用是用于、、数码指令等信息。 6.按计数过程中数值的增减来分,可将计数器分为为、和三种。 二、选择题 1.如题图12.1所示电路为某寄存器的一位,该寄存器为 。 A、单拍接收数码寄存器; B、双拍接收数码寄存器; C、单向移位寄存器; D、双向移位寄存器。 2.下列电路不属于时序逻辑电路的是。 A、数码寄存器; B、编码器; C、触发器; D、可逆计数器。 3.下列逻辑电路不具有记忆功能的是。 A、译码器; B、RS触发器; C、寄存器; D、计数器。 4.时序逻辑电路特点中,下列叙述正确的是。 A、电路任一时刻的输出只与当时输入信号有关; B、电路任一时刻的输出只与电路原来状态有关; C、电路任一时刻的输出与输入信号和电路原来状态均有关; D、电路任一时刻的输出与输入信号和电路原来状态均无关。 5.具有记忆功能的逻辑电路是。 A、加法器; B、显示器; C、译码器; D、计数器。 6.数码寄存器采用的输入输出方式为。 A、并行输入、并行输出; B、串行输入、串行输出; C、并行输入、串行输出; D、并行输出、串行输入。 三、判断下面说法是否正确,用“√"或“×"表示在括号 1.寄存器具有存储数码和信号的功能。( ) 2.构成计数电路的器件必须有记忆能力。( ) 3.移位寄存器只能串行输出。( ) 4.移位寄存器就是数码寄存器,它们没有区别。( ) 5.同步时序电路的工作速度高于异步时序电路。( ) 6.移位寄存器有接收、暂存、清除和数码移位等作用。() 思考与练习题 12.1.1 时序逻辑电路的特点是什么? 12.1.2 时序逻辑电路与组合电路有何区别? 12.3.1 在图12.1电路作用下,数码寄存器的原始状态Q3Q2Q1Q0=1001,而输入数码

时序逻辑电路练习题及答案

《时序逻辑电路》练习题及答案 [6.1] 分析图P6-1时序电路的逻辑功能,写出电路的驱动方程、状态方程和输出方程,画出电路的状态转换图,说明电路能否自启动。 图P6-1 [解] 驱动方程:311Q K J ==, 状态方程:n n n n n n n Q Q Q Q Q Q Q 13131311⊕=+=+; 122Q K J ==, n n n n n n n Q Q Q Q Q Q Q 12212112 ⊕=+=+; 33213Q K Q Q J ==,, n n n n Q Q Q Q 12313 =+; 输出方程:3Q Y = 由状态方程可得状态转换表,如表6-1所示;由状态转换表可得状态转换图,如图A6-1所示。电路可以自启动。 表6-1 n n n Q Q Q 123 Y Q Q Q n n n 111213+++ n n n Q Q Q 123 Y Q Q Q n n n 1112 13+++ 0 00 00 1 010 01 1 0010 0100 0110 1000 100 10 1 110 11 1 000 1 011 1 010 1 001 1 图A6-1 电路的逻辑功能:是一个五进制计数器,计数顺序是从0到4循环。 [6.2] 试分析图P6-2时序电路的逻辑功能,写出电路的驱动方程、状态方程和输出方程,画出电路的状态转换图。A 为输入逻辑变量。 图P6-2

[解] 驱动方程:21 Q A D =, 2 12Q Q A D = 状态方程:n n Q A Q 21 1 =+, )(122112n n n n n Q Q A Q Q A Q +==+ 输出方程:21Q Q A Y = 表6-2 由状态方程可得状态转换表,如表6-2所示;由状态转换表 可得状态转换图,如图A6-2所示。 电路的逻辑功能是:判断A 是否连续输入四个和四个以上“1” 信号,是则Y=1,否则Y=0。 图A6-2 [6.3] 试分析图P6-3时序电路的逻辑功能,写出电路的驱动方程、状态方程和输出方程,画出电路的状态转换图,检查电路能否自启动。 图P6-3 [解] 321Q Q J =,11=K ; 12Q J =,312Q Q K =; 23213Q K Q Q J ==, =+11n Q 32Q Q ·1Q ; 211 2 Q Q Q n =++231Q Q Q ; 3232113Q Q Q Q Q Q n +=+ Y = 32Q Q 电路的状态转换图如图A6-3所示,电路能够自启动。 图A6-3 [6.4] 分析图P6-4给出的时序电路,画出电路的状态转换图,检查电路能否自启动,说明电路实现的功能。A 为输入变量。 n n Q AQ 12 Y Q Q n n 1 112++ 000 00 1 010 01 1 100 11 1 110 10 1 010 100 110 00 1 11 1 100 010 000

时序逻辑电路习题

触发器 一、单项选择题: (1)对于D触发器,欲使Q n+1=Q n,应使输入D=。 A、0 B、1 C、Q D、 (2)对于T触发器,若原态Q n=0,欲使新态Q n+1=1,应使输入T=。 A、0 B、1 C、Q (4)请选择正确的RS触发器特性方程式。 A、 B、 C、 (约束条件为) D、 (5)请选择正确的T触发器特性方程式。 A、 B、 C、 D、 (6)试写出图所示各触发器输出的次态函数(Q )。 n+1 A、 B、 C、 D、 (7)下列触发器中没有约束条件的是。 A、基本RS触发器 B、主从RS触发器 C、同步RS触发器 D、边沿D触发器 二、多项选择题: (1)描述触发器的逻辑功能的方法有。 A、状态转换真值表 B、特性方程 C、状态转换图 D、状态转换卡诺图 (2)欲使JK触发器按Q n+1=Q n工作,可使JK触发器的输入端。

A、J=K=0 B、J=Q,K= C、J=,K=Q D、J=Q,K=0 (3)欲使JK触发器按Q n+1=0工作,可使JK触发器的输入端。 A、J=K=1 B、J=0,K=0 C、J=1,K=0 D、J=0,K=1 (4)欲使JK触发器按Q n+1=1工作,可使JK触发器的输入端。 A、J=K=1 B、J=1,K=0 C、J=K=0 D、J=0,K=1 三、判断题: (1)D触发器的特性方程为Q n+1=D,与Q 无关,所以它没有记忆功能。() n (2)同步触发器存在空翻现象,而边沿触发器和主从触发器克服了空翻。 () (3)主从JK触发器、边沿JK触发器和同步JK触发器的逻辑功能完全相同。() (8)同步RS触发器在时钟CP=0时,触发器的状态不改变( )。 (9)D触发器的特性方程为Q n+1=D,与Q n无关,所以它没有记忆功能( )。 (10)对于边沿JK触发器,在CP为高电平期间,当J=K=1时,状态会翻转一次( )。 四、填空题: (1)触发器有()个稳态,存储8位二进制信息要 ()个触发器。 (2)在一个CP脉冲作用下,引起触发器两次或多次翻转的现象称为触发器的(),触发方式为()式或()式的触发器不会出现这种现象。 (3)按逻辑功能分,触发器有()、()、()、()、()五种。 (4)触发器有()个稳定状态,当=0,=1时,称为()状态。 时序逻辑电路 一、单项选择题: (2)某512位串行输入串行输出右移寄存器,已知时钟频率为4MHZ,数据从输入端到达输出端被延迟多长时间? A、128μs B、256μs C、512μs D、1024μs (3)4个触发器构成的8421BCD码计数器共有()个无效状态。 A、6 B、8 C、10 D、4 (4)四位二进制计数器模为 A、小于16 B、等于16 C、大于16 D、等于10 (5)利用异步预置数端构成N进制加法计数器,若预置数据为0,则应将()所对应的状态译码后驱动控制端。 A、N B、N-1 C、N+1 (7)采用集成中规模加法计数器74LS161构成的电路如图所示,选择正确答案。 A、十进制加法计数器 B、十二进制加法计数器

第5章 时序逻辑电路思考题与习题题解

思考题与习题题解 5-1填空题 (1)组合逻辑电路任何时刻的输出信号,与该时刻的输入信号有关;与电路原来所处的状态无关;时序逻辑电路任何时刻的输出信号,与该时刻的输入信号有关;与信号作用前电路原来所处的状态有关。 (2)构成一异步n2进制加法计数器需要 n 个触发器,一般将每个触发器接成计数或T’型触发器。计数脉冲输入端相连,高位触发器的 CP 端与邻低位Q端相连。 (3)一个4位移位寄存器,经过 4 个时钟脉冲CP后,4位串行输入数码全部存入寄存器;再经过 4 个时钟脉冲CP后可串行输出4位数码。 (4)要组成模15计数器,至少需要采用 4 个触发器。 5-2 判断题 (1)异步时序电路的各级触发器类型不同。(×)(2)把一个5进制计数器与一个10进制计数器串联可得到15进制计数器。(×)(3)具有 N 个独立的状态,计满 N 个计数脉冲后,状态能进入循环的时序电路,称之模N计数器。(√)(4)计数器的模是指构成计数器的触发器的个数。(×) 5-3 单项选择题 (1)下列电路中,不属于组合逻辑电路的是(D)。 A.编码器 B.译码器 C. 数据选择器 D. 计数器 (2)同步时序电路和异步时序电路比较,其差异在于后者( B )。 A.没有触发器 B.没有统一的时钟脉冲控制 C.没有稳定状态 D.输出只与内部状态有关 (3)在下列逻辑电路中,不是组合逻辑电路的有( D )。 A.译码器 B.编码器 C.全加器 D.寄存器 (4)某移位寄存器的时钟脉冲频率为100KHz,欲将存放在该寄存器中的数左移8位,完成该操作需要(B)时间。 A.10μS B.80μS C.100μS D.800ms (5)用二进制异步计数器从0做加法,计到十进制数178,则最少需要( C )个触发器。 A.6 B.7 C.8 D.10 (6)某数字钟需要一个分频器将32768Hz的脉冲转换为1HZ的脉冲,欲构成此分频器至少需要(B)个触发器。 A.10 B.15 C.32 D.32768 (7)一位8421BCD码计数器至少需要(B)个触发器。 A.3 B.4 C.5 D.10

数字逻辑几个时序逻辑电路例题

《时序逻辑电路》练习题及答案 []分析图时序电路的逻辑功能,写出电路的驱动方程、 状态方程和输出方程,画出电路的状态转换图,说明电路能否自启动。 图 [解] 驱动方程:3 1 1 Q K J= =,状态方程:n n n n n n n Q Q Q Q Q Q Q 1 3 1 3 1 3 1 1 ⊕ = + = + ; 1 2 2 Q K J= =,n n n n n n n Q Q Q Q Q Q Q 1 2 2 1 2 1 1 2 ⊕ = + = + ; 3 3 2 1 3 Q K Q Q J= =,,n n n n Q Q Q Q 1 2 3 1 3 = + ; 输出方程:3 Q Y= 由状态方程可得状态转换表,如表所示;由状态转换表可得状态转换图,如图所示。电路可以自启动。 表 n n n Q Q Q 1 2 3 Y Q Q Q n n n1 1 1 2 1 3 + + +n n n Q Q Q 1 2 3 Y Q Q Q n n n1 1 1 2 1 3 + + + 000 001 010 011 0010 0100 0110 1000 100 101 110 111 0001 0111 0101 0011 图 电路的逻辑功能:是一个五进制计数器,计数顺序是从0到4循环。

[]试分析图时序电路的逻辑功能,写出电路的驱动方程、状态方程和输出方程,画出 电路的状态转换图。A为输入逻辑变量。 图 [解] 驱动方程:2 1 Q A D=, 2 1 2 Q Q A D= 状态方程: n n Q A Q 2 1 1 = + , ) ( 1 2 2 1 1 2 n n n n n Q Q A Q Q A Q+ = = + 输出方程:2 1 Q Q A Y=表 由状态方程可得状态转换表,如表所示;由状态转换表可得 状态转换图,如图所示。 电路的逻辑功能是:判断A是否连续输入四个和四个以上 “1”信号,是则Y=1,否则Y=0。 图 []试分析图时序电路的逻辑功能,写出电路的驱动方程、状态方程和输出方程,画出电路的状态转换图,检查电路能否自启动。 图 [解] 3 2 1 Q Q J=,1 1 = K; 1 2 Q J=, 3 1 2 Q Q K=; 2 3 2 1 3 Q K Q Q J= =, = +1 1 n Q 3 2 Q Q· 1 Q; 2 1 1 2 Q Q Q n= + +2 3 1 Q Q Q; 3 2 3 2 1 1 3 Q Q Q Q Q Q n+ = + Y = 3 2 Q Q 电路的状态转换图如图所示,电路能够自启动。 n n Q AQ 1 2 Y Q Q n n1 1 1 2 + + 000 001 010 011 100 111 110 101 010 100 110 001 111 100 010 000

时序逻辑电路习题集答案

第六章时序逻辑电路 6.1 基本要求 1. 正确理解组合逻辑电路、时序逻辑电路、寄存器、计数器、同步和异步、计数和分 频等概念。 2. 掌握时序逻辑电路的分析方法,包括同步时序逻辑电路和异步时序逻辑电路。 3. 熟悉寄存器的工作原理、逻辑功能和使用。 4. 掌握二进制、十进制计数器的构成原理。能熟练应用集成计数器构成任意进制计数 器。 5. 掌握同步时序逻辑电路的设计方法。 6.2自测题 一、填空题 1.数字电路按照是否有记忆功能通常可分为两类:、。 2.由四位移位寄存器构成的顺序脉冲发生器可产生个顺序脉冲。 3.时序逻辑电路按照其触发器是否有统一的时钟控制分为时序电路和时序电路。 4. 用D触发器来构成12进制计数器,需要个D触发器。 二、选择题 1.同步计数器和异步计数器比较,同步计数器的显著优点是。 A.工作速度高 B.触发器利用率高 C.电路简单 D.不受时钟CP控制。 2.把一个五进制计数器与一个四进制计数器串联可得到进制计数器。 A.4 B.5 C.9 D.20 3. N个触发器可以构成最大计数长度(进制数)为的计数器。 A.N B.2N C.N2 D.2N 4. N个触发器可以构成能寄存位二进制数码的寄存器。 A.N-1 B.N C.N+1 D.2N 5.五个D触发器构成环形计数器,其计数长度为。 A.5 B.10 C.25 D.32 6.同步时序电路和异步时序电路比较,其差异在于后者。 A.没有触发器 B.没有统一的时钟脉冲控制 C.没有稳定状态 D.输出只与内部状态有关 7.一位8421BCD码计数器至少需要个触发器。 A.3 B.4 C.5 D.10 8.欲设计0,1,2,3,4,5,6,7这几个数的计数器,如果设计合理,采用同步二进制计数器,最少应使用级触发器。 A.2 B.3 C.4 D.8 9.8位移位寄存器,串行输入时经个脉冲后,8位数码全部移入寄存器中。 A.1 B.2 C.4 D.8 10.用二进制异步计数器从0做加法,计到十进制数178,则最少需要个触发器。 A.2 B.6 C.7 D.8 E.10 11.某电视机水平-垂直扫描发生器需要一个分频器将31500H Z的脉冲转换为60H Z的脉冲,欲构成此分频器至少需要个触发器。

时序逻辑电路习题解答解读

自我测验题 1.图T4.1所示为由或非门构成的基本SR锁存器,输入S、R的约束条件是。A.SR=0B.SR=1C.S+R=0D.S+R=1 Q G 22 Q R S 图T4.1图T4.2 2.图T4.2所示为由与非门组成的基本SR锁存器,为使锁存器处于“置1”状态, 其R S?应为。 A.R S?=.R S?=10D.R S?=11 3.SR锁存器电路如图T4.3所示,已知X 、Y波形,判断Q的波形应为A、B、C、D 中的。假定锁存器的初始状态为0。 X Y X Y A B C D 不定 不定 (a)(b) 图T4.3 4.有一T触发器,在T=1时,加上时钟脉冲,则触发器。 A.保持原态B.置0C.置1D.翻转 5.假设JK触发器的现态Q n=0,要求Q n+1=0,则应使。 A.J=×,K=0B.J=0,K=×C.J=1,K=×D.J=K=1 6.电路如图T4.6所示。实现A Q Q n n+ = +1的电路是。

A A A A A . B . C . D . 图T4.6 7.电路如图T4.7所示。实现n n Q Q =+1的电路是 。 CP CP CP A . B . C . D . 图T4.7 8.电路如图T4.8所示。输出端Q 所得波形的频率为CP 信号二分频的电路为。 1 A . B . C . D . 图T4.8 9.将D 触发器改造成T T Q 图T4.9 A .或非门 B .与非门 C .异或门 D .同或门 10.触发器异步输入端的作用是。 A .清0 B .置1 C .接收时钟脉冲 D .清0或置1 11.米里型时序逻辑电路的输出是。 A .只与输入有关

第十三章 时序逻辑电路习题及答案

第十三章时序逻辑电路习题及答案 一、填空题 1、数字逻辑电路常分为组合逻辑电路和两种类型。 2、时序逻辑电路是指任何时刻电路的稳定输出信号不仅与当时的输入信号有 关,而且与有关。 3、时序逻辑电路由两大部分组成。 4、时序逻辑电路按状态转换来分,可分为两大类。 5、时序逻辑电路按输出的依从关系来分,可分为两种类型。 6、同步时序电路有两种分析方法,一种是另一种是。 7、同步时序电路的设计过程,实为同步时序电路分析过程的过程。 8、计数器种类繁多,若按计数脉冲的输入方式不同,可分两大类。 9、按计数器进制不同,可将计数器分为。 10、按计数器增减情况不同,可将计数器分。 11、二进制计数器是逢二进一的,如果把n个触发器按一定的方式链接起来,可枸 成。 12、一个十进制加法计数器需要由 J-K触发器组成。 13、三个二进制计数器累计脉冲个数为;四个二进制计数器累计脉 冲个数为。 14、寄存器可暂存各种数据和信息,从功能分类,通常将寄存器分 为。 15、数码输入寄存器的方式有;从寄存器输出数码的方式 有。 16、异步时序逻辑电路可分为和。 17、移位寄存器中,数码逐位输入的方式称为。 18、计数器可以从三个方面进行分类:按__ _ _方式,按_________________方式,按 ______________方式。 19、三位二进制加法计数器最多能累计__个脉冲。若要记录12个脉冲需要___个触发器。 20、一个四位二进制异步加法计数器,若输入的频率为6400H Z,在3200个计数脉冲到来后, 并行输出的频率分别为______H Z,_____ H Z,____ H Z,_____ H Z。一个四位二进制加法计数器起始状态为1001,当最低位接收到4个脉冲时,各触发器的输出状态是:Q0为__;Q1为__;Q2为__;Q3为__。 21、时序逻辑电路的特点是:任意时刻的输出不仅取决于______________,而且与电路的 ______有关。 22、寄存器一般都是借助有________功能的触发器组合起来构成的,一个触发器存储____ 二进制信号,寄存N位二进制数码,就需要__个触发器。 23、寄存器的主要任务是存储______________或____,通常____所存储的内容进行处理。 24、具有移位功能的寄存器,叫做__________,它又可分为____、____和________寄存器。 25、四位右移移位寄存器,在四个CP周期里,输入的代码依次为1011,经过三个CP周期 后,有__位代码被移入移位寄存器中,串行输出的状态是__,并行输出的状态是____。 二、选择题 1、时序逻辑电路可由()组成。 A、门电路 B、触发器或门电路 C、触发器或触发器和门电路的组合

时序逻辑电路练习题

一、填空题 1. 基本RS触发器,当R、S都接高电平时,该触发器具有____ ___功能。2.D 触发器的特性方程为 ___ ;J-K 触发器的特性方程为______。 3.T触发器的特性方程为。 4.仅具有“置0”、“置1”功能的触发器叫。 5.时钟有效边沿到来时,输出状态和输入信号相同的触发器叫____ _____。 6. 若D 触发器的D 端连在Q端上,经100 个脉冲作用后,其次态为0,则现态应为。 7.JK触发器J与K相接作为一个输入时相当于触发器。 8. 触发器有个稳定状态,它可以记录位二进制码,存储8 位二进制信息需要个触发器。 9.时序电路的次态输出不仅与即时输入有关,而且还与有关。 10. 时序逻辑电路一般由和两部分组成的。 11. 计数器按部各触发器的动作步调,可分为___ ___计数器和____ __计数器。 12. 按进位体制的不同,计数器可分为计数器和计数器两类;按计数过程中数字增减趋势的不同,计数器可分为计数器、计数器和计数器。13.要构成五进制计数器,至少需要级触发器。 14.设集成十进制(默认为8421码)加法计数器的初态为Q4Q3Q2Q1=1001,则经过5个CP脉冲以后计数器的状态为。 15.将某时钟频率为32MHz的CP变为4MHz的CP,需要个二进制计数器。 16. 在各种寄存器中,存放 N 位二进制数码需要个触发器。 17. 有一个移位寄存器,高位在左,低位在右,欲将存放在该移位寄存器中的二进制数乘上十进制数4,则需将该移位寄存器中的数移位,需要个移位脉冲。 18.某单稳态触发器在无外触发信号时输出为0态,在外加触发信号时,输出跳变为1态,因此其稳态为态,暂稳态为态。 19.单稳态触发器有___ _个稳定状态,多谐振荡器有_ ___个稳定状态。20.单稳态触发器在外加触发信号作用下能够由状态翻转到状态。21.集成单稳态触发器的暂稳维持时间取决于。 22. 多谐振荡器的振荡周期为T=tw1+tw2,其中tw1为正脉冲宽度,tw2为负脉冲宽度,则占空比应为____ ___。 23.施密特触发器有____个阈值电压,分别称作 ___ _____ 和 ___ _____ 。24.触发器能将缓慢变化的非矩形脉冲变换成边沿陡峭的矩形脉冲。25.施密特触发器常用于波形的与。 二、选择题 1. R-S型触发器不具有( )功能。 A. 保持 B. 翻转 C. 置1 D. 置0 2. 触发器的空翻现象是指() A.一个时钟脉冲期间,触发器没有翻转 B.一个时钟脉冲期间,触发器只翻转一次 C.一个时钟脉冲期间,触发器发生多次翻转 D.每来2个时钟脉冲,触发器才翻转一次 3. 欲得到D触发器的功能,以下诸图中唯有图(A)是正确的。

最新时序逻辑电路练习题(1)

时序逻辑电路习题 班级 姓名 学号 一、 单选题 1.时序逻辑电路在结构上( ) A .必须有组合逻辑电路 B .必须有存储电路 C .必有存储电路和组合逻辑电路 D .以上均正确 2.同步时序逻辑电路和异步时序逻辑电路的区别在于异步时序逻辑电路( ) A .没有触发器 B .没有统一的时钟脉冲控制 C .没有稳定状态 D .输出只与内部状态有关 3.图示各逻辑电路中,为一位二进制计数器的是( ) 4.从0开始计数的N 进制增量计数器,最后一个计数状态为 ( ) A .N B .N+1 C .N-1 D .2N 5.由 n 个触发器构成的计数器,最多计数个数为( ) A .n 个 B .2n 个 C .n 2个 D .2n 个 6.若构成一个十二进制计数器,所用触发器至少( ) 。 A .12个 B .3个 C .4个 D .6个 7.4个触发器构成的8421BCD 码计数器,其无关状态的个数为( ) A .6个 B .8个 Q _A B C D

C .10个 D .不定 8.异步计数器如图示,若触发器当前状态Q 3 Q 2 Q 1为110,则在时钟作用下,计数器的下一状态为( ) A .101 B .111 C .010 D .000 9.下列器件中,具有串行—并行数据转换功能的是( ) A .译码器 B .数据比较器 C .移位寄存器 D .计数器 10.异步计数器如图示,若触发器当前状态Q 3 Q 2 Q 1为011,则在时钟作用下,计数器的下一状态为( ) A .100 B .110 C .010 D . 000 11.由4位二进制计数器74LS161构成的任意进制计数器电路如图示,计数时的最小状态是( ) A .0000 B .1111 C .0001 D .0110 12.由4位二进制计数器74LS161构成的任意进制计数器电路如图示,计数器的有效状态数为( ) A .16 B .8 C .10 D .12 二、填空题 1.时序逻辑电路在任一时刻的稳定输出不仅与当时的输入有关,而且还与 有关。 2.时序逻辑电路在结构上有两个特点:其一是包含由触发器等构成的 电路,其二是内部存在 通路。 3.时序逻辑电路的 “现态” 反映的是 时刻电路状态变化的结果,而 “次态” 则反映的 1 R _ 1

时序逻辑电路练习题

一、填空题 1、基本RS触发器,当R、S都接高电平时,该触发器具有____ ___功能。 2.D 触发器的特性方程为___ ;J-K 触发器的特性方程为______。 3.T触发器的特性方程为。 4.仅具有“置0”、“置1”功能的触发器叫。 5.时钟有效边沿到来时,输出状态与输入信号相同的触发器叫____ _____。 6、若D触发器的D端连在Q端上,经100 个脉冲作用后,其次态为0,则现态应为。 7.JK触发器J与K相接作为一个输入时相当于触发器。 8、触发器有个稳定状态,它可以记录位二进制码,存储8 位二进制信息需要个触发器。 9.时序电路的次态输出不仅与即时输入有关,而且还与有关。 10、时序逻辑电路一般由与两部分组成的。 11、计数器按内部各触发器的动作步调,可分为___ ___计数器与____ __计数器。 12、按进位体制的不同,计数器可分为计数器与计数器两类;按计数过程中数字增减趋势的不同,计数器可分为计数器、计数器与计数器。 13.要构成五进制计数器,至少需要级触发器。 14.设集成十进制(默认为8421码)加法计数器的初态为Q4Q3Q2Q1=1001,则经过5个CP脉冲以后计数器的状态为。 15.将某时钟频率为32MHz的CP变为4MHz的CP,需要个二进制计数器。 16、在各种寄存器中,存放N位二进制数码需要个触发器。 17、有一个移位寄存器,高位在左,低位在右,欲将存放在该移位寄存器中的二进制数乘上十进制数4,则需将该移位寄存器中的数移位,需要个移位脉冲。 18.某单稳态触发器在无外触发信号时输出为0态,在外加触发信号时,输出跳变为1态,因此其稳态为态,暂稳态为态。 19.单稳态触发器有___ _个稳定状态,多谐振荡器有_ ___个稳定状态。 20.单稳态触发器在外加触发信号作用下能够由状态翻转到状态。 21.集成单稳态触发器的暂稳维持时间取决于。 22、多谐振荡器的振荡周期为T=tw1+tw2,其中tw1为正脉冲宽度,tw2为负脉冲宽度,则占空比应为_______。 23.施密特触发器有____个阈值电压,分别称作___ _____ 与___ _____ 。 24. 触发器能将缓慢变化的非矩形脉冲变换成边沿陡峭的矩形脉冲。 25.施密特触发器常用于波形的与。 二、选择题 1、 R-S型触发器不具有( )功能。 A、保持 B、翻转 C、置1 D、置0 2、触发器的空翻现象就是指() A、一个时钟脉冲期间,触发器没有翻转 B、一个时钟脉冲期间,触发器只翻转一次 C、一个时钟脉冲期间,触发器发生多次翻转 D、每来2个时钟脉冲,触发器才翻转一次 3、欲得到D触发器的功能,以下诸图中唯有图(A)就是正确的。

第5章 时序逻辑电路习题解答

5-1 分析图5.77所示时序电路的逻辑功能,写出电路的驱动方程、状态方程和输出方程,画出电路的状态转换图和时序图。 CLK Z 图5.77 题 5-1图 解:从给定的电路图写出驱动方程为: 0012 10 21()n n n n n D Q Q Q D Q D Q ?=??=?? =?? e 将驱动方程代入D 触发器的特征方程D Q n =+1 ,得到状态方程为: 10012110 12 1()n n n n n n n n Q Q Q Q Q Q Q Q +++?=??=??=??e 由电路图可知,输出方程为 2 n Z Q = 根据状态方程和输出方程,画出的状态转换图如图题解5-1(a )所示,时序图如图题解5-1(b )所示。 题解5-1(a )状态转换图

1 Q 2/Q Z Q 题解5-1(b )时序图 综上分析可知,该电路是一个四进制计数器。 5-2 分析图5.78所示电路的逻辑功能,写出电路的驱动方程、状态方程和输出方程,画出电路的状态转换图。A 为输入变量。 Y A 图5.78 题 5-2图 解:首先从电路图写出驱动方程为: () 0110101()n n n n n D AQ D A Q Q A Q Q ?=? ?==+?? 将上式代入触发器的特征方程后得到状态方程 () 1011 10101()n n n n n n n Q AQ Q A Q Q A Q Q ++?=? ?==+?? 电路的输出方程为: 01n n Y AQ Q = 根据状态方程和输出方程,画出的状态转换图如图题解5-2所示

Y A 题解5-2 状态转换图 综上分析可知该电路的逻辑功能为: 当输入为0时,无论电路初态为何,次态均为状态“00”,即均复位; 当输入为1时,无论电路初态为何,在若干CLK 的作用下,电路最终回到状态“10”。 5-3 已知同步时序电路如图5.79(a)所示,其输入波形如图5.79 (b)所示。试写出电路的驱动方程、状态方程和输出方程,画出电路的状态转换图和时序图,并说明该电路的功能。 X (a) 电路图 1234CLK 5678 X (b)输入波形 图5.79 题 5-3图 解:电路的驱动方程、状态方程和输出方程分别为: 0010110001101101 1, ,n n n n n n n n n n J X K X J XQ K X Q X Q XQ X Q XQ Q XQ XQ XQ Y XQ ++?==??==???=+=?? ?=+=+?= 根据状态方程和输出方程,可分别做出11 10,n n Q Q ++和Y 的卡诺图,如表5-1所示。由此 做出的状态转换图如图题解5-3(a)所示,画出的时序图如图题解5-3(b )所示。

《时序逻辑电路》练习题及答案

《时序逻辑电路》练习题及答案 []分析图P6-1 时序电路的逻辑功能,写出电路的驱动方程、状态方程和输出方程,画出电路的状态转换图,说明电路能否自启动。 图P6-1 [解] 驱动方程:3 1 1 Q K J= =,状态方程:n n n n n n n Q Q Q Q Q Q Q 1 3 1 3 1 3 1 1 ⊕ = + = + ; 1 2 2 Q K J= =,n n n n n n n Q Q Q Q Q Q Q 1 2 2 1 2 1 1 2 ⊕ = + = + ; # 3 3 2 1 3 Q K Q Q J= =,,n n n n Q Q Q Q 1 2 3 1 3 = + ; 输出方程:3 Q Y= 由状态方程可得状态转换表,如表6-1所示;由状态转换表可得状态转换图,如图A6-1所示。电路可以自启动。 表6-1 n n n Q Q Q 1 2 3 Y Q Q Q n n n1 1 1 2 1 3 + + +n n n Q Q Q 1 2 3 , Y Q Q Q n n n1 1 1 2 1 3 + + + 000 001 010 011 0010 0100 0110 — 1000 100 101 110 111 0001 0111 0101 ; 0011 图A6-1 电路的逻辑功能:是一个五进制计数器,计数顺序是从0到4循环。 []试分析图P6-2时序电路的逻辑功能,写出电路的驱动方程、状态方程和输出方程,画出电路的状态转换图。A为输入逻辑变量。 #

图P6-2 [解] 驱动方程:2 1 Q A D=, 2 1 2 Q Q A D= 状态方程: n n Q A Q 2 1 1 = + , ) ( 1 2 2 1 1 2 n n n n n Q Q A Q Q A Q+ = = + 输出方程:2 1 Q Q A Y=表6-2 @ 由状态方程可得状态转换表,如表6-2所示;由状态转换表 可得状态转换图,如图A6-2所示。 电路的逻辑功能是:判断A是否连续输入四个和四个以上 “1”信号,是则Y=1,否则Y=0。 图A6-2 []试分析图P6-3时序电路的逻辑功能,写出电路的驱动方程、状态方程和输出方程,画出电路的状态转换图,检查电路能否自启动。 、 图P6-3 [解] 3 2 1 Q Q J=,1 1 = K; 1 2 Q J=, 3 1 2 Q Q K=; 2 3 2 1 3 Q K Q Q J= =, = +1 1 n Q 3 2 Q Q· 1 Q; 2 1 1 2 Q Q Q n= + +2 3 1 Q Q Q; 3 2 3 2 1 1 3 Q Q Q Q Q Q n+ = + Y = 3 2 Q Q 电路的状态转换图如图A6-3所示,电路能够自启动。 ' 图A6-3 n n Q AQ 1 2 Y Q Q n n1 1 1 2 + + 000 < 001 010 011 100 111 110 101 010 $ 100 110 001 111 100 010 000

第章时序逻辑电路习题解答.docx

第九章习题参考答案 9-54所示,试分别画出原态为0 和原态9-1 对应于图9-1a 逻辑图,若输入波形如图 为 1对应时刻得Q和Q波形。 图 9-54 题 9-1 图 解得到的波形如题9-1 解图所示。 原态为 0: 原态为 1: 题 9-1 解图 9-2 逻辑图如图9-55 所示,试分析它们的逻辑功能,分别画出逻辑符号,列出逻辑 真值表,说明它们是什么类型的触发器。 解对于( a):由图可写出该触发器的输出与输入的逻辑关系式为:

Q R D Q ( 9-1) Q S D Q a)b) 图 9-55 题 9-2 图 下面按输入的不同组合,分析该触发器的逻辑功能。 (1)R D=1、 S D=0 若触发器原状态为 0,由式 (9-1) 可得Q= 0、Q= 1;若触发器原状态为 l ,由式 (9-1) 同样可得 Q =0、 Q =1。即不论触发器原状态如何,只要R D=1、S D=0,触发器将置 成0态。 (2)R D=0、 S D=l 用同样分析可得知,无论触发器原状态是什么,新状态总为:Q =1、 Q =0,即触发器被置成 1 态。 (3)R D=S D=0 按类似分析可知,触发器将保持原状态不变。 (4)R D=S D=1 两个“与非”门的输出端 Q 和 Q 全为0,这破坏了触发器的逻辑关系,在两个输入信 号同时消失后,由于“或非”门延迟时间不可能完全相等,故不能确定触发器处于何种状态。 因此这种情况是不允许出现的。 逻辑真值表如表9-1 所示,这是一类用或非门实现的基本RS 触发器,逻辑符号如题9-2( a)的逻辑符号所示。 对于( b):此图与( a)图相比,只是多加了一个时钟脉冲信号,所以该逻辑电路在CP = 1 时的功能与( a)相同,真值表与表9-1 相同;而在CP= 0 时相当于( a)中( 3)的情况,触发器保持原状态不变。逻辑符号见题9-2( b)逻辑符号。这是一类同步RS 触发器。 R D S D Q 100

(完整版)第13章触发器及时序逻辑电路习题汇总

1 第十三章 触发器和时序逻辑电路 13.1重点内容提要 时序逻辑电路由组合逻辑电路和具有记忆作用的触发器构成。时序逻辑电路的特点是:其输出不仅仅取决于电路的当前输入,而且还与电路的原来状态有关。 1. 双稳态触发器 双稳态触发器的特点: 1).有两个互补的输出端 Q 和Q 。 2).有两个稳定状态。“1”状态和“0” 状态。通常将 Q = 1和Q = 0 称为“1”状态,而把Q = 0和Q = 1称为“0” 状态。 3).当输入信号不发生变化时,触发器状态稳定不变。 4).在一定输入信号作用下,触发器可以从一个稳定状态转移到另一个稳定状态。 按其逻辑功能,触发器可分为:RS 触发器,JK 触发器、D 触发器、T 触发器和T ’触发器。 各时钟控制触发器的逻辑符号和逻辑功能见表13.1.1: 名称 逻辑符号 次态方程 RS 触发器 Q R S Q n +=+1 =?S R 0 (约束方程) JK 触发器 1n n n Q JQ KQ +=+ D 触发器 D Q n =+1 T 触发器 1n n Q T Q +=⊕ T ’ 触发器 1n n Q Q += 把一种已有的触发器通过加入转换逻辑电路,可以转换成为另一种功能的触发器。 2.同步时序逻辑电路的分析

同步时序逻辑电路的分析步骤如下: 1.由给定的逻辑电路图写出下列各逻辑方程式: (1)各触发器的特性方程。 (2)各触发器的驱动方程。 (3)时序电路的输出方程。 2.将驱动方程代入相应触发器的特性方程,求得电路的状态方程(或次态方程)。 3.根据状态方程和输出方程,列出该时序电路的状态表,画出状态转换图或时序图。 4.根据电路的状态转换图说明该时序逻辑电路的逻辑功能。 3.典型的时序逻辑电路 在数字系统中,最典型的时序逻辑电路是寄存器和计数器。 1)寄存器 寄存器是用来存储数据或运算结果的一种常用逻辑部件。寄存器的主要组成部分是在双稳态触发器基础上加上一些逻辑门构成。按功能分,寄存器分为数码寄存器和移位寄存器。移位寄存器是既能寄存数码,又能在时钟脉冲的作用下使数码向高位或向低位移动的逻辑功能部件。通常有左移寄存器、右移寄存器、双向移位寄存器和循环移位寄存器。移位寄存器可实现数据的串行、并行转换,数据的运算和数据的处理等。 2)计数器 计数器是一种对输入脉冲数目进行计数的时序逻辑电路,被计数的脉冲信号称为计数脉冲。计数器除计数外,还可以实现定时、分频等,在计算机及数字系统中应用极广。 计数器种类很多,通常有如下不同的分类方法。 (1)按逻辑功能可分为加法计数器、减法计数器和可逆计数器。 (2)按计数进制可分为二进制计数器、十进制计数器和任意进制计数器等。 (3)按工作方式可分为同步计数器和异步计数器。 集成电路74161型四位同步二进制计数器 图13.1.1为74161型四位同步二进制可预置计数器的外引线排列图及其逻辑符号,其中D R 是异步 (a ) 外引线排列图 (b ) 逻辑符号 图13.1.1 74161型四位同步二进制计数器 清零端,LD 是预置数控制端,0123A A A A 是预置数据输入端,EP 和ET 是计数控制端,Q 3Q 2Q 1Q 0是计数输出端,RCO 是进位输出端。74161型四位同步二进制计数器具有以下功能: ① 异步清零。D R =0时,计数器输出被直接清零,与其他输入端的状态无关。 ② 同步并行预置数。在D R =1条件下,当LD =0且有时钟脉冲CP 的上升沿作用时,3A 、2A 、1A 、0A 输入端的数据3d 、2d 、1d 、0d 将分别被3Q 、2Q 、1Q 、0Q 所接收。 ③ 保持。在D R LD ==1条件下,当=?EP ET 0,不管有无CP 脉冲作用,计数器都将保持原有状态

时序逻辑电路试题

第五章时序电路 一、选择题 1.同步计数器和异步计数器比较,同步计数器的显著优点是。 A.工作速度高 B.触发器利用率高 C.电路简单 D.不受时钟C P控制。 2.把一个五进制计数器与一个四进制计数器串联可得到进制计数器。 A.4 B.5 C.9 D.20 3.下列逻辑电路中为时序逻辑电路的是。 A.变量译码器 B.加法器 C.数码寄存器 D.数据选择器 4.N个触发器可以构成最大计数长度(进制数)为的计数器。 A.N B.2N C.N2 D.2N 5.N个触发器可以构成能寄存位二进制数码的寄存器。 A.N-1 B.N C.N+1 D.2N 6.五个D触发器构成环形计数器,其计数长度为。 A.5 B.10 C.25 D.32 7.同步时序电路和异步时序电路比较,其差异在于后者。 A.没有触发器 B.没有统一的时钟脉冲控制 C.没有稳定状态 D.输出只与内部状态有关 8.一位8421B C D码计数器至少需要个触发器。 A.3 B.4 C.5 D.10 9.欲设计0,1,2,3,4,5,6,7这几个数的计数器,如果设计合理,采用同 步二进制计数器,最少应使用级触发器。 A.2 B.3 C.4 D.8 10.8位移位寄存器,串行输入时经个脉冲后,8位数码全部移入寄存器中。 A.1 B.2 C.4 D.8 11.用二进制异步计数器从0做加法,计到十进制数178,则最少需要个触发器。 A.2 B.6 C.7 D.8 E.10 12.某电视机水平-垂直扫描发生器需要一个分频器将31500H Z的脉冲转换为60H Z 的脉冲,欲构成此分频器至少需要个触发器。 A.10 B.60 C.525 D.31500 13.某移位寄存器的时钟脉冲频率为100K H Z,欲将存放在该寄存器中的数左移8

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