4位数字频率计
摘要
在电子技术中，频率是最基本的参数之一，并且与许多电参量的测量方案、测量结果都有十分密切的关系，因此，频率的测量就显得更为重要。测量频率的方法有多种,其中电子计数器测量频率具有精度高、使用方便、测量迅速，以及便于实现测量过程自动化等优点，是频率测量的重要手段之一。数字式频率计的测量原理有两类：一是直接测频法，即在一定闸门时间内测量被测信号的脉冲个数；二是间接测频法即测周期法，如周期测频法。直接测频法适用于高频信号的频率测量，通常采用计数器、数据锁存器及控制电路实现，并通过改变计数器阀门的时间长短在达到不同的测量精度；间接测频法适用于低频信号的频率测量，本设计中使用的就是直接测频法，即用计数器在计算1S内输入信号周期的个数。
数字频率计是数字电路中的一个典型应用，实际的硬件设计用到的器件较多，连线比较复杂，而且会产生比较大的延时，造成测量误差、可靠性差。随着现场可编程单片机的广泛应用，运用单片机控制，将使整个系统大大简化，提高了系统的整体性能和可靠性。
关键词:频率测量;单片机;数据处理
目录
摘要 (1)
目录 (2)
一系统概述 (3)
1.系统组成 (3)
2.信号处理方法 (4)
二器件简介 (6)
1.主控制器A T89S52 (6)
（1）MSC-51芯片资源简介................................................. 错误！未定义书签。
(2)单片机的引脚................................................................... 错误！未定义书签。
(3)89S51单机的电源线......................................................... 错误！未定义书签。
(4)89S51单片机的外接晶体引脚........................................... 错误！未定义书签。
(5)89S51单片机的控制线 ..................................................... 错误！未定义书签。
(6)89S51单片机复位方式 ..................................................... 错误！未定义书签。
2.数码管显示器简介 (6)
（1）数码管的分类.............................................................. 错误！未定义书签。
（2）数码管的驱动方式....................................................... 错误！未定义书签。
（3）数码管参数 ................................................................. 错误！未定义书签。
（4）数码管应用 ................................................................. 错误！未定义书签。
（5）数码管使用的电流与电压 ............................................ 错误！未定义书签。
（6）恒流驱动与非恒流驱动对数码管的影响 ....................... 错误！未定义书签。
(7)怎样测量数码管引脚 ........................................................ 错误！未定义书签。
3.元件设计软件CPLD ................................................................. 错误！未定义书签。
（1）CPLD简介 .................................................................. 错误！未定义书签。
（2）CPLD器件特点 ........................................................... 错误！未定义书签。三系统设计.. (24)
1.硬件设计.................................................................................. 错误！未定义书签。
（1）信号予处理电路 .......................................................... 错误！未定义书签。
（2）单片机系统 ................................................................. 错误！未定义书签。
（3）数据显示电路.............................................................. 错误！未定义书签。
（4）VHDL实现74LS160功能............................................ 错误！未定义书签。
2.系统软件设计 (24)
(1)数据处理过程 (24)
(2)系统软件框图 (25)
(3)浮点数学运算程序 (25)
（4）实测结果和误差分析 (26)
四参考文献 (28)
附件1：程序清单 (29)
一系统概述
1.系统组成
频率计由单片机89C51 、信号予处理电路、串行通信电路、测量数据显示电路和系统软件所组成,其中信号予处理电路包含待测信号放大、波形变换、波形整形和分频电路。系统硬件框图如图1 所示。信号予处理电路中的放大器实现对待测信号的放大,降低对待测信号的幅度要求;波形变换和波形整形电路实现把正弦波样的正负交替的信号波形变换成可被单片机接受的TTL/ CMOS 兼容信号;分频电路用于扩展单片机的频率测量范围并实现单片机频率测量和周期测量使用统一的输入信号。
图1 系统硬件框图
系统软件包括测量初始化模块、显示模块、信号频率测量模块、量程自动转换模块、信号周期测量模块、定时器中断服务模块、浮点数格式化模块、浮点数算术运算模块、浮点数到BCD 码转换模块。系统软件框图如图2 所示。
2.信号处理方法
本频率计的设计以AT89C51 单片机为核心,利用它内部的定时/ 计数器完成待测信号周期/ 频率的测量。单片机AT89C51 内部具有2 个16 位定时/计数器,定时/ 计数器的工作可以由编程来实现定时、计数和产生计数溢出中断要求的功能。在构成为定时器时,每个机器周期加1 (使用12MHz 时钟时,每1us 加1) ,这样以机器周期为基准可以用来测量时间间隔。在构成为计数器时,在相应的外部引脚发生从1 到0 的跳变时计数器加1 ,这样在计数闸门的控制下可以用来测量待测信号的频率。外部输入每个机器周期被采样一次,这样检测一次从1 到0 的跳变至少需要2 个机器周期(24 个振荡周期) ,所以最大计数速率为时钟频率的1/ 24 (使用12MHz 时钟时,最大计数速率为500 KHz) 。定时/计数器的工作由相应的运行控制位TR 控制,当TR置1 ,定时/ 计数器开始计数;当TR 清0 ,停止计数。设计综合考虑了频率测量精度和测量反应时间的要求。例如当要求频率测量结果为3 位有效数字,这时如果待测信号的频率为1Hz ,则计数闸门宽度必须大于1000s。为了兼顾频率测量精度和测量反应时间的要求,把测量工作分为两种方法。当待测信号的频率大于100Hz 时,定时/ 计数器构成为计数器,以机器周期为基准,由软件产生计数闸门,这时要满足频率测量结果为3 位有效数字,则计数闸门宽度大于1s 即可。当待测信号的频率小于100Hz 时,定时/ 计数器构成为定时器,由频率计的予处理电路把待测信号变成方波,方波宽度等于待测信号的周期。用方波作计数闸门,当待测信号的频率等于100Hz ,使用12MHz 时钟时的最小计数值为10000 ,完全满足测量精度的要求。
图2 系统软件框图
1. 3 频率计的量程自动切换
在使用计数方法实现频率测量时,这时外部的待测信号为定时/ 计数器的计数源,利用软件延时程序实现计数闸门。频率计的工作过程为:首先定时/计数器的计数寄存器清0 ,运行控制位TR 置1 ,启动定时/ 计数器;然后运行软件延时程序,同时定时/计数器对外部的待测信号进行计数,延时结束时TR 清0 ,停止计数;最后从计数寄存器读出测量数据,在完成数据处理后,由显示电路显示测量结果。在使用定时方法实现频率测量时,这时外部的待测信号通过频率计的予处理电路变成宽度等于待测信号周期的方波,该方波同样加至定时/ 计数器的输入脚。这时频率计的工作过程为:首先定时/ 计数器的计数寄存器清0 ,然后检测方波高电平是否加至定时/ 计数器的输入脚;当判定高电平加至定时/计数器的输入脚,运行控制位TR 置1 ,启动定时/计数器对单片机的机器周期的计数,同时检测方波
高电平是否结束;当判定高电平结束时TR 清0 ,停止计数,然后从计数寄存器读出测量数据,在完成数据处理后,由显示电路显示测量结果。测量结果的显示格式采用科学计数法,即有效数字乘以10 为底的幂。这里设计的频率计用5 位数码管显示测量结果:前3 位为测量结果的有效数字;第4 位为指数的符号;第5 位为指数的值。采用这种显示格式既保证了测量结果的显示精度,又保证了测量结果的显示范围(0. 100Hz - 9. 99MHz) 。量程自动转换的过程由频率计测量量程的高端开始。由于只显示3 位有效数字,在测量量程的高端计数闸门不需要太宽, 例如在10. 0 KHz -9919 KHz 频率范围,计数闸门宽度为10mS 即可。频率计每个工作循环开始时使用计数方法实现频率测量,并使计数闸门宽度为最窄,完成测量后判断测量结果是否具有3 位有效数字,如果成立,将结果送去显示,本工作循环结束;否则将计数闸门宽度扩大10 倍,继续进行测量判断,直到计数闸门宽度达到1s ,这时对应的频率测量范围为100Hz - 999Hz。如果测量结果仍不具有3 位有效数字,频率计则使用定时方法实现频率测量。定时方法测量的是待测信号的周期,这种方法只设一种量程,测量结果通过浮点数运算模块将信号周期转换成对应的频率值,再将结果送去显示。这样无论采用何种方式,只要完成一次测量即可,频率计自动开始下一个测量循环,因此该频率计具有连续测量的功能,同时实现量程的自动转换。
二器件简介
1.主控制器AT89S52
AT89C51简介
AT89C51是一种带4K字节闪烁可编程可擦除只读存储器（FPEROM—Flash Programmable and Erasable Read Only Memory）的低电压，高性能CMOS 8位微处理器，俗称单片机。AT89C2051是一种带2K字节闪烁可编程可擦除只读存储器的单片机。单片机的可擦除只读存储器可以反复擦除100次。该器件采用ATMEL高密度非易失存储器制造技术制造，与工业标准的MCS-51指令集和输出管脚相兼容。由于将多功能8位CPU和闪烁存储器组合在单个芯片中，ATMEL的AT89C51是一种高效微控制器，AT89C2051是它的一种精简版本。AT89C单片机为很多嵌入式控制系统提供了一种灵活性高且价廉的方案。外形及引脚排列如图所示
主要特性：
·与MCS-51 兼容
·4K字节可编程闪烁存储器
·寿命：1000写/擦循环
·数据保留时间：10年
·全静态工作：0Hz-24MHz
·三级程序存储器锁定
·128×8位内部RAM
·32可编程I/O线
·两个16位定时器/计数器
·5个中断源
·可编程串行通道
·低功耗的闲置和掉电模式
·片内振荡器和时钟电路
管脚说明：
VCC：供电电压。
GND：接地。
P0口：P0口为一个8位漏级开路双向I/O口，每脚可吸收8TTL门电流。当P1口的管脚第一次写1时，被定义为高阻输入。P0能够用于外部程序数据存储器，它可以被定义为数据/地址的第八位。在FIASH编程时，P0 口作为原码输入口，当FIASH进行校验时，P0输出原码，此时P0外部必须被拉高。
P1口：P1口是一个内部提供上拉电阻的8位双向I/O口，P1口缓冲器能接收输出4TTL门电流。P1口管脚写入1后，被内部上拉为高，可用作输入，P1口被外部下拉为低电平时，将输出电流，这是由于内部上拉的缘故。在FLASH编程和校验时，P1口作为第八位地址接收。
P2口：P2口为一个内部上拉电阻的8位双向I/O口，P2口缓冲器可接收，输出4个TTL门电流，当P2口被写“1”时，其管脚被内部上拉电阻拉
高，且作为输入。并因此作为输入时，P2口的管脚被外部拉低，将输出电流。这是由于内部上拉的缘故。P2口当用于外部程序存储器或16位地址外部数据存储器进行存取时，P2口输出地址的高八位。在给出地址“1”时，它利用内部上拉优势，当对外部八位地址数据存储器进行读写时，P2口输出其特殊功能寄存器的内容。P2口在FLASH编程和校验时接收高八位地址信号和控制信号。
P3口：P3口管脚是8个带内部上拉电阻的双向I/O口，可接收输出4个TTL门电流。当P3口写入“1”后，它们被内部上拉为高电平，并用作输入。作为输入，由于外部下拉为低电平，P3口将输出电流（ILL）这是由于上拉的缘故。
P3口也可作为AT89C51的一些特殊功能口，如下表所示：
口管脚备选功能
P3.0 RXD（串行输入口）
P3.1 TXD（串行输出口）
P3.2 /INT0（外部中断0）
P3.3 /INT1（外部中断1）
P3.4 T0（记时器0外部输入）
P3.5 T1（记时器1外部输入）
P3.6 /WR（外部数据存储器写选通）
P3.7 /RD（外部数据存储器读选通）
P3口同时为闪烁编程和编程校验接收一些控制信号。
RST：复位输入。当振荡器复位器件时，要保持RST脚两个机器周期的高电平时间。
ALE/PROG：当访问外部存储器时，地址锁存允许的输出电平用于锁存地址的地位字节。在FLASH编程期间，此引脚用于输入编程脉冲。在平时，ALE 端以不变的频率周期输出正脉冲信号，此频率为振荡器频率的1/6。因此它可用作对外部输出的脉冲或用于定时目的。然而要注意的是：每当用作外部数据存储器时，将跳过一个ALE脉冲。如想禁止ALE的输出可在SFR8EH地址上置0。此时， ALE只有在执行MOVX，MOVC指令是ALE才起作用。另外，
该引脚被略微拉高。如果微处理器在外部执行状态ALE禁止，置位无效。
/PSEN：外部程序存储器的选通信号。在由外部程序存储器取指期间，每个机器周期两次/PSEN有效。但在访问外部数据存储器时，这两次有效的/PSEN信号将不出现。
/EA/VPP：当/EA保持低电平时，则在此期间外部程序存储器（0000H-FFFFH），不管是否有内部程序存储器。注意加密方式1时，/EA将内部锁定为RESET；当/EA端保持高电平时，此间内部程序存储器。在FLASH 编程期间，此引脚也用于施加12V编程电源（VPP）。
XTAL1：反向振荡放大器的输入及内部时钟工作电路的输入。
XTAL2：来自反向振荡器的输出。
振荡器特性:
XTAL1和XTAL2分别为反向放大器的输入和输出。该反向放大器可以配置为片内振荡器。石晶振荡和陶瓷振荡均可采用。如采用外部时钟源驱动器件，XTAL2应不接。有余输入至内部时钟信号要通过一个二分频触发器，因此对外部时钟信号的脉宽无任何要求，但必须保证脉冲的高低电平要求的宽度。
芯片擦除：
整个PEROM阵列和三个锁定位的电擦除可通过正确的控制信号组合，并保持ALE管脚处于低电平10ms 来完成。在芯片擦操作中，代码阵列全被写“1”且在任何非空存储字节被重复编程以前，该操作必须被执行。
此外，AT89C51设有稳态逻辑，可以在低到零频率的条件下静态逻辑，支持两种软件可选的掉电模式。在闲置模式下，CPU停止工作。但RAM，定时器，计数器，串口和中断系统仍在工作。在掉电模式下，保存RAM的内容并且冻结振荡器，禁止所用其他芯片功能，直到下一个硬件复位为止。
串口通讯
单片机的结构和特殊寄存器，这是你编写软件的关键。至于串口通信需要用到那些特殊功能寄存器呢，它们是SCON，TCON，TMOD，SCON等，各代表什么含义呢？
SBUF 数据缓冲寄存器这是一个可以直接寻址的串行口专用寄存器。有
朋友这样问起过“为何在串行口收发中，都只是使用到同一个寄存器SBUF？而不是收发各用一个寄存器。”实际上SBUF 包含了两个独立的寄存器，一个是发送寄存，另一个是接收寄存器，但它们都共同使用同一个寻址地址－99H。CPU 在读SBUF 时会指到接收寄存器，在写时会指到发送寄存器，而且接收寄存器是双缓冲寄存器，这样可以避免接收中断没有及时的被响应，数据没有被取走，下一帧数据已到来，而造成的数据重叠问题。发送器则不需要用到双缓冲，一般情况下我们在写发送程序时也不必用到发送中断去外理发送数据。操作SBUF寄存器的方法则很简单，只要把这个99H 地址用关键字sfr定义为一个变量就可以对其进行读写操作了，如sfr SBUF = 0x99;当然你也可以用其它的名称。通常在标准的reg51.h 或at89x51.h 等头文件中已对其做了定义，只要用#include 引用就可以了。
SCON 串行口控制寄存器通常在芯片或设备中为了监视或控制接口状态，都会引用到接口控制寄存器。SCON 就是51 芯片的串行口控制寄存器。它的寻址地址是98H，是一个可以位寻址的寄存器，作用就是监视和控制51 芯片串行口的工作状态。51 芯片的串口可以工作在几个不同的工作模式下，其工作模式的设置就是使用SCON 寄存器。它的各个位的具体定义如下：SM0 SM1 SM2 REN TB8 RB8 TI RI
SM0、SM1 为串行口工作模式设置位，这样两位可以对应进行四种模式的设置。串行口工作模式设置。
SM0 SM1 模式功能波特率
0 0 0 同步移位寄存器 fosc/12
0 1 1 8位UART 可变
1 0
2 9位UART fosc/32 或fosc/64
1 1 3 9位UART 可变
在这里只说明最常用的模式1，其它的模式也就一一略过，有兴趣的朋友可以找相关的硬件资料查看。表中的fosc 代表振荡器的频率，也就是晶振的频率。UART 为(Universal Asynchronous Receiver）的英文缩写。
SM2 在模式2、模式3 中为多处理机通信使能位。在模式0 中要求该位为0。
REM 为允许接收位，REM 置1 时串口允许接收，置0 时禁止接收。REM 是由软件置位或清零。如果在一个电路中接收和发送引脚P3.0,P3.1 都和上位机相连，在软件上有串口中断处理程序，当要求在处理某个子程序时不允许串口被上位机来的控制字符产生中断，那么可以在这个子程序的开始处加入REM=0 来禁止接收，在子程序结束处加入REM=1 再次打开串口接收。大家也可以用上面的实际源码加入REM=0 来进行实验。
TB8 发送数据位8，在模式2 和3 是要发送的第9 位。该位可以用软件根据需要置位或清除，通常这位在通信协议中做奇偶位，在多处理机通信中这一位则用于表示是地址帧还是数据帧。
RB8 接收数据位8，在模式2 和3 是已接收数据的第9 位。该位可能是奇偶位，地址/数据标识位。在模式0 中，RB8 为保留位没有被使用。在模式1 中，当SM2=0，RB8 是已接收数据的停止位。
TI 发送中断标识位。在模式0，发送完第8 位数据时，由硬件置位。其它模式中则是在发送停止位之初，由硬件置位。TI 置位后，申请中断，CPU 响应中断后，发送下一帧数据。在任何模式下，TI 都必须由软件来清除，也就是说在数据写入到SBUF 后，硬件发送数据，中断响应（如中断打开），这时TI=1，表明发送已完成，TI 不会由硬件清除，所以这时必须用软件对其清零。
RI 接收中断标识位。在模式0，接收第8 位结束时，由硬件置位。其它模式中则是在接收停止位的半中间，由硬件置位。RI=1，申请中断，要求CPU 取走数据。但在模式1 中，SM2=1时，当未收到有效的停止位，则不会对RI 置位。同样RI 也必须要靠软件清除。常用的串口模式1 是传输10 个位的，1 位起始位为0,8 位数据位，低位在先，1 位停止位为1。它的波特率是可变的，其速率是取决于定时器1 或定时器2 的定时值（溢出速率）。AT89C51 和AT89C2051 等51 系列芯片只有两个定时器，定时器0 和定时器1，而定时器2是89C52 系列芯片才有的。
波特率在使用串口做通讯时，一个很重要的参数就是波特率，只有上下位机的波特率一样时才可以进行正常通讯。波特率是指串行端口每秒内可以传输的波特位数。有一些初学的朋友认为波特率是指每秒传输的字节数，如
标准9600 会被误认为每秒种可以传送9600个字节，而实际上它是指每秒可以传送9600 个二进位，而一个字节要8 个二进位，如用串口模式1 来传输那么加上起始位和停止位，每个数据字节就要占用10 个二进位，9600 波特率用模式1 传输时，每秒传输的字节数是9600÷10＝960 字节。51 芯片的串口工作模式0的波特率是固定的，为fosc/12，以一个12M 的晶振来计算，那么它的波特率可以达到1M。模式2 的波特率是固定在fosc/64 或fosc/32，具体用那一种就取决于PCON 寄存器中的SMOD位，如SMOD 为0，波特率为focs/64,SMOD 为1，波特率为focs/32。模式1 和模式3 的波特率是可变的，取决于定时器1 或2（52 芯片）的溢出速率。那么我们怎么去计算这两个模
式的波特率设置时相关的寄存器的值呢？可以用以下的公式去计算。
波特率＝（2SMOD÷32）×定时器1 溢出速率
上式中如设置了PCON 寄存器中的SMOD 位为1 时就可以把波特率提升2 倍。通常会使用定时器1 工作在定时器工作模式2 下，这时定时值中的TL1 做为计数，TH1 做为自动重装值，这个定时模式下，定时器溢出后，TH1 的值会自动装载到TL1，再次开始计数，这样可以不用软件去干预，使得定时更准确。在这个定时模式2 下定时器1 溢出速率的计算公式如下：溢出速率＝（计数速率）/(256－TH1)
上式中的“计数速率”与所使用的晶体振荡器频率有关，在51 芯片中定时器启动后会在每一个机器周期使定时寄存器TH 的值增加一，一个机器周期等于十二个振荡周期，所以可以得知51 芯片的计数速率为晶体振荡器频率的1/12，一个12M 的晶振用在51 芯片上，那么51 的计数速率就为1M。通常用11.0592M 晶体是为了得到标准的无误差的波特率，那么为何呢？计算一下就知道了。如我们要得到9600 的波特率，晶振为11.0592M 和12M，定时器1 为模式2，SMOD 设为1，分别看看那所要求的TH1 为何值。代入公式：
11.0592M
9600＝(2÷32)×((11.0592M/12)/(256-TH1))
TH1＝250
12M
9600＝(2÷32)×((12M/12)/(256-TH1))
TH1≈249.49
上面的计算可以看出使用12M 晶体的时候计算出来的TH1 不为整数，而TH1 的值只能取整数，这样它就会有一定的误差存在不能产生精确的9600 波特率。当然一定的误差是可以在使用中被接受的，就算使用11.0592M 的晶体振荡器也会因晶体本身所存在的误差使波特率产生误差，但晶体本身的误差对波特率的影响是十分之小的，可以忽略不计。
DAC0832芯片：
DAC0832是8分辨率的D/A转换集成芯片。与微处理器完全兼容。这个DA芯片以其价格低廉、接口简单、转换控制容易等优点，在单片机应用系统中得到广泛的应用。D/A转换器由8位输入锁存器、8位DAC寄存器、8位D/A转换电路及转换控制电路构成。
DAC0832的主要特性参数如下：
* 分辨率为8位；
* 电流稳定时间1us；
* 可单缓冲、双缓冲或直接数字输入；
* 只需在满量程下调整其线性度；
* 单一电源供电（+5V～+15V）；
* 低功耗，200mW。
DAC0832结构：
* D0～D7：8位数据输入线，TTL电平，有效时间应大于90ns(否则锁存器的数据会出错)；
* ILE：数据锁存允许控制信号输入线，高电平有效；
* CS：片选信号输入线（选通数据锁存器），低电平有效；
* WR1：数据锁存器写选通输入线，负脉冲（脉宽应大于500ns）有效。由ILE、CS、WR1的逻辑组合产生LE1，当LE1为高电平时，数据锁存器状态随输入数据线变换，LE1的负跳变时将输入数据锁存；
* XFER：数据传输控制信号输入线，低电平有效，负脉冲（脉宽应大于500ns）有效；
* WR2：DAC寄存器选通输入线，负脉冲（脉宽应大于500ns）有效。由WR1、XFER的逻辑组合产生LE2，当LE2为高电平时，DAC寄存器的输出随寄存器的输入而变化，LE2的负跳变时将数据锁存器的内容打入DAC寄存器并开始D/A转换。
* IOUT1：电流输出端1，其值随DAC寄存器的内容线性变化；
* IOUT2：电流输出端2，其值与IOUT1值之和为一常数；
* Rfb：反馈信号输入线，改变Rfb端外接电阻值可调整转换满量程精度；
* Vcc：电源输入端，Vcc的范围为+5V～+15V；
* VREF：基准电压输入线，VREF的范围为-10V～+10V；
* AGND：模拟信号地
* DGND：数字信号地
DAC0832的工作方式：
根据对DAC0832的数据锁存器和DAC寄存器的不同的控制方式，DAC0832有三种工作方式：直通方式、单缓冲方式和双缓冲方式。
二、系统总体设计
考虑到测量方便，将数字频率计划分为四档：10～99Hz 、100～999Hz 、1000～9999Hz 、10000～99999Hz 。这样可以保证每一档三位有效数字，而且第三位有效数字误差在±2以内时即可达到精度要求。
三个输入信号：待测信号、标准时钟脉冲信号和复位脉冲信号。
设计细化要求：频率计能根据
输入待测信号频率自动选择量程，并在超过最大量程时显示过量程，当复位脉冲到来时，系统复位，重新开始计数显示频率。基于上述要求，可以将系统基本划分为四个模块，分别为分频、计数、锁存和控制，并可以确定基本的连接和反馈，如上图所示。
三、系统及模块设计与说明
如左图所示为数字频率计测量频率的原理图。已知给定标准时钟脉冲高电平时间0T ，将此高电平信号作为计数器闸门电平，通过计数器得到0T 时间内待测脉冲
的个数N ，则有0T N
f 。由图示可以看出，一个闸门电平时间内计数的最大误差
为N ±1，为保证误差要求取N ≥100。经计算，四档的闸门电平时间0T 分别为10s 、
1s 、0.1s 和0.01s 。仅对计数器计数值N 进行简单的移位即可得到结果。产生闸门电平的工作由分频器完成。
分频器采用计数分频的方法，产生计数闸门电平和一系列控制脉冲，并接受计数器和控制器的反馈。控制器主要用来判断计数器计数是否有效，从而控制档位转换，锁存器打开、关闭和设定值。计数器在分频器和控制器的作用下对输入待测信号计数，并把计数值输出，在计数溢出时向控制器和分频器发送溢出脉冲。
锁存器用来储存有效计数值，以稳定输出。
四、系统及模块具体实现与说明
系统总体结构图见附图1，下面对每一个模块的具体功能、引脚分配和Verilog HDL语言编程实现进行详细说明。
在分模块介绍之前先说明两个重要的寄存器状态STAT[1..0]和LATCH_STAT[1..0]。
STAT[1..0]
用来保存当前档位信息，STAT[1..0]等于0则为第一档，等于1则为第二档，依此类推，共可标记四档，它位于控制模块中，也是输出，这样其他模块可以通过访问它得到当前档位信息，而控制模块可以修改它从而调整档位（注：在系统总图中由于所有与STAT[1..0]相连的线路均为对应顺序连接，故没有才用MAX+plus II中默认的总线连接，而是采用单根线）。
LATCH_STAT[1..0]
用来保存锁存器状态信息，LATCH_STAT[1..0]＝0时，锁存器在CLK作用下打开关闭。LATCH_STAT[1..0]＝1时，锁存器强制置零，CLK无效。LATCH_STAT[1..0]＝ 2时，锁存器强制置1FFFF，CLK无效。它也在控制器中，这样可以通过对其改变数值达到控制锁存器锁存、复位和显示过量程的功能。
计数器COUNTER
计数器设计图见附图1右上部分，由四个十进制计数器级联。四个输入端口：时钟脉冲CLK、使能端EN、清零端CLRN、档位状态端STAT[1..0]。五个输出端口：四个四位十进制BCD码输出OUT1[3..0]～OUT4[3..0]、过量程溢出OF。功能表见下：
每
个十
进制
计数
器用
Veril
og HDL
语言
编程
实现。
源程
序如下：
分频器
分频器是本系统最重要的功能部件之一，由它产生闸门电平和控制器、计数器的控制脉冲。它有四个输入:标准时钟脉冲输入CLK1024、溢出处理触发TRIGGER、复位触发RESET和档位状态STAT[1..0]。三个输出：计数闸门电平FGATE、控制器工作脉冲FTRIGGER、计数器控制器清零脉冲FCLR。其组成图见附图2右上部分。
分频器采用计数分频的办法，即使用一内部寄存器，在时钟脉冲上升沿加一计数，当计到一定值时就改变FGATE的状态，从而达到分频的目的。由于输入标准时钟脉冲为1024Hz，要得到0.1s的FGATE计数值相当小，约为20，误差很大，故在实际设计中把第四档闸门电平时间调整为0.1s，这样第三、四档公用一个闸门电平，同时在计数和锁存时要做相应的移位，因为测量第四档频率时有4位有效数字。要得到10s、1s、0.1s三个FGATE，分别要计数到10240、1024和103。从组成图中也可以看出分频器由这三种计数器并联组成，通过3个4选1选择器（一个74LS153和一个4_1MUX），由STAT[1..0]选择使用的FGATE、FCLR和FTRIGGER。输出FGATE送计数器EN作为计数器使能闸门电平。FTRIGGER送控制器TRIGGER作为控制器工作脉冲。FCLR送计数器CLRN作为每次计数开始前的清零信号，送控制器CLR作为控制器内部触发信号。这三个信号的时序图如下：
由图可以看出FGATE由高变低，即计数结束时，FTRIGGER信号才产生，这时控制器开始工作，判断计数是否有效，然后发出一系列指令直到FCLR信号到来，计数器清零，准备进入下一次计数。采用这样的像CPU时钟一样的信号的原因，一方面，处理计数数据只用了很短的时间，两次测量之间时间很短，加快了频率计的响应速度；另一方面，解决了异步时序逻辑的竞争，使系统工作在异步时序状态下，既保持了很高的响应速度，又有很高的稳定性。为了解决在第一档向第二档转换时等待时间过长的问题，分频器由TRIGGER端口接收一个计数器的溢出脉冲，当计数器溢出时，在脉冲上升沿将内部计数器置为FGATE结束高电平的最后一个计数器值。这样，由于控制器此时溢出已被置位，马上就能进入一次换档处理，保证了换档的快速。另外，RESET信号上升沿到来时，计数器被置为零，这样就可以马上重新开始计数，实现了复位的效果。分频器单元FREQCER_10240的源程序如下（其他两个单元仅计数值不相同，其他均一样，故不列在此，见附录）：
锁存器
锁存器有八个输入：时钟脉冲CLK，置位端SET，复位端RESET，4个4bit 十进制BCD输入IN1[3..0]～IN4[3..0]，档位状态STAT[1..0]。五个输出：5个5bit十进制BCD输出。组成图见附图2左上部分。由一桥接器BRIDGE和4个LATCH_4_16、1个LATCH_4_1锁存器组成。
桥接器BRIDGE主要是为了数据对齐。因为3、4两档使用同一个分频器，故测量第四档时有4位有效数字，通过桥接器转换后就能保证数据有效数字最高位与锁存器第五位对齐。其具体结构见附图2下半部分。输入输出对应表如下：
锁存器单元LATCH_4_1和LATCH_4_16均为4bit锁存器，其唯一不同在于置位时，LATCH_4_16锁存器内容置为F，另一个置1。下面将LATCH_4_16的功能表（见左）和源程序列出，同样将另一锁存器源程序收于附录。
module latch_4_16(clk, set, reset, in, out);
input clk, set, reset;
input[3:0] in;
output[3:0] out;
reg[3:0] out;
always @(posedge clk or posedge set or posedge reset)
begin
if(set)
out <= 4'b1111;
else if(reset)
out <= 0;
else
out <= in;
end
endmodule
控制器
控制器CONTROLER是整个系统最复杂也是最关键的部件，附图1左上部分是
CONTROL_CORE和寄存器OFREGISTER组成。
OFREGISTER由CLK端接受计数器溢出脉冲在其上
升沿置1，当控制器核心开始换档工作时，通过CLR清
除OFREGISTER。其功能表见右。
CONTROL_CORE模块是控制器的核心，有六个输入端
口：时序脉冲CLK、清零脉冲CLR、复位脉冲RESET、
溢出检测输入OF、计数器输出第3、4位IN3[3..0]和
IN4[3..0]。输出端口四个：锁存器工作脉冲LATCH_CLK、OFREGISTER清零脉冲CLROF、锁存器状态LATCH_STAT[1..0]和当前档位状态STAT[1..0]。另外还有寄存器stat_reg[1..0]，用在转换档位时临时保存档位。count寄存器，用来标志当前工作脉冲序号。flag寄存器，用来标志当前计数置溢出或不够。reset_reg寄存器，用来标志复位周期。下面根据时序图简要介绍一下工作过程。
由上述介绍我们知道有三种情况能
到达
T状态：计数结束、计数中溢出和
复位。这个时候就需要检测。RESET信号
在上升沿将reset_reg置为1，并进行复
位操作，即状态寄存器分别置值。在
1
T时刻第工作脉冲到来时，首先检测是不是复位周期，是则跳过，不作任何动作。不是，则检测OF端口是否为1，为1则有溢出，要进行换档，flag标志置1，并发出OFREGISTER清零信号CLROF，没有溢出，则检测计数器最高两位，两位均为0，则说明档位不够，要调低档位，
2位十进制高精度数字频率计设计
广州大学学生实验报告 实验室：电子信息楼 317EDA 2017 年 10 月 2 日 学院机电学院年级、专 业、班 电信 151 姓名苏伟强学号1507400051 实验课 程名称 可编程逻辑器件及硬件描述语言实验成绩 实验项 目名称 实验4 2位十进制高精度数字频率计设计指导老师 秦剑 一实验目的 1 熟悉原理图输入法中74系列等宏功能元件的使用方法，掌握更复杂的原理图层次化设计技术和数字系统设计方法。 2 完成2位十进制频率计的设计，学会利用实验系统上的FPGA/CPLD验证较复杂设计项目的方法。 二实验原理 1 若某一信号在T秒时间里重复变化了N 次，则根据频率的定义可知该信号的频率fs 为：fs=N/T 通常测量时间T取1秒或它的十进制时间。 三实验设备 1 FPGA 实验箱，quarteus软件 四实验内容和结果 1 2位十进制计数器设计 1.1 设计原理图：新建quarteus工程，新建block diagram/schematic File文件，绘制原理图，命名为conter8,如图1，保存，编译，注意：ql[3..0]输出的低4位（十进制的个位）， qh[3..0]输出的高4位（十进制的十位） 图片11.2 系统仿真：如图2建立波形图进行波形仿真，如图可以看到完全符合设计要求，当clk输入时钟信号时，clr有清零功能，当enb高电平时允许计数，低电平禁止计数，当低4位计数到9时向高4位进1 图2 1.3 生成元件符号：File->create/updata->create symbol file for current file,保存，命名为conter8,如图3为元件符号（block symbol file 文件）： 图3 2 频率计主结构电路设计 2.1 绘制原理图：关闭原理的工程，新建工程，命名为ft_top,新建原理图文件，在project navigator的file 选项卡，右键file->add file to the project->libraries->project library name添加之前conters8工程的目录在该目录下，这样做的目的是因为我们会用到里面的conters8进行原理图绘制，绘制原理图，如图4，为了显示更多的过程信息，我们将74374的输出也作为output,重新绘制了原理图，图5 图4
四位数字频率计实验报告
数字逻辑电路大型实验报告 姓名 指导教师 专业班级 学院信息工程学院 提交日期
一、实验目的 学习用FPGA实现数字系统的方法 二、实验内容 1．FPGA, Quartus II 和VHDL使用练习 2．四位数字频率计的设计 三、四位数字频率计的设计 1．工作原理 当系统正常工作时，8Hz信号测频控制信号发生器进行信号的变换，产生计数信号，被测信号通过信号整形电路产生同频率的矩形波，送入计数模块，计数模块对输入的矩形波进行计数，将计数结果送入锁存器中，保证系统可以稳定显示数据，显示译码驱动电路将二进制表示的计数结果转换成相应的能够在七段数码显示管上可以显示的十进制结果。在数码显示管上可以看到计数结果。工作原理图如下： 2．设计方案
1) 整形电路：整形电路是将待测信号整形变成计数器所要求的脉冲信号 2)控制信号产生器（分频电路）：用8Hz时钟信号产生1Hz时钟信号、锁存器信号和cs信号 3)计时器：采用级联的方式表示4位数 4)锁存器：计数结束后的结果在锁存信号控制下锁存 5)译码器：将锁存的计数结果转换为七段显示码 3．顶层原理图（总图）
注：①CLK1：8Hz时钟信号输入； CLKIN：待测信号输入； ②显像时自左而右分别是个位、十位、百位、千位； ③顶层原理图中： （1）consignal模块：为频率计的控制器，产生满足时序要求的三个控制信号； （2）cnt10模块：有四个，组成四位十进制（0000-1001）计数器，使计数器可以从0计数到9999； （3）lock模块：有四个，锁存计数结果； （4）decoder模块：有四个，将8421BCD码的锁存结果转换为七段显示码。 4．底层4个模块（控制信号产生模块，十进制计数器模块，锁存器模块，译码模块）的仿真结果。 cnt10模块（十进制计数器模块）： 输入:CLK：待测量的频率信号（时钟信号模拟）； CLR：清零信号，当clr=1时计数器清零，输出始终为0000，只有当clr=0时，计数器才正常计数 CS：闸门信号，当cs=1时接收clk计数，当cs=0时，不接收clk，输出为0； 输出： co:进位信号，图中，在1001（9）的上方产生一个进位信号0，其余为1。 qq：计数器的四位二进制编码输出，以十进制输出。
八位十进制数字频率计
EDA课程设计报告书 题目：8位十进制数字频率计的设计姓名： 学号： 所属学院： 专业年级： 指导教师： 完成时间：
8位十进制数字频率计的设计 一、设计介绍 数字频率计是采用数字电路制做成的能实现对周期性变化信号频率测量的仪器。频率计主要用于测量正弦波、矩形波、三角波和尖脉冲等周期信号的频率值。其扩展功能可以测量信号的周期和脉冲宽度。通常说的，数字频率计是指电子计数式频率计。频率计主要由四个部分构成:输入电路、时基(T)电路、计数显示电路以及控制电路。在电子技术领域，频率是一个最基本的参数。数字频率计作为一种最基本的测量仪器以其测量精度高、速度快、操作简便、数字显示等特点被广泛应用。许多物理量，例如温度、压力、流量、液位、PH值、振动、位移、速度等通过传感器转换成信号频率，可用数字频率计来测量。尤其是将数字频率计与微处理器相结合，可实现测量仪器的多功能化、程控化和智能化.随着现代科技的发展，基于数字式频率计组成的各种测量仪器、控制设备、实时监测系统已应用到国际民生的各个方面。 二、设计目的 （1）熟悉Quatus 11软件的基本使用方法。 （2）熟悉EDA实验开发系统的使用方法。 （3）学习时序电路的设计、仿真和硬件设计，进一步熟悉VHDL设计技术。 三、数字频率计的基本原理 数字频率计的基本原理是用一个频率稳定度高的频率源作为基准时钟，通常情况下计算每秒待测信号的脉冲个数,此时我们称闸门时间为1秒。闸门时间也可以大于或小于一秒。闸门时间越长，得到的频率值就越准确，但闸门时间越长则每测一次频率的间隔就越长。闸门时间越短，测的频率值刷新就越快,但测得的频率精度就受影响。数字频率计的主要功能是测量周期信号的频率。频率是单位时间（1S）信号发生周期变化的次数。如果我们能在给定的1S时间对信号波形计数，并将计数结果显示出来，就能读取被测信号的频率。数字频率计首先必须获得相对稳定与准确的时间，同时将被测信号转换成幅度与波形均能被数字电路识别的脉冲信号，然后通过计数器计算这一段时间间隔的脉冲个数，将其换算后显示出来。这就是数字频率计的基本原理。频率计测量频率需要设计整形电路使被测周期性信号整形成脉冲，然后设计计数器对整形后的脉冲在单位时间重复变化的次数进行计数，计数器计出的数字经锁存器锁存后送往译码驱动显示电路用数码管将数字显示出来，需要设计控制电路产生允许产生的门匣信号，计数器的清零信号和锁存器的锁存信号使电路正常工作，再设计一个量程自动转换使测量围更广。 四系统总体框架
Verilog HDL语言 四位数字频率计 课程设计
1、设计目的和要求 1、设计一个4位十进制数字频率计。 2、测量范围1~9999Hz，采用4位数码管显示，有溢出指示。 3、量程有1KHz，1MHz两档，用LED灯指示。 4、读数大于9999时，频率计处于超量程状态，发出溢出指示，下次量程，量程自动增大一档。 5、读数小时，频率计处于前量程状态，下次测量，量程自动减小一档。 6、采用记忆显示方式，在计数与显示电路中间加以锁存电路，每次计数结束，将计数结果送锁存器锁存，并保持到下一个计数结束。 2、设计原理 1、基本原理 频率测量的基本原理是计算每秒钟内待测信号的脉冲个数。这就要求sysclk 能产生一个1s脉宽的周期信号，并对频率计的每一个计数器cntp的使能端进行同步控制。当clK_cnt高电平时允许计数，并保持其所计的数。在停止计数期间，首先需要一个锁存信号将计数器在前1s的计数值锁存进锁存器reg中，并由外部的7段译码器译出并稳定显示。原理图如图1-1 图1-1 2、模块原理 根据数字频率计的基本原理，本文设计方案的基本思想是分为五个模块来实现其功能，即整个数字频率计系统分为分频模块、控制模块、计数模块、译码模
块和量程自动切换模块等几个单元，并且分别用VHDL对其进行编程，实现了闸门控制信号、计数电路、锁存电路、显示电路等。 3、设计内容 1、分频模块 由于晶体振荡器提供的为50MHz的时钟，而在整个频率计里将用到周期为2s，半个周期为1s的闸门信号，所以我们在此模块先分频产生0.5Hz的分频信号。always@(posedge sysclk) begin if(cnt==26’b10_1111_1010_1111_0000_1000_0000) begin clk_cnt<=~clk_cnt;cnt<=0;end else begin cnt<=cnt+1;end end 二进制的26’b10_1111_1010_1111_0000_1000_0000，即为十进制的50x10^7，由程序中的clk_cnt<=~clk_cnt;cnt<=0;得知会产生我们想要的周期为2s的clk_int信号。仿真结果如图1-2. 图1-2 2、 4位十进制计数器模块 4位十进制计数器模块包含4位十进制的计数器，用来对施加到时钟脉冲输入端的待测信号产生的脉冲进行计数，十进制计数器具有清零控制和进位扩展输出的功能。 always@(posedge clkint) begin if(clk_cnt) begin if(cntp1==’b1001) begin cntp1<=’b0000; cntp2<=cntp2+1; if(cntp2==’b1001)
四位十进制频率计(EDA)
四位十进制频率计设计报告
目录 一、题目分析 (3) 1、设计原理 (3) 二、设计方案 (3) 1、顶层实体描述 (3) 2、模块划分 (4) 3、模块描述 (4) 4、顶层电路图 (5) 三、方案实现 (5) 1、各模块仿真及描述 (5) 2、顶层电路仿真及描述 (6) 四、硬件测试及说明 (7) 五、结论 (7) 六、课程总结 (7) 七、附录（源程序，加中文注释） (8) 1、频率计顶层文件 (8) 2、测频控制电路 (9) 3、16位锁存器 (9) 4、16位计数器 (10) 5、十进制加法计数器 (10)
一、题目分析 1、设计原理 根据频率的定义和频率测量的基本原理，测定信号的频率必须有一个脉宽为1S的输入信号脉冲计数允许的信号；1S计数结束后，计数值被锁入锁存器，计数器清零，为下一测评计数周期做好准备。测频控制信号可以由一个独立的发生器来产生。 2、设计要求： FTCTRL的计数使能信号CNT_EN能产生一个1S脉宽的周期信号，并对频率计中的16位计数器couter16D的ENABL使能端进行同步控制。当CNT_EN高电平时允许计数；低电平时停止计数，并保持其所计的脉冲数。在停止计数期间，首先需要一个锁存信号LOAD的上升沿将计数器在前一秒钟的计数值锁进锁存器REG16D中，并由外部的十进制7段译码器译出，显示计数值。设置锁存器的好处是数据显示稳定，不会由于周期性的清零信号而不断闪烁。锁存信号后，必须有一清零信号RST_CNT对计数器进行清零，为下一秒的技术操作做准备。 3、实现功能 当输入一个待测频率时，在测频信号的控制下，可以通过外部的7段译码器显示出其频率值。 二、设计方案 1、顶层实体描述 图1：四位十进制频率计顶层实体 图2：测频控制电路实体图3: 16位计数器实体图4: 16位锁存器实体 图5：十进制加法计数器实体 2、模块划分
四位十进制频率计
EDA实验报告 实验四四位十进制频率计 实验目的 1.掌握四位十进制频率计的工作原理并能够用virlog语言编写代码，进一步熟悉EDA6000 实验箱的使用方法。 2.进一步熟悉quartusII建立程序编译、仿真及下载的操作流程并学会四位十进制频率计的 Verilog硬件设计。 3.代码 module freqcounter(clk,uclk,ge_bit,shi_bit,bai_bit,qian_bit); input clk,uclk; output [3:0] ge_bit,shi_bit,bai_bit,qian_bit; reg [3:0]ge_bit,shi_bit,bai_bit,qian_bit; reg div,en,load,cls; reg [3:0] A,B,C,D; always @(negedge clk) begin div=~div; en=div; load=~en; cls=clk&load; end always @(posedge uclk or posedge cls) begin if(cls) begin A=4'd0;B=4'd0;C=4'd0;D=4'd0; end else if(en) begin A=A+4'd1; if(A==4'D10) begin A=4'd0;B=B+4'd1; end if(B==4'D10) begin B=4'd0;C=C+4'd1; end if(C==4'D10) begin C=4'd0;D=D+4'd1; end if(D==4'D10) begin D=4'd0; end end end always @(posedge load) begin ge_bit=A; shi_bit=B; bai_bit=C; qian_bit=D; end endmodule 实验步骤 1.新建Verilog工程，编写代码并保存至与模块名对应的文件夹。注意：项目应存为系统 盘以外的盘内，路径中不含中文字符。
四位十进制频率计
四位十进制频率计
————————————————————————————————作者：————————————————————————————————日期：
一、设计任务与要求 1.设计4位十六进制频率计，学习较复杂的数字系统设计方法； 2.深入学习数字系统设计的方法与步骤； 3.用元件例化语句写出频率计的顶层文件； 4.用VHDL硬件描述语言进行模块电路的设计； 5.设计硬件要求：PC机，操作系统为Windows2000/XP，本课程所用系统均为 max+plus II 5.1设计平台，GW48系列SOPC/EDA实验开发系统。 二、总体框图 2.1工作原理以及方案 原理工作说明： 根据频率的定义和频率测量的基本原理，测定信号的频率必须有一个脉宽为1秒的对输入信号脉冲计数允许的信号；1秒计数结束后，计数值锁入锁存器的锁存信号和为下一测频计数周期作准备的计数器清0信号。这3个信号可以由一个测频控制信号发生器产生，即图（a）中的TESTCTL，它的设计要求是，TESTCTL的计数使能信号CNT_EN 能产生一个1秒脉宽的周期信号，并对频率计的每一计数器CNT4B的ENA使能端进行同步控制。当CNT_EN高电平时，允许计数；低电平时停止计数，并保持其所计的脉冲数。在停止计数期间，首先需要产生一个锁存信号LOAD，在该信号上升沿时，将计数器在前1秒钟的计数值锁存进各锁存器REG4B中，并由外部的7段译码器译出，显示计数值。设置锁存器的好处是，显示的数据稳定，不会由于周期性的清零信号而不断闪烁。锁存信号之后，必须有一清零信号RST_CNT对计数器进行清零，为下1秒钟的计数操作作准备。其工作时序波形如图(a)。
用verilog HDL设计地4位频率计
简单4位数字频率计设计 一、设计要求 （1）、利用Verilog HDL语言行为描述方法，设计一个简单的4位数字频率计；（2）、要求输入标准时钟信号频率为1MHz，系统可计数频率围为1Hz~9999Hz；（3）、系统具有复位信号，且当计数频率发生溢出时能够给出指示信号，计数的频率通过4个共阴数码管进行显示（动态扫描显示）。 二、系统结构框图 4位数字频率计系统结构框图 根据设计要求，输入系统的标准时钟信号要先经过分频后得到一个周期为2s占空比50%的信号，用来对输入信号采样，得到采样信号GATED_CLK；为了能够控制计数模块对采样的信号进行正常计数及保存计数后的频率，这要求，要在计数器刚好完成计数后立即将数据输出给显示部分进行显示，并且要为下次计数做好准备，因此数据信号处理部分还要有产生控制计数器的两个信号LOAD和COUNTER_CLR，LOAD信号控制计数完成后的数据及时输出给显示，COUNTER_CLR信号控制计数器清零；计数模块就是完成对采样信号的计数，并当计数发生溢出时产生溢出信号FLOW_UP；显示控制模块要完成将计数模块输入的信号进行译码显示。
三、信号描述 测试信号采样原理： Gated signal Signal for test To display Signal for test GATED_CLK 、LOAD 、COUNTER_CLR 信号的关系： COUNTER_CLR GATED_CLK LOAD 程序中用到的信号变量：
四、Verilog程序 各子模块verilog程序： （1）信号处理模块_verilog： module FREQUENCY_COUNTROL_BLOCK(GATED_CLK,LOAD,COUNTER_CLR,CLK_IN,SIGNAL _TEST,RESET); output GATED_CLK; output LOAD; output COUNTER_CLR; input CLK_IN; input SIGNAL_TEST; input RESET; reg LOAD; reg COUNTER_CLR; reg DIVIDE_CLK; reg[19:0]; reg A1,A2; //信号分频：由CLK_IN得到分频后的信号DIVIDE_CLK(0.5Hz) always (posedge CLK_IN) begin
八位十进制数字频率计的设计
2012~2013学年第二学期 《数字系统设计》 课程设计报告 题目：数字频率计的设计 班级：10电子信息（1） 姓名：鲍学贵李闯王群卢军 张力付世敏凌玲尹凡指导教师：周珍艮 电气工程系 2013年6月
《数字系统设计》任务书
摘要 数字频率计是用数字显示被测信号频率的仪器，被测信号可以是正弦波、方波或其它周期性变化的信号。数字频率计广泛应用于科研机构、学校、实验室、企业生产车间等场所。研究数字频率计的设计和开发，有助于频率计功能的不断完善、性价比的提高和实用性的加强。 本文介绍了一种自顶向下分层设计多功能数字频率计的设计方法。该频率计采用 硬件描述语言编程，以为开发环境，极大地减少了硬件资源的占用。数字频率计模块划分的设计具有相对独立性，可以对模块单独进行设计、调试和修改，缩短了设计周期。所设计的语言通过仿真能够较好的测出所给频率并且满足数字频率计的自动清零和自 动测试的功能要求，具有理论与实践意义。 关键词：;数字频率计; ;
目录 第一章绪论 (1) 1.1 设计背景 (1) 1.2 设计意义 (1) 1.3 本文的主要工作 (2) 第二章数字频率计的系统分析 (3) 2.1 8位十进制数字频率计系统设计的原理 (3) 2.1.1 数字频率计的基本原理 (3) 2.1.2 系统总体框架图 (3) 2.2 8位十进制数字频率计设计任务与要求 (4) 2.3 目标芯片10K (4) 第三章各功能模块基于的设计与仿真 (6) 3.1 8位十进制数字频率计的电路逻辑图 (6) 3.2 测频控制信号发生器的功能模块及仿真 (6) 3.3系统时钟分频的功能模块及仿真 (8) 3.4 32位锁存器的功能模块及仿真 (9) 3.4.1 锁存器 (9) 3.4.2 锁存器的功能模块及仿真 (9) 3.5 数码管扫描的功能模块及仿真 (10) 3.6 数码管译码显示的功能模块及仿真 (12) 3.7 十进制计数器的功能模块及仿真 (14) 3.7.1 计数器 (14) 3.7.2 十进制计数器的功能模块及仿真 (14) 3.8 8位十进制数字频率计的仿真 (16) 第四章结束语 (23) 参考文献 (24) 答辩记录及评分表 (25)
eda 4位十进制频率计
学号：XXXXXX XX 大学 EDA 技术 课程设计报告 题目： 4位十进制频率计设计 学生：XXX 学院（系）：信息科学与工程学院专业班级：电子XXX 指导教师：XXXX
EDA课程设计任务书一、设计题目4位十进制频率计设计
常州大学EDA技术课程设计报告 二、设计背景 在1秒钟的时间间隔内对输入时钟信号的时钟上升沿进行计数，计数1秒钟该时钟有多少个时钟周期，即得到时钟频率。设计一4位加法十进制计数器进行计数，有一4位计数值输出端，计数到10则有1位计数溢出，输出至溢出端。该溢出端可连至另一4位加法十进制计数器的输入端进行计数，以此类推，由4个加法计数器级联，它们的计数值组成了频率计4位计数值，经锁存器连至数码管显示。 三、设计内容及要求 设计内容： 设计一4位十进制频率计，对输入信号的频率进行测量，将测量频率值经由数码管显示。 （1）设计含异步清零和同步时钟使能的4位10进制加法计数器，有一输入端CLK，清零复位端RST，使能端ENA，4位加法计数输出端OUTY和1位溢出端COUT。 （2）为了数据显示稳定，不会因周期性清零而闪烁，设计一4位锁存器，对输出数据锁存。（3）设计一测频控制器，产生1s的计数允许信号，1S结束后产生计数值锁入锁存器的锁存信号和为下一测频计数周期作准备的计数器清零信号。1HZ测频控制信号作为其输入。 要求： 1）根据系统设计要求，采用自顶向下的方法，划分系统主要模块，画出整体设计原理框图。 2）根据工作原理、用硬件描述语言对设计内容实现，列出设计程序清单，给出仿真波形图和调试中存在问题及解决方法。 3）设计内容下载至目标芯片，在EDA的GW48型实验箱进行功能验证。 4）谈谈该课题的课程设计中遇到的问题，获得哪些技能和体会，以及建设性意见。 四、设计步骤和安排： （1）题目安排；图书馆查相关资料； （2）设计原理研究，总体设计； （3）各主要模块的VHDL设计。各模块的设计仿真分析。 (4) 完成系统顶层文件设计，系统总体功能的仿真分析。 (5) 将设计内容进行硬件配置，在GW48实验箱上进行调试。 (6) 撰写课程设计报告、答辩并提交报告。
FPGA4位十进制频率计设计实验报告
FPGA 实验报告 题目：4位十进制频率计设计 一、实验目的： 设计4位十进制频率计，学习较复杂的数字系统设计方法。 二、原理说明： 根据频率的定义和频率测量的基本原理，测定信号的频率必须有一个脉宽为1秒的对输入信号脉冲计数允许的信号；1秒计数结束后，计数值锁入锁存器的锁存信号和为下一测频计数周期作准备的计数器清0信号。这清0个信号可以由一个测频控制信号发生器产生，即图5-1中的TESTCTL ，它的设计要求是，TESTCTL 的计数使能信号CNT_EN 能产生一个1秒脉宽的周期信号，并对频率计的每一计数器CNT10的EN 使能端进行同步控制。当CNT_EN 高电平时，允许计数；低电平时停止计数，并保持其所计的脉冲数。在停止计数期间，首先需要一个锁存信号LOAD 的上跳沿将计数器在前1秒钟的计数值锁存进各锁存器REG4B 中，并由外部的7段译码器译出，显示计数值。设置锁存器的好处是，显示的数据稳定，不会由于周期性的清零信号而不断闪烁。锁存信号之后，必须有一清零信号RST_CNT 对计数器进行清零，为下1秒钟的计数操作作准备。 三、实验步骤. 1.在QUARTUSII 软件下创建一工程，工程名为frequency ，芯片名为EP2C35F672C6； 2.输入10进制计数器模块，用于计算分频结果，并连接数码管显示。将其命名为cnt10d.v ，然后保存在与工程相同的文件夹中； 其功能和时序仿真波形分别如下： module cnt10d(clk,rst,en,cq,cout); input clk; input rst; input en; output[3:0] cq; output cout; reg[3:0] cq; reg cout; always@(posedge clk or posedge rst) begin if(rst) cq<=4'b0000; else if(en) begin if(cq<9) begin cq<=cq+1'b1;cout<=1'b0; end else begin cq<=4'b0000; cout<=1'b1; end end end endmodule
FPGA八位十进制数字频率计
数字系统设计与VHDL课程设计任务书 一、题目：基于FPGA的八位十进制数字频率计的设计与仿真 二、主要内容 本次设计是运用FPGA（现场可编程门阵列）芯片来实现一个八位十进制数字频率计，输入信号频率通过数码管来显示。设计中采用Verilog HDL语言编程，运用QUARTUS Ⅱ软件实现。 三、基本要求 1. 查阅相关原始资料，书写文献综述，英文资料翻译。 2. 理解相关的资料，确定系统功能、性能指标，选择系统组成方案。 3. 选择系统方案，运用Verilog HDL编程，采用QUARTUS Ⅱ集成开发环境进行编辑、综合测试，并进行引脚锁定。 4. 采用MagicSOPC实验开发平台，以FPGA为核心器件，主控芯片为EP2C35F672C8器件并下载到试验箱中进行验证，最终实现所需的八位十进制数字频率计，并在数码管上显示。 5. 撰写研究报告及结果分析，书写课程设计论文。 四、时间安排 五、教材及参考书 [1] 潘松, 王国栋. VHDL实用教程[M].西安:电子科技大学出版社，2007. [2] 黄智伟. FPGA系统设计与实践[M].北京:电子工业出版社,2005. [3] 包明. 赵明富.EDA技术与数字系统设计[M].北京:北京航空航天大学出版社,2001. [4] 莫琳，基于FPGA的频率计的设计与实现[J].现代电子技术,2004 [5] EDA修改稿
基于FPGA的八位十进制数字频率计 学生姓名： 学院： 专业班级： 专业课程： 指导教师： 2014 年6 月15 日 一、系统设计 1.系统设计要求 （1）频率测量范围：1-99.MHZ。
四位十进制频率计
Hefei University 项目报告 项目名称：4位十进制频率计 作者姓名： 作者姓名： 作者姓名：
一、实验目的 1、设计4位十进制频率计，理解用VHDL表达和设计电路的方法； 2、掌握4位十进制频率计的分析和测试方法； 3、学习较复杂的数组系统设计方法。 二、实验原理 根据频率的定义和频率测量的基本原理，测定信号的频率必须有一个脉宽为1秒的对输入信号脉冲计数允许的信号；1秒计数结束后，计数值锁入锁存器的锁存信号和为下一测频计数周期作准备的计数器清0信号。这3个信号可以由一个测频控制信号发生器产生，它的设计要求是，TESTCTL的计数使能信号CNT_EN 能产生一个1秒脉宽的周期信号，并对频率计的每一计数器CNT10的ENA使能端进行同步控制。当CNT_EN高电平时，允许计数；低电平时停止计数，并保持其所计的脉冲数。在停止计数期间，首先需要产生一个锁存信号LOAD，在该信号上升沿时，将计数器在前1秒钟的计数值锁存进各锁存器REG4B中，并由外部的7段译码器译出，显示计数值。设置锁存器的好处是，显示的数据稳定，不会由于周期性的清零信号而不断闪烁。锁存信号之后，必须有一清零信号RST_CNT 对计数器进行清零，为下1秒钟的计数操作作准备。 在Quartus II上完成4位计数器、测频控制器的设计以及4位锁存器的设计，根据这三个设计完成4位十进制频率计的设计并验证。编译、综合和适配频率计顶层设计文件，并编程下载进目标器件中。建议选实验电路模式0,4个数码管显示测频输出；待测频率输入FIN由clock0输入，频率可选4Hz、256Hz……或更高；1Hz测频控制信号F1HZ可由clock2输入。 三、实验内容 1、总体设计方案 根据频率计的定义和频率测量的基本原理：频率计即是指单位时间 1 秒内输入脉冲个数并显示出来的电路。因为要显示被测信号的，只要限制计数器的计数过程为一秒则计数器的结果即为被测信号的频率。频率值为：Fx=N，N 为一秒内计数器所计脉冲个数。因为是 4 位十进制频率计计数器是模为 9999 的十进制加法计数器，可以由 4 个模为 10 的十进制计数器级联而成，所以可以显示的频率范围是 1-9999HZ。因此，频率计的功能分割成四个模块：计数器，测
简单数字频率计的设计与制作
简单数字频率计的设计与制作 1结构设计与方案选择 1.1设计要求 （1）要求用直接测量法测量输入信号的频率 （2）输入信号的频率为1～9999HZ 1.2设计原理及方案 数字频率计是直接用十进制的数字来显示被测信号频率的一种测量装置。它不仅可以测量正弦波、方波、三角波和尖脉冲信号的频率，而且还可以测量它们的周期。 所谓频率就是在单位时间（1s）内周期信号的变化次数。若在一定时间间隔T内测得周期信号的重复变化次数为N，则其频率为f=N/T（1-1）据此，设计方案框图如图1所示： 图1 数字频率计组成框图 图中脉冲形成的电路的作用是将被测信号变成脉冲信号，其重复频率等于被测信号的频率f 。时间基准信号发生器提供标准的时间脉冲信号，若其周期为Ｘ 1s，则们控电路的输出信号持续时间亦准确的等于1s。闸门电路由标准秒信号进行控制当秒信号来到时，闸门开通，被测脉冲信号通过闸门送到计数器译码显示电路。秒信号结束时闸门关闭，技计数器得的脉冲数N是在1秒时间内的累计 = N Hz。 数，所以被测频率f Ｘ 被测信号f 经整形电路变成计数器所要求的脉冲信号○1，其频率与被测信Ｘ 号的频率相同。时基电路提供标准时间基准信号○2，其高电平持续时间t1=1 秒，当l秒信号来到时，闸门开通，被测脉冲信号通过闸门，计数器开始计数，直到l秒信号结束时闸门关闭，停止计数。若在闸门时间1s内计数器计得的脉冲个
数为N，则被测信号频率f=NHz,如图2（a）所示，即为数字频率计的组成框图。 图2（a）数字频率计的组成框图 图2（b）数字频率计的工作时序波形 逻辑控制单元的作用有两个： 其一，产生清零脉冲④，使计数器每次从零开始计数； 其二，产生所存信号⑤，是显示器上的数字稳定不变。这些信号之间的时序关系如图2（b）所示数字频率计由脉冲形成电路、时基电路、闸门电路、计数锁存和清零电路、译码显示电路组成。
4位十进制频率计
EDA技术课程大作业 设计题目：4位十进制频率计的设计 院系：电子信息与电气工程学院 学生姓名： 学号：200902070040 专业班级：09电子信息专升本 2010年12 月9 日
4位十进制频率计的设计 1. 设计背景和设计方案 1.1设计原理 4位十进制频率计的原理图如图1所示。它由4片十进制加法器CNT10、4片锁存器REG4B和1片测频控制信号发生器TESTCTL组成。 根据频率的定义和频率测量的基本原理，测定信号的频率必须有一个脉宽为1秒的对输入信号脉冲计数允许的信号；1秒计数结束后，计数值锁入锁存器的锁存信号和为下一测频计数周期作准备的计数器清0信号。这3个信号可以由一个测频控制信号发生器产生，它的设计要求是，TESTCTL的计数使能信号CNT_EN能产生一个1秒脉宽的周期信号，并对频率计的每一计数器CNT10的ENA使能端进行同步控制。当CNT_EN高电平时，允许计数；低电平时停止计数，并保持其所计的脉冲数。在停止计数期间，首先需要一个锁存信号LOAD的上跳沿将计数器在前1秒钟的计数值锁存进各锁存器REG4B中，并由外部的7段译码器译出，显示计数值。设置锁存器的好处是，显示的数据稳定，不会由于周期性的清零信号而不断闪烁。锁存信号之后，必须有一清零信号RST_CNT对计数器进行清零，为下1秒钟的计数操作作准备。 1.2设计内容 （1）编写各个VHDL源程序。三段程序分别是十进制加法器CNT10、测控器TESTETL 和锁存器REG4B的程序。 （2）用QuartusII的图形编译方法实现频率计的顶层设计如图1所示。
图1 4位十进制频率计顶层文件原理图 2. 方案实施 2.1测频控制信号发生器 TESTCTL为测频控制信号发生器。TESTCTL的计数使能信号CNT_EN能产生一个1 s 宽的周期信号，并对频率计的每一计数器CNT10的ENA使能端进行同步控制：当CNT_EN 高电平时允许计数、低电平时停止计数。 程序如下 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY TESTCTL IS PORT(CLK: IN STD_LOGIC;
8位16进制频率计设计
8 位16 进制频率计设计 1、实验目的 设计8 位16 进制频率计，学习较复杂的数字系统设计方法。 2、实验原理 根据频率的定义和频率测量的基本原理，测定信号的频率必须有一个脉宽为1的输入信号脉冲计数允许的信号；1秒计数结束后，计数值被锁入锁存器，计数器清0，为下一测频计数周期作好准备。测频控制信号可以由一个独立的发生器来产生。 3、实验内容 1、分别仿真测试模块例 7-1、例 7-2 和例 7-3，再结合例 7-4 完成 频率计的完整设计和硬件实现，并给出其测频时序波形及其分 析。建议选实验电路模式5；8个数码管以16进制形式显示测频 输出；待测频率输入FIN由clock0 输入，频率可选4Hz、 256HZ、3Hz...50MHz 等；1HZ 测频控制信号CLK1HZ 可由 clock2 输入(用跳线选 1Hz)。 注意：这是8个数码管的测频显示值是16进制的。 2、参考实验二的程序，将频率计改为8位10进制频率计，注意此 设计电路的计数器必须是8个四位的10进制计数器，而不是一 个。此外注意在测频速度上给予优化。 3、实验报告：给出频率计设计的完整报告。 4、实验程序 1、测频控制电路程序： LIBRARY IEEE;--测频控制电路 USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY FTCTRL IS PORT(CLKK: IN STD_LOGIC; --1HZ CNT_EN: OUT STD_LOGIC; --计数器时钟使能 RST_CNT: OUT STD_LOGIC;--计数器至0 Load: OUT STD_LOGIC);--输出锁存信号 END FTCTRL; ARCHITECTURE behav OF FTCTRL IS
FPGA—4位十进制频率计
4位十进制频率计 一、设计目的 用Verilog HDL语言设计一个能实现自动测频的4位十进制频率计。 1）测量范围: 1Hz～9999Hz 2）测量的数值通过4个数码管显示 3）频率超过9999Hz时，溢出指示灯亮，可以作为扩大测量范围的接口。 二、设计原理 1、若某一信号在T秒时间里重复变化了N 次，则根据频率的定义可知该信号的频率fs 为：fs=N/T。 2、当T=1s时，N就是测得的频率。 3、根据以上所提出的方法，测定信号的频率必须有一个脉宽为1秒的对输入信号脉冲计数允许的信号；1秒计数结束后，计数值锁入锁存器的锁存信号和为下一测频计数周期作准备的计数器复位信号。这个复位信号可以由一个测频控制信号发生器产生，即图1中的TESTCTL，它的设计要求是，TESTCTL的计数使能信号CNT_EN能产生一个1秒脉宽的周期信号，并对频率计的每一计数器CNT10的EN使能端进行同步控制。当CNT_EN高电平时，允许计数；低电平时停止计数，并保持其所计的脉冲数。在停止计数期间，每0.01ms锁存器进行一次锁存，并由数码管显示计数值。设置锁存器是为了使显示的数据稳定，不会由于周期性的清零信号而不断闪烁。锁存信号之后，必须有一清零信号RST_CNT 对计数器进行清零，为下1秒钟的计数操作准备。 图1 原理图
三、设计步骤 1、新建cym工程文件。 图2 建立工程 由于是用VHDL语言进行设计，所以此处选择类型为HDL。之后一直点击确认即可。 图3 芯片信息配置 由于我们所采用的板子为RCXQ208_V5 FPGA开发板，所以配置如图所示。
2、新建各个分模块并输入代码。 图4 建立VHDL文件 3、建立顶层文件为原理图型，例化各个模块并连接。 图5 建立VHDL文件 4、对设计进行综合，如果出现错误，根据提示改正。 图6 综合 黄色感叹符号代表有警告，有些警告可以忽略，绿色小勾表示综合成功。
四位十进制频率计设计 自己写的
数字频率计设计 1. 设计任务 设计一简易数字频率计，其基本要求是： 1)测量频率范围1Hz~10Hz ，量程分为4档，即×1，×10，×100，×1000。 2)频率测量准确度3102-?±≤?x x f f . 3)被测信号可以是下弦波、三角波和方波。 4)显示方式为4位十进制数显示。 5)使用EWB 进行仿真。 2. 设计原理及方案 频率的定义是单位时间（1s ）内周期信号的变化次数。若在一定时间间隔T 内测得周期信号的重复变化次数为N ，则其频率为 f=N/T 据此，设计方案框图如图1所示。 图1 数字频率计组成框图 其基本原理是，被测信号u x 首先经整形电路变成计数器所要求的脉冲信号，频率与被测信号的频率f x 相同。时钟电路产生时间基准信号，分频后控制计数与保持状态。当其高电平时，计数器计数；低电平时，计数器处于保持状态，数据送入锁存器进行锁存显示。然后对计数器清零，准备下一次计数。其波形逻辑关系图如图2所示。 3. 基本电路设计 1)整形电路 整形电路是将待测信号整形变成计数器所要求的脉冲信号。电路形式采用由555定时器所构成的施密特触发器，电路如图XXX 所示。若待测信号为三角波，输入整形电路，设置分析为瞬态分析，启动电路，其输入、输出波形如图XXX 所示。可见输出为方波，二者频率相同。 2)时钟产生电路 时钟信号是控制计数器计数的标准时间信号，其精度很大程度上决定了频率计的频率测量精度。当要求频率测量精度较高时，应使用晶体振荡器通过分频获得。在此频率计中，时钟信号采用555定时器构成的多谐振荡器电路，产生频率为1Kz 的信号，然后再进行分频。多谐振荡器电路如图XXX 所示。由555定时器构成多谐振荡器的周期计算公式为 XXXXXXXXXX 取XXXXXXXXXXXXXX ，则得到振荡频率为1Kz 的负脉冲，其振荡波形如图XXX 所示。
八位十进制数字频率计
名: 口 ， 号 : 所属学院: 业年级: 指导教师: 完成时间: EDA课程设计报告 8位十进制数字频率计的设计
8 位十进制数字频率计的设计 一、设计介绍数字频率计是采用数字电路制做成的能实现对周期性变化信号频率测量的仪器。频率计主要用于测量正弦波、矩形波、三角波和尖脉冲等周期信号的频率值。其扩展功能可以测量信号的周期和脉冲宽度。通常说的，数字频率计是指电子计数式频率计。频率计主要由四个部分构成：输入电路、时基（T）电路、计数显示电路以及控制电路。在电子技术领域，频率是一个最基本的参数。数字频率计作为一种最基本的测量仪器以其测量精度高、速度快、操作简便、数字显示等特点被广泛应用。许多物理量，例如温度、压力、流量、液位、 PH 值、振动、位移、速度等通过传感器转换成信号频率，可用数字频率计来测量。尤其是将数字频率计与微处理器相结合，可实现测量仪器的多功能化、程控化和智能化 .随着现代科技的发展，基于数字式频率计组成的各种测量仪器、控制设备、实时监测系统已应用到国际民生的各个方面。 二、设计目的 （ 1 ）熟悉 Quatus 11 软件的基本使用方法。 （2）熟悉EDA实验开发系统的使用方法。 （3）学习时序电路的设计、仿真和硬件设计，进一步熟悉 VHDL设计技术。 三、数字频率计的基本原理数字频率计的基本原理是用一个频率稳定度高的频率源作为基准时钟，通常情况下计算每秒内待测信号的脉冲个数 ,此时我们称闸门时间为 1 秒。闸门时间也可以大于或小于一秒。闸门时间越长，得到的频率值就越准确，但闸门时间越长则每测一次频率的间隔就越长。闸门时间越短，测的频率值刷新就越快 ,但测得的频率精度就受影响。数字频率计的主要功能是测量周期信号的频率。频率是单位时间（1S）内信号发生周期变化的次数。如果我们能在给定的1S时间内对信号波形计数，并将计数结果显示出来，就能读取被测信号的频率。数字频率计首先必须获得相对稳定与准确的时间，同时将被测信号转换成幅度与波形均能被数字电路识别的脉冲信号，然后通过计数器计算这一段时间间隔内的脉冲个数，将其换算后显示出来。这就是数字频率计的基本原理。频率计测量频率需要设计整形电路使被测周期性信号整形成脉冲，然后设计计数器对整形后的脉冲在单位时间内重复变化的次数进行计数，计数器计出的数字经锁存器锁存后送往译码驱动显示电路用数码管将数字显示出来，需要设计控制电路产生允许产生的门匣信号，计数器的清零信号和锁存器的锁存信号使电路正常工作，再设计一个量程自动转换使测量范围更广。 四系统总体框架
8位十六进制频率计的设计
实验二利用VHDL实现8位十六进制频率计 一、实验目的 1）掌握更复杂的原理层次化设计和数字系统设计方法； 2）完成8位16进制频率计的设计。 二、实验内容 在Quartus II上利用VHDL设计出一个8位的十六进制的频率计，分别设计出频率计的各个模块。 三、实验仪器 1）计算机及操作系统； 2）QuartusII软件。 四、实验原理 根据频率的定义和频率测量的基本原理，测定信号的频率必须有一个脉冲宽度为1秒的输入信号脉冲计数允许的信号；1秒计数结束后，计数值锁入锁存器的锁存信号并为下一测频计数周期做准备的计数器清0信号。这3个信号可以由一个测频控制信号发生器产生，即TESTCTL。 TESTCTL的计数是能信号CNT_EN能产生一个1秒脉宽的周期信号，并对频率计的每一计数器CNT10的ENA是能端进行同步控制。当CNT_EN高电平时允许计数；低电平时停止计数，并保持其所计的脉冲数。在停止计数期间，首先需要一个锁存信号LOAD的上跳沿将计数器在前1秒钟的计数值锁存进个锁存器REG4B 中，并由外部的7段译码器译出，显示计数值。设置锁存器的好处是数据显示稳定，不会由于周期性的清0信号而不断闪烁。锁存信号后，必须有一清0信号RST_CNT对计数器进行清零，为下1秒的计数操作作准备。数字频率计的关键组成部分包括一个测频控制信号发生器、一个计数器和一个锁存器，另外包含外电路的信号整形电路、脉冲发生器、译码驱动电路和显示电路。 工作原理：系统正常工作时，脉冲信号发生器输入1Hz的标准信号，经过测频控制信号发生器的处理，2分频后即可产生一个脉宽为1秒的时钟信号，以此作为计数闸门信号。测量信号时，将被测信号通过信号整形电路,产生同频率的矩形波,输入计数器作为时钟。当计数闸门信号高电平有效时，计数器开始计数，