CPLD实验报告计数器及时序电路

内蒙古工业大学信息工程学院实验报告

课程名称： CPLD/FPGA 应用开发技术

实验名称：组合逻辑电路的设计

实验类型：验证性□ 综合性□ 设计性■

实验室名称：信息学院机房

班级：电子09-1班学号：200920203061

姓名：张佳兴组别：

同组人：成绩：

实验日期： 2012年5月2日

预习报告成绩：指导教师审核（签名）：年月日

预习报告

实验二计数器及时序电路

一、实验目的：

1、了解时序电路的VHDL语言设计方法。

2、了解同步计数器的使用方法。

3、理解时序电路和同步计数器加译码电路的联系，设计任意编码计数器。

二、实验设备：

1、PC机

2、EDA实验箱（主芯片是ALTERA EPM7128SLC84-15）。

三、实验内容：

1、用VHDL语言输入法设计一个同步四位二进制加法计数器和六进制同步计

数器。

2、用74LS161两个宏连接成八位二进制同步计数器。

3、用74LS161宏，同时采用清零和置数法组成六进制和十二进制计数器。

四、实验步骤：

1、采用文本编辑器输入VHDL语言源程序，或采用原理图输入法从MF库中

调用器件74161，生成原理图，之后建立工程。

2、编译。

3、仿真。

4、对芯片进行编程。

5、根据管脚分配情况连线。

（1）根据芯片特点，管脚分配时一般将时钟信号分配给83脚，复位信号分配给1脚。若有使能信号，使能信号分配给84脚。

（2）时钟信号的连接：将实验板上提供的时钟与芯片的83脚相连。

（3）复位信号的连接：将实验板上的某按键开关输出与芯片的1脚相连。

（4）将计数器的输出端分别与LED灯相连。

6、按动复位键，观察实验结果。

7、改变输入时钟信号的频率，观察实验结果。

五、源程序

（1）library ieee;

use ieee.std_logic_1164.all;

use ieee.std_logic_arith.all;

use ieee.std_logic_unsigned.all;

entity counter4 is

port(clk,clr: in std_logic;

count: out std_logic_vector(1 downto 0));

end counter4;

architecture beha of counter4 is

signal cnt: std_logic_vector(1 downto 0);

begin

process(clk,clr)

begin

if (clr='0') then

cnt<="00";

elsif (clk='1' and clk'event) then

if cnt="11" then

cnt<="00";

else

cnt<=cnt+'1';

end if;

end if;

count<=cnt;

end process;

end beha;

（2）library ieee;

use ieee.std_logic_1164.all;

use ieee.std_logic_arith.all;

use ieee.std_logic_unsigned.all;

entity cn6 is

port(clk,clr: in std_logic;

count: out std_logic_vector(2 downto 0));

end cn6;

architecture beha of cn6 is

signal cnt: std_logic_vector(2 downto 0); begin

process(clk,clr)

begin

if (clr='0') then

cnt<="000";

elsif (clk='1' and clk'event) then

if cnt="101" then

cnt<="000";

else

cnt<=cnt+'1';

end if;

end if;

count<=cnt;

end process;

end beha;

预习报告成绩：指导教师审核（签名）：年月日

实验报告

实验二计数器及时序电路

一、实验目的：

（1）了解时序电路的VHDL语言设计方法。

（2）了解同步计数器的使用方法。

（3）理解时序电路和同步计数器加译码电路的联系，设计任意编码计数器。

二、实验设备：

（1）PC机

（2）EDA实验箱（主芯片是ALTERA EPM7128SLC84-15）。

三、实验内容：

用VHDL语言输入法设计一个同步四位二进制加法计数器和六进制同步计数器。

四、实验内容：

1、源程序

（1）

library ieee;

use ieee.std_logic_1164.all;

use ieee.std_logic_arith.all;

use ieee.std_logic_unsigned.all;

entity counter4 is

port(clk,clr: in std_logic;

count: out std_logic_vector(1 downto 0));

end counter4;

architecture beha of counter4 is

signal cnt: std_logic_vector(1 downto 0);

begin

process(clk,clr)

begin

if (clr='0') then

cnt<="00";

elsif (clk='1' and clk'event) then

if cnt="11" then

cnt<="00";

else

cnt<=cnt+'1';

end if;

end if;

count<=cnt;

end process;

end beha;

（2）library ieee;

use ieee.std_logic_1164.all;

use ieee.std_logic_arith.all;

use ieee.std_logic_unsigned.all;

entity cn6 is

port(clk,clr: in std_logic;

count: out std_logic_vector(2 downto 0));

end cn6;

architecture beha of cn6 is

signal cnt: std_logic_vector(2 downto 0);

begin

process(clk,clr)

begin

if (clr='0') then

cnt<="000";

elsif (clk='1' and clk'event) then

if cnt="101" then

cnt<="000";

else

cnt<=cnt+'1';

end if;

end if;

count<=cnt;

end process;

end beha;

2、仿真过程（1）程序输入

（2）编译连接

（3）波形设置

（4）波形仿真与仿真结果

五、心得体会

做完EDA实验，我感到受益匪浅。这不仅使我了解了EDA的实验系统，学习了MAX+PLUS Ⅱ软件的使用，掌握了基本的电路设计流程、方法以及技巧，更增强了我对EDA设计的兴趣。

在实验的过程中，老师又结合实际详细的教了我们VHDL语言的基本指令及编程方法，教我们熟悉了在PC机上运用MAX+PLUSⅡ软件和EPLD进行电路设计的设计和仿真过程。

在做六进制同步计数器时有发现延迟现象，而且延迟的特别厉害，经过和周围同学交流，发现他们也有这样的现象，后经大家讨论终于消除了延迟。