锁相环的工作原理--千挑万选,经典之作

锁相环的工作原理--千挑万选,经典之作
锁相环的工作原理--千挑万选,经典之作

[转贴]锁相环的工作原理

环路所要求的性能,

增加系统的稳定性。

【重要】锁相环的相位噪声分析

锁相环路相位噪声分析 张文军 电信0802 【摘要】本文对锁相电路的相位噪声进行了论述,并对其中各组成部件的相位噪声也做了较为详细的分析。文中最后提出了改进锁相环相位噪声的办法。 【关键词】锁相环;相位噪声;分析 引言 相位噪声是一项非常重要的性能指标,它对电子设备和电子系统的影响很大,从频域看它分布的载波信号两旁按幂律谱分布。用这种信号无论做发射激励信号,还是接收机本振信号以及各种频率基准,这些信号在解调过程中都会和信号一样出现在解调终端,引起基带信噪比下降。在通信系统中使环路信噪比下将,误码率增加;在雷达系统中影响目标的分辨能力,即改善因子。接收机本振的相位噪声遇到强干扰信号时,会产生“倒混频”,使接收机有效噪声系数增加。随着电子技术的发展,对频率源的信号噪声要求越来越严格,因此低相位噪声在物理、天文、无线电通信、雷达、航空、航天以及精密计量、仪器仪表等各种领域里都受到重视。 1 相位噪声概述 相位噪声 ,就是指在系统内各种噪声作用下所表现的相位随机起伏,相位的随机 起伏起必然引起频率随机起伏,这种起伏速度较快,所以又称之为短期频率稳定度。 理想情况下,合成器的输出信号在频域中为根单一的谱线,而实际上任何信号的频谱都不可能绝对纯净,总会受到噪声的调制产生调制边带。由于相位噪声的存在,使波形发生畸变。在频域中其输出信号的谱线就不再是一条单根的谱线,而是以调制边带的形式连续地分布在载波的两边,在主谱两边出现了一些附加的频谱,从而导致频谱的扩展,相位噪声的边带是双边 的,是以0f 为中心对称的,但为了研究方便,一般只取一个边带。其定义为偏离载频1Hz 带宽内单边带相位噪声的功率与载频信号功率之比,它是偏离 载频的复氏频率m f 的函 数 ,记为 () m f ζ,单位为d B c / Hz ,即 ()010lg[/](1) m SSB f P P ζ= 式中SSB P 为偏离载频m f 处,1Hz 带宽内单边带噪声功率;0P 为载波信号功率。

锁相环的基本原理和模型

1.锁相环的基本原理和模型 在并网逆变器系统中,控制器的信号需要与电网电压的信号同步,锁相环通过检测电网电压相位与输出信号相位之差,并形成反馈控制系统来消除误差,达到跟踪电网电压相位和频率的目的。一个基本的锁相环结构如图1-1所示,主要包括鉴相器,环路滤波器,压控振荡器三个部分。 图1-1 基本锁相环结构 鉴相器的主要功能是实现锁相环输出与输入的相位差检测;环路滤波器的主要作用应该是建立输入与输出的动态响应特性,滤波作用是其次;压控振荡器所产生的所需要频率和相位信息。 PLL 的每个部分都是非线性的,但是这样不便于分析设计。因此可以用近似的线性特性来表示PLL 的控制模型。 鉴相器传递函数为:)(Xo Xi Kd Vd -= 压控振荡器可以等效为一个积分环节,因此其传递函数为:S Ko 由于可以采用各种类型不同的滤波器(下文将会讲述),这里仅用)(s F 来表示滤波器的传递函数。 综合以上各个传递函数,我们可以得到,PLL 的开环传递函数,闭环传递函数和误差传递函数分别如下: S s F K K s G d o op )()(=,)()()(s F K K S s F K K s G d o d o cl +=,) ()(s F K K S S s H d o += 上述基本的传递函数就是PLL 设计和分析的基础。 2.鉴相器的实现方法 鉴相器的目的是要尽可能的得到准确的相位误差信息。可以使用线电压的过零检测实现,但是由于在电压畸变的情况下,相位信息可能受到严重影响,因此需要进行额外的信号处理,同时要检测出相位信息,至少需要一个周波的时间,动态响应性能可能受到影响。 一般也可以使用乘法鉴相器。通过将压控振荡器的输出与输入相乘,并经过一定的处理得到相位误差信息。 在实际的并网逆变器应用中还可以在在同步旋转坐标系下进行设计,其基本的目的也是要得的相差的数值。同步旋转坐标系下的控制框图和上图类似,在实际使用中,由于pq 理论在电网电压不平衡或者发生畸变使得性能较差,因而较多的使用dq 变换,将采样得到的三相交流电压信号进行变化后与给定的直流参考电压进行比较。上述两种方法都使用了近似,利用在小角度时正弦函数值约等于其角度,因而会带来误差,这个误差是人为近似导致的误差,与我们要得到的相位误差不是一个概念,最终的我们得到相位误差是要形成压控振荡器的输入信号,在次激励下获得我们所需要的频率和相位信息。 2.1乘法鉴相器

锁相环相位噪声与环路带宽的关系分析

锁相环相位噪声与环路带宽的关系分析 2009-09-09 15:13:17 作者:李仲秋曾全胜来源:现代电子技术 关键字:电荷泵锁相环相位噪声功率谱密度环路带宽 0 引言 电荷泵锁相环是闭环系统,系统各个部分都是一个噪声源,各部分噪声的大小不仅与电路本身有关,而且还与环路带宽等因素有关。因此,设计时必须分析其各频率范围内噪声源影响力的大小,权衡确定环路带宽与各噪声源的相互制约关系。以下利用锁相环的等效噪声模型,重点分析电荷泵锁相环系统的相位噪声特性,得出系统噪声特性的分布特点以及与环路带宽的关系。 1 电荷泵锁相环的基本原理 图1为电荷泵锁相环的示意图,主要由鉴相鉴频器(PFD)、电荷泵、滤波器、压控振荡器(VCO)、分频器等5部分组成,鉴相鉴频器主要用来检测输入信号x(t)与反馈信号xf(t)的频率、相位误差,并产生UP,DOWN信号控制电荷泵的开关。电荷泵由两个对称的电流源和开关组成。电荷泵的开关会对滤波器上的电容充放电,电流经过滤波器滤波后滤掉高频信号,在滤波器上产生能调整压控振荡器频率和相位的电压v(t)。当v(t)上的电压被调整为一个合适的电压值时,xi(t)的频率和相位与x(t)的一致,系统最终处于平衡状态,从而实现对输入信号的跟踪。

2 电荷泵锁相环的噪声模型与相位噪声特性分析 电荷泵锁相环的环路等效噪声模型可以用锁相环各子模块附加噪声源表示。图2给出了带有无源滤波器锁相环噪声源模的型。设fm为距离调制频率的偏移量,该图中主分频器、参考时钟分频器的均方噪声功率谱密度分别被表示为ψd(fm)和ψrcf(fm);鉴相鉴频器的相位噪声被表示为ψpd(fm);晶体振荡器的相位噪声被表示为ψx(fm);相位噪声源的单位是电荷泵的噪声被等价为电流源inp(fm)(单位: ); 滤波器的噪声被等价为电压源Vnf(fm)(单位: 的自由振荡噪声被表示为 环路输出信号的均方噪声功率谱密度被表示为它是闭环情况下所有噪声源影响的总和。输出相位噪声功率谱密度可以表示为: 式中:ψo lp2(fm)为具有低通传输函数的噪声源功率谱密度;ψohp2(fm)为具有高通传输函数的噪声源功率谱密度。 在图2所示的噪声源等效模型中,ψd(fm),ψref(fm),ψpd(fm),ψx(fm)和inp(fm)具有低通传输特性,其传输函数可以表示为: 式中:G(s)和H(s)分别为环路的开环增益函数和闭环增益函数。归一化的电荷泵相位噪声inp(fm)/Kpd和晶体振荡器噪声ψx(fm)/R对ψo lp(fm)的影响也可以用式(2)来表示。当用j2πfm代替s时,ψo2(fm)中具有低通传输函数噪声源功率谱密度的噪声分量ψo lp2 (fm)可以表示为:

锁相环中的相位噪声研究

The Research of Noise in The PLL LU Shiqiang , YANG Guoyu ( School of the Microwave engineering ,UESTC ChengDu 610054 China ) Absract This articles introducs the basic concepts and the phase noise in phase-locked loops (PLLs). It focus on a detailed examination of two critical specifications associated with PLLs : phase noise and reference spurs. What causes them and how can they be minimized? Also it inculdes an example . Key words :PLL ; Phase Noise ; Oscillator 1 . The Basic Theory of the PLL A phase-locked loop is a feedback system combining a voltage controlled oscillator and a phase comparator so connected that the oscillator maintains a constant phase angle relative to a reference signal. Phase-locked loops can be used, for example, to generate stable output frequency signals from a fixed low-frequency signal . The phase locked loop can be analyzed in general as a negative feedback system with a forward gain term and a feedback term. .A simple block diagram of a voltage-based negative-feedback system is shown in Figure 1. Figure 1. Standard negative-feedback control system model In a phase-locked loop, the error signal from the phase comparator is proportional to the relative phase of the input and feedback signals. The average output of the phase detector will be constant when the input and feedback signals are the same frequency. The usual equations for a negative-feedback system apply. Forward Gain = G(s), [s = jw = j2pif] Loop Gain = G(s) H(s) Closed Loop Gain = G(s)/[1+G(s)H(s)] Because of the integration in the loop, at low frequencies the steady state gain, G(s) is very high and VO/VI, Closed-Loop Gain =1/ H and Fo=NF REF. . The components of a PLL that contribute to the loop gain include : 1. The phase detector (PD) and charge pump (CP). 2. The loop filter, with a transfer function of Z(s) 3. The voltage-controlled oscillator (VCO), with a sensitivity of KV /s 4. The feedback divider, 1/N

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基本组成和锁相环电路 1、频率合成器电路 频率合成器组成: 频率合成器电路为本机收发电路的频率源,产生接收第一本机信号源和发射电路的发射 信号源,发射信号源主要由锁相环和VCO 电路直接产生。如图3-4 所示。 在现在的移动通信终端中,用于射频前端上下变频的本振源(LO ),在射频电路中起着非常 重要的作用。本振源通常是由锁相环电路(Phase-Locked Loop )来实现。 2.锁相环: 它广泛应用于广播通信、频率合成、自动控制及时钟同步等技术领域 3.锁相环基本原理: 锁相环包含三个主要的部分:⑴鉴相器(或相位比较器,记为PD 或 PC):是完成相位比较的单元, 用来比较输入信号和基准信号的之间的相位.它的输出电压正比于两个输入信号之相位差.⑵低通滤波器(LPF): 是个线性电路,其作用是滤除鉴相器输出电压中的高频分量,起平滑滤波的 作用 .通常由电阻、电容或电感等组成,有时也包含运算放大器。⑶压控振荡器(VCO ):振

荡频率受控制电压控制的振荡器,而振荡频率与控制电压之间成线性关系。在PLL 中,压控振荡器实际上是把控制电压转换为相位。 1、压控振荡器的输出经过采集并分频; 2、和基准信号同时输入鉴相器; 3、鉴相器通过比较上述两个信号的频率差,然后输出一个直流脉冲电压; 4、控制 VCO ,使它的频率改变; 5、这样经过一个很短的时间,VCO的输出就会稳定于某一期望值。 锁相环电路是一种相位负反馈系统。一个完整的锁相环电路是由晶振、鉴相器、R 分频器、N 分频器、压控振荡器(VCO )、低通滤波器(LFP)构成,并留有数据控制接口。 锁相环电路的工作原理是:在控制接口对R 分频器和N 分频器完成参数配置后。晶振产生 的参考频率( Fref)经 R 分频后输入到鉴相器,同时VCO 的输出频率( Fout)也经 N 分频后输入到鉴相器,鉴相器对这两个信号进行相位比较,将比较的相位差以电压或电流的方式 输出,并通过 LFP 滤波,加到 VCO 的调制端,从而控制 VCO 的输出频率,使鉴相器两输入端的 输入频率相等。 锁相环电路的计算公式见公式: Fout=(N/R)Fref 由公式可见,只要合理设置数值N 和 R,就可以通过锁相环电路产生所需要的高频信号。 4.锁相环芯片 锁相环的基准频率为13MHz ,通过内部固定数字频率分频器生成5KHz 或 6.25KHz 的参考频率。 VCO 振荡频率通过IC1 内部的可编程分频器分频后,与基准频率进行相位比较,产 生误差控制信号,去控制VCO,改变VCO的振荡频率,从而使VCO输出的频率满足要求。如图 3-5 所示。 N=F VCO /F R N:分频次数 F VCO: VCO 振荡频率

锁相环常见问题解答要点

ADI官网下载了个资料,对于PLL学习和设计来说都非常实用的好资料,转发过来,希望对大家有帮助(原文链接 https://www.360docs.net/doc/46457229.html,/zh/content/cast_faq_PLL/fca.html#faq_pll_01) ?参考晶振有哪些要求?我该如何选择参考源? ?请详细解释一下控制时序,电平及要求? ?控制多片PLL芯片时,串行控制线是否可以复用? ?请简要介绍一下环路滤波器参数的设置? ?环路滤波器采用有源滤波器还是无源滤波器? ?PLL对于VCO有什么要求?以及如何设计VCO输出功率分配器? ?如何设置电荷泵的极性? ?锁定指示电路如何设计? ?PLL对射频输入信号有什么要求? ?PLL芯片对电源的要求有哪些? ?内部集成了VCO的ADF4360-x,其VCO中心频率如何设定? ?锁相环输出的谐波? ?锁相环系统的相位噪声来源有哪些?减小相位噪声的措施有哪些? ?为何我测出的相位噪声性能低于ADISimPLL仿真预期值? ?锁相环锁定时间取决于哪些因素?如何加速锁定? ?为何我的锁相环在做高低温试验的时候,出现频率失锁? ?非跳频(单频)应用中,最高的鉴相频率有什么限制? ?频繁地开关锁相环芯片的电源会对锁相环有何影响? ?您能控制PLL芯片了么?,R分频和N分频配置好了么?

?您的晶振输出功率有多大?VCO的输出功率有多大? ?您的PFD鉴相极性是正还是负? ?您的VCO输出频率是在哪一点?最低频率?最高频率?还是中间的某一点?VCO 的控制电压有多大? ?您的PLL环路带宽和相位裕度有多大? ?评价PLL频率合成器噪声性能的依据是什么? ?小数分频的锁相环杂散的分布规律是什么? ?到底用小数分频好还是整数分频好? ?ADI提供的锁相环仿真工具ADISimPLL支持哪些芯片,有什么优点? ?分频–获得高精度时钟参考源? ?PLL,VCO闭环调制,短程无线发射芯片? ?PLL,VCO开环调制? ?时钟净化----时钟抖动(jitter)更小? ?时钟恢复(Clock Recovery)? 问题:参考晶振有哪些要求?我该如何选择参考源? 答案:波形:可以使正弦波,也可以为方波。 功率:满足参考输入灵敏度的要求。

锁相环输出信号相位噪声噪声及杂散特性分析应用实践

锁相环输出信号相位噪声噪声及杂散特性分析应用实践 【摘要】本文详细地介绍了锁相环的鉴频鉴相器、分频器和输入参考信号的相位噪声对锁相环合成输出信号的近端相位噪声的具体贡献值。并以CDMA 1X基站系统中800MHz的FS 单板的锁相环输出信号相位噪声指标进行理论计算。为广大锁相环设计者提供理论计算方法的参考和实践设计的参考依据。 【关键词】锁相环设计,相位噪声 一、术语和缩略语 表格 1 术语和缩略语 二、问题的提出 锁相环工作原理图,由三部分组成:鉴相器(PFD)、环路滤波器(LPF)和压控晶体振荡器(VCXO),如图0-1所示。 图0-1锁相环原理框图 锁相环输出信号指标主要有相位噪声、谐波抑制、杂散、输出功率、跳频时间。在本文中以CDMA1X基站系统中800MHz的FS单板应用为背景,在CDMA基站中不需要跳频,所以调频时间基本不做要求。输出功率比较好控制,只要调整衰减网络就能保证。锁相环输出信号的相位噪声、谐波抑制和杂散成为影响系统指标的主要因素,成为锁相环技术的关键指标项。在锁相环设计中,相位噪声和杂散成为系统设计主要难点。 三、解决思路 相位噪声分析 相位噪声主要由VCO、鉴频鉴相器、分频器和输入参考信号的相位噪声这四部分引入。环路滤波器对于由鉴频鉴相器、分频器和输入参考信号的相位噪声这三部分引入的相位噪声

具有低通特性,对于VCO产生的相位噪声具有高通特性。一般来说环路带宽内的相位噪声主要决定于由鉴频鉴相器、分频器和输入参考信号,环路带宽以外的相位噪声主要决定于VCO,在环路带宽周围,这四部分的噪声影响相当。所以为了尽量降低输出信号的相位噪声环路滤波器的环路带宽的最佳点是由鉴频鉴相器、分频器和输入参考信号的相位噪声这三部分引入的相位噪声总和与VCO引入的相位噪声相同时的频率。在实际运用中还礼滤波器的设计是非常重要的。对于远端相位噪声如100KHz和1MHz处的一般远远高于环路带宽,其相位噪声主要决定于VCO,要保证其指标主要是选择良好的VCO。而近端相位噪声如100Hz主要由鉴频鉴相器、分频器和输入参考信号的相位噪声决定,但如果还礼带宽取得很小的话如200Hz则VCO的影响也将非常之大。而如果环路带宽远远大于1KHz如为6KHz 以上时1KHz处的相位噪声也将主要由鉴频鉴相器、分频器和输入参考信号的相位噪声决定。下面就分别分析这三部分相位噪声。 由鉴相器引入的相位噪声 由于鉴相器引入的相位噪声为: PD Phase Noise = ( 1 Hz Normalized Phase Noise Floor from Table ) + 10log( Comparison Frequency ) + 20log( N ) 现在FS板的中频环路采用的PLL芯片为NS的LMX2306,其相位噪声基底为-210dBc/Hz。 在CDMA 1X 基站系统800MHz的FS单板中采用的鉴相频率为30KHz,两个中频分别为69.99MHz和114.99MHz,由鉴相器产生的相位噪声为: 69.99MHz: PD Phase Noise= -210+10log(30000)+20log(69990000/30000)= -97.9dBc/Hz 114.99MHz: PD Phase Noise= -210+10log(30000)+20log(114990000/30000)=-93.5dBc/Hz 射频本振范围为754~779MHz。步进为30KHz,鉴相频率为240KHz。对于779MHz 的本振由鉴相器引入的相位噪声为: PD Phase Noise= -210+10log(240000)+20log(779000000/240000)=-85.9dBc/Hz 由分频器引入的相位噪声 由分频器引入的相位噪声的计算公式入下: DIV Phase Noise = (Device Phase Noise Floor )+ 20log( N ) PLL芯片中分频器的相位噪声在器件手册中并没有给出。一般高频分频器的相位噪声基底约为-165dBc/Hz左右。因此就假设分频器的相位噪声基底为-165dBc/Hz,于是得到分频器引起的相位噪声如下: 69.99MHz的中频频率为: DIV Phase Noise= -165+20log(69990000/30000)= -97.6dBc/Hz 114.99MHz的中频频率为: DIV Phase Noise= -165+20log(114990000/30000)= -93.3dBc/Hz 779MHz的射频频率为: DIV Phase Noise= -165+20log(779000000/240000)= -94.7dBc/Hz 由参考信号引入的相位噪声 参考信号引起的相位噪声的计算公式如下 REF Phase Noise = (REF’S Phase Noise )-20log(R)+ 20log( N ) 系统的参考信号都是由GPSTM模块提供的,GPSTM输出的参考信号的相位噪声为-130dBc/Hz@100Hz和-145dBc/Hz@1KHz。最后参考信号通过FDM板到FS板,FDM板输

锁相环CD4046 原理及应用

锁相环 CD4046 原理及应用 锁相的意义是相位同步的自动控制,能够完成两个电信号相位同步的自动控制闭环系统叫做锁相环,简称PLL。它广泛应用于广播通信、频率合成、自动控制及时钟同步等技术领域。锁相环主要由相位比较器(PC)、压控振荡器(VCO)、低通滤波器三部分组成,如图1所示。 图1 压控振荡器的输出Uo接至相位比较器的一个输入端,其输出频率的高低由低通滤波器上建立起来的平均电压Ud大小决定。施加于相位比较器另一个输入端的外部输入信号Ui与来自压控振荡器的输出信号Uo相比较,比较结果产生的误差输出电压UΨ正比于Ui和Uo两个信号的相位差,经过低通滤波器滤除高频分量后,得到一个平均值电压Ud。这个平均值电压Ud朝着减小CO输出频率和输入频率之差的方向变化,直至VCO输出频率和输入信号频率获得一致。这时两个信号的频率相同,两相位差保持恒定(即同步)称作相位锁定。 当锁相环入锁时,它还具有“捕捉”信号的能力,VCO可在某一范围内自动跟踪输入信号的变化,如果输入信号频率在锁相环的捕捉范围内发生变化,锁相环能捕捉到输人信号频率,并强迫VCO锁定在这个频率上。锁相环应用非常灵活,如果输入信号频率f1不等于VCO输出信号频率f2,而要求两者保持一定的关系,例如比例关系或差值关系,则可以在外部加入一个运算器,以满足不同工作的需要。过去的锁相环多采用分立元件和模拟电路构成,现在常使用集成电路的锁相环,CD4046是通用的CMOS锁相环集成电路,其特点是电源电压范围宽(为3V-18V),输入阻抗高(约100MΩ),动态功耗小,在中心频率f0为10kHz下功耗仅为600μW,属微功耗器件。图2是CD4046的引脚排列,采用 16 脚双列直插式,各引脚功能如下: 图2?1脚相位输出端,环路人锁时为高电平,环路失锁时为低电平。 ?2脚相位比较器Ⅰ的输出端。 ?3脚比较信号输入端。 ?4脚压控振荡器输出端。 ?5脚禁止端,高电平时禁止,低电平时允许压控振荡器工作。 ?6、7脚外接振荡电容。 ?8、16脚电源的负端和正端。 ?9脚压控振荡器的控制端。 ?10脚解调输出端,用于FM解调。 ?11、12脚外接振荡电阻。

PLL 锁相环原理

什么是锁相环(PLL)工作原理及对硬件电路连接的要求锁相环是一种反馈电路,其作用是使得电路上的时钟和某一外部时钟的相位同 步。PLL通过比较外部信号的相位和由压控晶振(VCXO)的相位来实现同步的,在 比较的过程中,锁相环电路会不断根据外部信号的相位来调整本地晶振的时钟相位,直到两个信号的相位同步。 在数据采集系统中,锁相环是一种非常有用的同步技术,因为通过锁相环,可以使得不同的数据采集板卡共享同一个采样时钟。因此,所有板卡上各自的本地80MHz 和20MHz时基的相位都是同步的,从而采样时钟也是同步的。因为每块板卡的采样时钟都是同步的,所以都能严格地在同一时刻进行数据采集。 通过锁相环同步多块板卡的采样时钟所需要的编程技术会根据您所使用的硬件板卡的不同而不同。对于基于PCI总线的产品(M系列数据采集卡,PCI数字化仪等),所有的同步都是通过RTSI总线上的时钟和触发线来实现的;这时,其中一块版板卡会作为主卡并且输出其内部时钟,通过RTSI线,其他从板卡就可以获得这个用于同步的时钟信号,对于基于PXI总线的产品,则通过将所有板卡的时钟于PXI内置的 10MHz背板时钟同步来实现锁相环同步的。 锁相环(PLL)的工作原理 1.锁相环的基本组成 许多电子设备要正常工作,通常需要外部的输入信号与内部的振荡信号同步,利用锁相环路就可以实现这个目的。 锁相环路是一种反馈控制电路,简称锁相环(PLL,Phase-Locked Loop)。锁相环的特点是:利用外部输入的参考信号控制环路内部振荡信号的频率和相位。 因锁相环可以实现输出信号频率对输入信号频率的自动跟踪,所以锁相环通常用于闭环跟踪电路。锁相环在工作的过程中,当输出信号的频率与输入信号的频率相等时,输出电压与输入电压保持固定的相位差值,即输出电压与输入电压的相位被锁住,这就是锁相环名称的由来。 锁相环通常由鉴相器(PD,Phase Detector)、环路滤波器(LF,Loop Filter)和压控振荡器(VCO,Voltage Controlled Oscillator)三部分组成,锁相环组成的 原理框图如图8-4-1所示。 锁相环中的鉴相器又称为相位比较器,它的作用是检测输入信号和输出信号的相位差,并将检测出的相位差信号转换成u D(t)电压信号输出,该信号经低通滤波器滤波后形成压控振荡器的控制电压u C(t),对振荡器输出信号的频率实施控制。

锁相环的相位噪声

锁相环倍频器的一个最主要的难点就是降低相位噪声。 早射干扰具有随机性,具体分析计算极其困难。虽然我们可借助像AGINENT 的ADS 等仿真软件和MATHCAD 等大型计算软件进行分析,但我们必须借助PLL 的线性相位模型开始研究(图2)其中 F (s )为环路滤波器的传递函数;K Φ和vco K 分别为鉴相器的鉴相灵敏 度和压控振荡器的压控灵敏度 1/R K () F s VCO K 1/N OUT F 上图的PLL 的相位噪声模型可得其前向增益和反向增益分别为 () ()vco s S K K F G s Φ= (3-1) 1 H N = (3-2) 其中R 为分频器分频比。 () s F 为环路滤波器传递函数。利用现代控制理论,可得出锁相 环环路各部件的噪声源对环路噪声的贡献的传递函数。 表图为各类噪声源及其对应的传递函数 噪声部件 传递函数 晶体振荡器 ()()11S S G R G H + R 分频器 ()()1S S G G H + N 分频器 ()()1S S G G H + 鉴相器 ()()1 1S S G K G H φ+ VCO ()()1S S G G H + 从上表我们可以看出,鉴相器、N 分频器、R 分频器和参考晶体的噪声传递函数都有一 个共同的因子 () () 1s s G G +。以上的噪声源统称为带内噪声。

晶体振荡器的相位噪声晶体振荡器的相位噪声()i S Φ 对输出相位噪声 0()s Φ 的影响 为 ()0() ()() 1s i s G s NM S G Φ= Φ+ (4) 由式( 4 ) 中可以看出,晶振中心频率ω的相位噪声全部由环路输出,大于环路谐振频率 n ω的相位噪声将被衰减。由于分频次数N 与倍频次数M 受输出频率和跳频点数限制,故 主要考虑 ()i S Φ 。 晶体振荡器等效电路中的放大器固有噪声功率FKTB 经放大器后通过带宽为i B 的晶体 滤波器与信号功率s P 一起加到输入端,0m 形成相位噪声,为放大器输出端的基底噪声,可写成 010g g s FKTB L m L P = (5) 压控振荡器( VCO) 的相位噪声 压控振荡器VCO) 的相位噪声对 0()s Φ 的影响为 ()0() ()() 1s vco s G s s G Φ= Φ+ (6) ()vco s Φ 0()s Φ 对的影响具有高通特性,低于的分量环路有很强的抑制作用,高于n ω的相位噪声分量将全部输出。因此频率合成器远端的相位 噪声主要决定 ()vco s Φ ,()vco s Φ 降低是降低频率合成器远端相位噪声的主要方法。 环路滤波器的相位噪声 影响相位噪声的另一个重要因素是环路滤波器。环路滤波器对最终性能有很大影响,这是因为它决定拐点频率( 在拐点频率处来自电路不同部分的噪声开始影响输出,如图所示)。在环路带宽内,鉴相器强迫VCO 跟踪参考频率,将参考频率源的相位噪声带到VCO 上。由于鉴相器噪声基底通常比参考频率源的相位噪声高,因此这一过程受到鉴相器噪声基底的支配。由于补偿频率高于环路带宽,环路就不能很好的跟踪参考频率,总的相位噪声等于 V C O 的相位噪声,因此要将环路带宽设置在鉴相器噪声基底与VCO 自由振荡时相位噪声的交叉点上。过宽和过窄的环路带宽虽然对VCO 的相位噪声有一定的改善,但不能很好地提高PLL 的相位噪声性能。

锁相环基本原理

锁相环基本原理 一个典型的锁相环(PLL )系统,是由鉴相器(PD ),压控荡器(VCO )和低通滤波器(LPF )三个基本电路组成,如图1, Ud = Kd (θi –θo) U F = Ud F (s ) θi θo 图1 一.鉴相器(PD ) 构成鉴相器的电路形式很多,这里仅介绍实验中用到的两种鉴相器。 异或门的逻辑真值表示于表1,图2是逻辑符号图。 表1图2 从表1可知,如果输入端A 和B 分别送 2π 入占空比为50%的信号波形,则当两者 存在相位差?θ时,输出端F 的波形的 占空比与?θ有关,见图3。将F 输出波 形通过积分器平滑,则积分器输出波形 的平均值,它同样与?θ有关,这样,我 们就可以利用异或门来进行相位到电压 ?θ 的转换,构成相位检出电路。于是经积 图3 分器积分后的平均值(直流分量)为: U U=Vdd*?θ/π (1) Vcc 不同的?θ,有不同的直流分量Vd 。 ?θ与V 的关系可用图4来描述。 从图中可知,两者呈简单线形关 1/2Vcc 系: Ud = Kd *?θ (2) 1/2ππ?θ Kd 为鉴相灵敏度图4 F O o U K dt d =θV PD LPF VCO Ui Uo V A B F __F = A B + A B F B A

2. 边沿触发鉴相器 前已述及,异或门相位比较器在使用时要求两个作比较的信号必须是占空比为50%的波形,这就给应用带来了一些不便。而边沿触发鉴相器是通过比较两输入信号的上跳边沿(或下跳边沿)来对信号进行鉴相,对输入信号的占空比不作要求。 二. 压控振荡器(VCO ) 压控振荡器是振荡频率ω0受控制电压U F (t )控制的振荡器,即是一种电压——频率变换器。VCO 的特性可以用瞬时频率ω0(t )与控制电压U F (t )之间的关系曲线来表示。未加控制电压时(但不能认为就是控制直流电压为0,因控制端电压应是直流电压和控制电压的叠加),VCO 的振荡频率,称为自由振荡频率ωom ,或中心频率,在VCO 线性控制范围内,其瞬时角频率可表示为: ωo (t )= ωom + K 0U F (t ) 式中,K 0——VCO 控制特性曲线的斜率,常称为VCO 的控制灵敏度,或称压控灵敏度。 三. 环路滤波器 这里仅讨论无源比例积分滤波器如图5。 其传递函数为: 1 )(1 )()()(212+++== τττs s s U s U s K i O F 式中:τ1 =R1C τ2 = R2 C 图5 四. 锁相环的相位模型及传输函数 图6 图6为锁相环的相位模型。要注意一点,锁相环是一个相位反馈系统,在环路中流通的是相位,而不是电压。因此研究锁相环的相位模型就可得环路的完整性能。 由图6可知: R1 0640 V Kd KF(s)Ko/s i o e A -+

数字锁相环原理 应用

数字锁相环原理及应用 .全数字锁相环结构及原理 图1 数字锁相环路的基本结构 (1)数字环路鉴相器(DPD) 数字鉴相器也称采样鉴相器,是用来比较输入信号与压控振荡器输出信号的相位,它的输出电压是对应于这两个信号相位差的函数。它是锁相环路中的关键部件,数字鉴相器的形式可分为:过零采样鉴相器、触发器型数字鉴相器、超前—滞后型数字鉴相器和奈奎斯特速率取样鉴相器。 (2)数字环路滤波器(DLF) 数字环路滤波器在环路中对输入噪声起抑止作用,并且对环路的校正速度起调节作用。数字滤波器是一种专门的技术,有各种各样的结构形式和设计方法。引入数字环路滤波器和模拟锁相环路引入环路滤波器的目的一样,是作为校正网络引入环路的。因此,合理的设计数字环路滤波器和选取合适的数字滤波器结构就能使DPLL满足预定的系统性能要求。 (3)数字压控振荡器(DCO) 数控振荡器,又称为数字钟。它在数字环路中所处的地位相当于模拟锁相环中的压控振荡器(VCO)。但是,它的输出是一个脉冲序列,而该输出脉冲序列的周期受数字环路滤波器送来的校正信号的控制。其控制特点是:前一采样时刻得到的校正信号将改变下一个采样时刻的脉冲时间位置。 全数字锁相环工作原理 全数字锁相环的基本工作过程如下: (1) 设输入信号 u i (t) 和本振信号(数字压控振荡器输出信号)u o (t) 分别 是正弦和余弦信号,他们在数字鉴相器内进行比较,数字鉴相器的输出是一个与两者间的相位差成比例的电压u d (t)。 (2) 数字环路滤波器除数字鉴相器输出中的高频分量,然后把输出电压u c (t)

加到数字压控振荡器的输出端,数字压控振荡器的本振信号频率随着输入电压的变化而变化。如果两者频率不一致,则数字鉴相器的输出将产生低频变化分量,并通过低通滤波器使DCO的频率发生变化。只要环路设计恰当,则这种变化将使 本振信号u o (t) 的频率与数字鉴相器输入信号u i (t) 的频率一致。 (3)最后,如果本振信号的频率和输入信号的频率完全一致,两者的相位差将保持某一个恒定值,则数字鉴相器的输出将是一个恒定直流电压(忽略高频分量),数字环路滤波器的输出也是一个直流电压,DCO的频率也将停止变化,这时,环路处于“锁定状态”。

数字锁相环相位噪声影响因素分析

数字锁相环相位噪声影响因素分析 作者:姚国国,李宝森 来源:《现代电子技术》2010年第15期 摘要:数字锁相环作为广泛应用的一种频率合成技术,相位噪声是其关键的技术指标。介绍数字锁相环的关键组成部分,从数字锁相环的相位噪声分析模型出发,阐述各组成部分对相位噪声产生的影响,并分析各部分关键指标的选型依据,然后利用仿真软件搭建仿真模型验证分析结果。为数字锁相环的设计,提高相位噪声性能提供了参考依据。 关键词:数字锁相环; 相位噪声; 频率合成器 中图分类号:TN911文献标识码:A 文章编号:1004-373X(2010)15-0047-03 Analysis of Factors Influencing Phase Noise in Digital PLL YAO Guo-guo, LI Bao-sen (China Air-to-air Missile Research Institute, Luoyang 471000, China) Abstract: The digital phase-locked loop(PLL) is regarded as a widely-used technology for frequency synthesizing, in which the phase noise is a key performance index of digital PLL. The key components of the digital PLL is introduced. Proceeding from the phase noise of the digital PLL analysis model, the effect of the key components on the phase noise is elaborated and the foundation of the model selection for the key index is analyzed. The analysis result is verified with the simulation model built by the simulation software. The reference is provided for the design of digital PLL with better phase noise performance. Keywords: digital phase-locked loop; phase noise; frequency synthesizer 0 引言 相位噪声作为频率合成器的一项重要技术指标, 其性能好坏直接影响了电子系统的性能。用这种信号不论做发射激励信号, 还是接收机本振信号以及各种频率基准时, 这些相位噪声将在解调过程中都会和信号一样出现在解调终端, 引起基带信噪比下降, 影响电子系统目标的分辨能力。在通信系统中使话路信噪比下降,误码率增加,在雷达系统中影响目标的分辨能力[1-2]。 数字式频率合成器能提供长期频率稳定度与短期频率稳定度都比较高、杂波少的信号输出,而且波道数目多、体积小、易于数字化和集成化。数字锁相环构成的数字式频率合成器是目前通信、仪表、雷达等电子技术中广泛应用的一种频率合成技术[3]。研究低相位噪声、高可靠

锁相环工作原理

图2:加入锁相环后的图形 图1:未加入锁相环时的图形 锁相环最基本的结构如图6.1所示。它由三个基本的部件组成:鉴相器(PD)、环路滤波器(LPF 振荡器(VCO)。 鉴相器是个相位比较装置。它把输入 信号S (t)和压控振荡器的输出信号 i Array (t)的相位进行比较,产生对应于两 S o 个信号相位差的误差电压S (t)。 e 环路滤波器的作用是滤除误差电压 (t)中的高频成分和噪声,以保证环 S e 路所要求的性能,增加系统的稳定性。

压控振荡器受控制电压S d (t)的 控制,使压控振荡器的频率向输入信 号的频率靠拢,直至消除频差而锁定。 锁相环是个相位误差控制系统。它比较输入信号和压控振荡器输出信号之间的相位差,从而产生电压来调整压控振荡器的频率,以达到与输入信号同频。在环路开始工作时,如果输入信号频率荡器频率不同,则由于两信号之间存在固有的频率差,它们之间的相位差势必一直在变化,结果出的误差电压就在一定范围内变化。在这种误差电压的控制下,压控振荡器的频率也在变化。若器的频率能够变化到与输入信号频率相等,在满足稳定性条件下就在这个频率上稳定下来。达到输入信号和压控振荡器输出信号之间的频差为零,相差不再随时间变化,误差电压为一固定值,就进入“锁定”状态。这就是锁相环工作的大致过程。 以上的分析是对频率和相位不变的输入信号而言的。如果输入信号的频率和相位在不断地变可能通过环路的作用,使压控的频率和相位不断地跟踪输入频率的变化。 锁相环具有良好的跟踪性能。若输入FM 信号时,让环路通带足够宽,使信号的调制频谱落在带这时压控振荡器的频率跟踪输入调制的变化。 对于锁相环的详细分析可参阅有关锁相技术的书籍。在此仅说明锁相环鉴频原理。可以简单控振荡器频率与输入信号频率之间的跟踪误差可以忽略。因此任何瞬时,压控振荡器的频率ωv (波的瞬时频率ωFM (t)相等。 FM 波的瞬时角频率可表示为 假设VCO 具有线性控制特性,其斜率K v (压控灵敏度)为(弧度/秒·伏),而VCO 在S d (t)=0频率为ωo ’,则当有控制电压时,VCO 的瞬时角频率为 令上两式相等,即ωv (t)≈ωFM (t),可得

锁相环(PLL)基本原理(---ADI)

MT-086TUTORIAL Fundamentals of Phase Locked Loops (PLLs) FUNDAMENTAL PHASE LOCKED LOOP ARCHITECTURE A phase-locked loop is a feedback system combining a voltage controlled oscillator (VCO) and a phase comparator so connected that the oscillator maintains a constant phase angle relative to a reference signal. Phase-locked loops can be used, for example, to generate stable output high frequency signals from a fixed low-frequency signal. Figure 1A shows the basic model for a PLL. The PLL can be analyzed as a negative feedback system using Laplace Transform theory with a forward gain term, G(s), and a feedback term, H(s), as shown in Figure 1B. The usual equations for a negative feedback system apply. (B) STANDARD NEGATIVE FEEDBACK CONTROL SYSTEM MODEL (A) PLL MODEL ERROR DETECTOR LOOP FILTER VCO FEEDBACK DIVIDER PHASE DETECTOR CHARGE PUMP F O = N F REF Figure 1: Basic Phase Locked Loop (PLL) Model The basic blocks of the PLL are the Error Detector (composed of a phase frequency detector and a charge pump ), Loop Filter , VCO , and a Feedback Divider . Negative feedback forces the error signal, e(s), to approach zero at which point the feedback divider output and the reference frequency are in phase and frequency lock, and F O = N FREF . Referring to Figure 1, a system for using a PLL to generate higher frequencies than the input, the VCO oscillates at an angular frequency of ωO . A portion of this signal is fed back to the error detector, via a frequency divider with a ratio 1/N. This divided down frequency is fed to one input of the error detector. The other input in this example is a fixed reference signal. The error detector compares the signals at both inputs. When the two signal inputs are equal in phase and frequency, the error will be constant and the loop is said to be in a “locked” condition.

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