PADS的原理图转换成ORCAD的原理图
PADS的原理图转换成ORCAD的原理图，步骤如下：
1.首先，使用PADS打开原理图，export导出为txt格式
2.在弹出的对话框中，全选，保存版本为pads2005
3.使用AD9打开文件。File——》open_——》选择文档格式为txt.file,点击OK即可导入文件
4.在这里就需要在AD中新建一个project,把这些文件都移到新建的project里面
5.然后save project as...在弹出的格式中选择dsn
6.这样就可以保存成为ORCAD能打开的原理图了，尽量以orcad16.2版本打开原理图，再保存为其它版本
OrCAD Capture CIS Cadence原理图绘制
OrCADCaptureCIS(Cadence原理图绘制) 1,打开软件........................................ 2，设置标题栏..................................... 3，创建工程文件................................... 4,设置颜色........................................ 2.制作原理库.......................................... 1,创建元件库...................................... 2，修改元件库位置，新建原理图封库................. 3，原理封装库的操作............................... 3.绘制原理图.......................................... 1.加入元件库，放置元件............................ 2.原理图的操作.................................... 3.browse命令的使用技巧 ........................... 4.元件的替换与更新................................ 4.导出网表............................................ 1.原理图器件序号修改.............................. 2.原理图规则检查.................................. 3.显示DRC错误信息................................ 4.创建网表........................................ 5.生成元件清单(.BOM)..................................
Cadence原理图绘制流程
第一章设计流程 传统的硬件系统设计流程如图1－1所示，由于系统速率较低，整个系统基本工作在集中参数模型下，因此各个设计阶段之间的影响很小。设计人员只需要了解本阶段的基本知识及设计方法即可。但是随着工艺水平的不断提高，系统速率快速的提升，系统的实际行为和理想模型之间的差距越来越大，各设计阶段之间的影响也越来越显著。为了保证设计的正确性，设计流程也因此有所变动，如图1－2所示，主要体现在增加了系统的前仿真和后仿真。通过两次仿真的结果来预测系统在分布参数的情况下是否能够工作正常，减少失败的可能性。 细化并调整以上原理图设计阶段的流 程，并结合我们的实际情况，原理图设计 阶段应该包括如下几个过程： 1、 阅读相关资料和器件手册 在这个阶段应该阅读的资料包括，系统的详细设计、数据流分析、各器件手册、器件成本等。 2、 选择器件并开始建库 在这个阶段应该基本完成从主器件到各种辅助器件的选择工作，并根据选择结果申请建库。 3、 确认器件资料并完成详细设计框图 为保证器件的选择符合系统的要求，在这一阶段需要完成各部分电路具体连接方式的设计框图，同时再次确认器件的相关参数符合系统的要求，并能够和其他器件正确配合。 4、 编写相关文档 这些文档可以包括：器件选择原因、可替换器件列表、器件间的连接框图、相关设计的来源（参考设计、曾验证过的设计等），参数选择说明，高速连接线及其它信息说明。 5、 完成EPLD 内部逻辑设计，并充分考虑可扩展性。
在编写相关文档的的同时需要完成EPLD内部逻辑的设计，确定器件容量及连接方式可行。 6、使用Concept-HDL绘制原理图 7、检查原理图及相关文档确保其一致性。 以上流程中并未包括前仿真的相关内容，在设计中可以根据实际情况，有选择的对部分重要连线作相关仿真，也可以根据I/O的阻抗，上升下降沿变化规律等信息简单分析判断。此流程中的各部分具体要求、注意事项、相关经验和技巧有待进一步完善。
orcad原理图中常见DRC错误的取缔方法
orcad原理图中常见DRC错误的取缔方法用“取缔”一词，是源自《嘻哈四重奏》里面卢导的口头禅，哈哈借用一下～大多数DRC warning甚至某些error可以忽略不计，不影响生成网表，但是要想成为一名成熟的电子工程师，你可以忽略某些错误，但是必须懂得为什么会产生这些错误，如何取缔掉这些错误，这样才能控制这些错误的作用范围，不致影响系统整体的设计。 1、养成好习惯，先做Annotate，后做 ERC 检查，避免元器件重名; 2、切记不要随意从其他page中拷贝元器件，这样容易在ERC检查时导致以下三个错误: 例如从 这个图(来源于另一个page)中拷贝C209这个电容到下面page中，ERC检查出现了以下三个错误: ERROR: [DRC0010] Duplicate reference C209 ERROR: [DRC0031]
Same Pin Number connected to more than one net. Ctrl_ultrasound_launch/C209/1 Nets: 'GND' and '5V_A4'. ERROR: [DRC0031] Same Pin Number connected to more than one net. Ctrl_ultrasound_launch/C209/2 Nets: '9V_A1' and 'GND'. 解决方法:先做annotate，所有元器件重新编号，再做ERC检查，这样避免不同页面元器件重名而导致网络连接在一起，可以直接解决以上3个错误～WARNING: [DRC0003] Port has a type which is inconsistent with other ports on the net TMCL 解决方法:Net TMCL两端的端口类型冲突，修改一下type就好了～ERROR: [DRC0004] Possible pin type conflict
orcad使用中常见问题
1、什么时FANOUT布线？ FANOUT布线：延伸焊盘式布线。 为了保证SMD器件的贴装质量，一般遵循在SMD焊盘上不打孔的原则，因此用fanout布线，从SMD器件的焊盘向外延伸一小段布线，再放置VIA，起到在焊盘上打孔的作用。在LAYOUT PLUS 中，用AUTO/Fanout/Board，实现fanout布线。先要设置好FANOUT的参数。在自动布线前要对PCB上各SMD器件先FANOUT布线。 2、现在顶层图上有四个模块，选中任一模块后，按右键选Descend Hierarchy 后可进入子图，现在子图已画好，如何在顶层中自动生成PORT？而不用自己一个一个往上加PORT？（子图中已给一些管脚放置了PORT） 阶层式电路图的模块PIN脚要自己放置。选中模块后用place pin快捷菜单。自动应该不可能。 3、只是想把板框不带任何一层,单独输出gerber文件.该咋整? 发现在layout 自带的模板中，有一些关于板框和尺寸的定义，都是在notes层。所以你也可以在设定板框时，尝试单独将obstacle type 设定为board outline,将obstacle layer设定为 notes，当然要在layers对话框里添加上notes层，再单独输出notes层gerber文件 4、层次原理图，选中，右键，Descend Hierarchy，出现错误：Unable to descend part.？ 建议重新设置层级、重新设置属性后就可以了 5、层次原理图是什么概念呢？ 阶层电路就是将经常要用到的原理图（如半加器）作为一个模块，不仅可以使设计版图简洁，而且便于其他设计引用 6、有关ORCAD产生DEVICE的问题 用ORCAD出DEVICE文件时，它只默认原理图上所显示的元件的PIN连接来出，悬空的PIN在DEVICE里的PINCOUNT没有统计进去，而且确定不了元件PIN 的数量（由于悬空没有显示）这样的话，做封装的时候很容易做错，如果没有DATA SHEET的话。 怎么样才能避免这个问题呢？在ORCAD里面如何显示元件的全部PIN呢？ 原理图的脚和封装的脚有关系吗？做封装当然不能看原理图做了。找DATASHEET 建封装库吧 7、在ORCAD V9.23中如何更改PIN的“NAME”、“NUMBER”字体的大小和PIN 的长短，以及GRID的间距？ pin的长短：选择元件点击鼠标右键，edit part,选择管脚鼠标右键/edit properties/shape. name、number 字体大小是固定的，无法修改。 8、请问如何在orcad中填加新的元器件 方法一: 在原理图中加好元器件后,ECO到LAYOUT图. 方法二: 直接在LAYOUTL图里面用TOOL--->COMPONENT--->NEW功能增加元件.
于博士Cadence视频教程原理图设计pdf
Cadence SPB 15.7 快速入门视频教程 的SPB 16.2版本 第01讲 - 第15讲：OrCAD Capture CIS原理图创建 第16讲 - 第26讲：Cadence Allegro PCB创建封装 第27讲 - 第36讲：Cadence Allegro PCB创建电路板和元器件布局 第37讲 - 第46讲：Cadence Allegro PCB设置布线规则 第47讲 - 第56讲：Cadence Allegro PCB布线 第57讲 - 第60讲：Cadence Allegro PCB后处理、制作光绘文件 第1讲 课程介绍，学习方法，了解CADENCE软件 1．要开发的工程 本教程以下面的例子来开始原理图设计和PCB布线 2．教程内容
3．软件介绍 Design Entry CIS：板级原理图工具 Design Entry HDL：设计芯片的原理图工具，板级设计不用 Layout Plus：OrCAD自带的PCB布线工具，功能不如PCB Editor强大 Layout Plus SmartRoute Calibrate：OrCAD自带的PCB布线工具，功能不如PCB Editor强大PCB Editor：Cadence 的PCB布线工具 PCB Librarian：Cadence 的PCB封装制作工具 PCB Router：Cadence 的自动布线器 PCB SI：Cadence 的PCB信号完整性信号仿真的工具 SigXplorer：Cadence 的PCB信号完整性信号仿真的工具 4．软件列表
5．开始学习Design Entry CIS 启动：Start/Cadence SPB 16.2/Design Entry CIS 启动后，显示下图： 里面有很多选项，应该是对应不同的License 本教程使用：OrCAD Capture CIS 我个人认为：Allegro PCB Design CIS XL是所有可选程序中，功能最强大的，但不知道，强在哪里；而且本教程的原理图文件可以使用上表中不同的程序打开 6．选择OrCAD Capture CIS，启动后显示下图
Cadence 原理图库设计
Cadence原理图库设计 一.工具及库文件目录结构 Cadence提供Part Developer库开发工具供大家建原理图库使用。 Cadence 的元件库必具备如下文件目录结构为： Library----------cell----------view(包括Sym_1,Entity,Chips,Part-table) Sym_1:存放元件符号 Entity:存放元件端口的高层语言描述 Chips:存放元件的物理封装说明和属性 Part-table:存放元件的附加属性，用于构造企业特定部件 我们可以通过定义或修改上述几个文件的内容来创建和修改一个元件库，但通过以下几个步骤来创建元件库则更直观可靠一些。 二.定义逻辑管脚 在打开或新建的Project Manager中，如图示，打开Part Developer。 然后出现如下画面， 点击Create New,下图新菜单中提示大家选择库路径，新建库元件名称及器件类型。
点击ok后，Part Developer首先让大家输入元件的逻辑管脚。一个原理图符号可以有标量管脚和矢量管脚。 标量管脚在符号中有确定位置，便于检查信号与管脚的对应，但矢量管脚却可使原理图更简洁，适用于多位 总线管脚。 点击上图中的Edit,编辑器会让我们对首或尾带有数字的字符串的多种输入方式（A1; 1A; 1A1）进行选择,一但选定，编辑器即可对同时具有数字和字母的管脚输入进行矢量或标量界定。 管脚名首尾均不带数字的字符串如A; A1A则自动被识别为标量管脚。 按照元件手册决定管脚名称及逻辑方向,选择是否为低电平有效，点击ADD即可加入新的管脚。 (注：不论是标量或矢量管脚，均可采用集体输入，如在Pin Names栏可输入A1-A8, 1C-16C)
ORCAD原理图绘制规范初稿
原理图绘制规范初稿 1、图纸规则： 1）、建立工程文件，工程文件名称格式“项目名称-版本号”，如SE80SM-D1-1.0； 2）、建立原理图页，每页原理图名称定义为原理图链路名称，为了使原理图按照顺序显示，链路名称前面加01_、02_...；如果同一功能分多页原理图，通过后缀01、02… 区分，如下图所示；
图1：原理图名称示例 3）、根据原理图选择图纸幅面，常用幅面为A（9.7*7.2inches）、B（15.2*9.7inches）、C （20.2*15.2inches），原理图名称、版本、日期等位于右下角，如下图所示；
图2：原理图信息格式示例 字体格式：项目名称宋体9#字 Title Times New Roman 8 DATE Times New Roman 8 Rev Times New Roman 8 Sheet Times New Roman 8 2、器件符号及注释规则： 1）、原理图中的器件符号选用公司标准原理图库中的符号，检查原理图库是否带有封装信息，如果缺少需要补全信息再使用； 2）、保证原理图中出现的器件就是实际使用的器件，位号及芯片名称尽量靠近器件放置，并且尽量整齐；横向放置时位号和参数标识要求放置于元件上方；竖立放置时位号和参数标识要求放置于元件的左方；对于四面都有引脚符号较大的器件，芯片名称可放置在芯片符号中间空白处，如下图所示： 图3：原理图位号及名称格式示例 3）、器件符号设计，按照功能区分，并尽量符合信号流程，便于读图，如输入引脚放置芯片左端，输出放置芯片右端，电源在上端，地在下端等；如果器件有多个电源，电源不得设置为隐藏，要全部显示出来；
OrCAD绘制原理图规范
OrCAD绘制原理图规范 文件建立 1. 原理图命名参考文档命名规范，示意如下： 2. 对于有一定规模的设计采用多页设计的原则，按照功能模块分页设计。 3. 页面尺寸一般选择B(单位:英寸),如果单页内容较多，可选择C。 4. 在原理图根目录下放置系统框图(1System:System Block Diagram)，原理图修改记录页(2Memo:Hardware Modify Record)，以及多页层次连接关系(3Symbol: System Symbol)。示例如下：
5. 多页原理图命名增加编号确定页面显示顺序，如01Decoder，02Memory,03AV 等。 6. 采用统一的页面标题块(TitleBlock)，正确标识各部分，如项目标题，功能模块名称，页码等。 元器件编号及数值标识 1. 元器件编号命名前缀： 电阻：R 排阻：RN 电容：C 电解电容：EC 电感：L 磁珠：FB 芯片：U 模块：MOD 或U 晶振：X 三极管：Q 或T (普通小信号放大管采用Q 为前缀，MOSFET 管采用T 为前缀标识) 二极管：D 整流二极管：ZD 发光二极管：LED 连接器：CON 跳线：J 开关：K 或SW 电池：BAT … 固定通孔：MH Mark 点：H 测试点：TP 2. 各分页元器件标号采用3 位数标识方法，第一位数表示页号，后两位数表示页内编码。如R115,U203等。 3. 电阻电容类元器件默认封装为贴片0603，如有封装，功率，精度要求的，需标记清楚。如 100,0805或1R0,1/4W，8R2,1%等 4. 电阻电容类元器件设计值使用有效数字位形式标记。如100K 电阻标记为104，8.2 Ohm 电阻标记为8R2，10 Ohm 电阻标记为10R 或100；4p 电容标记为4C0，22p 电容标志为22C 或220，0.1uF 电容标记为104 等。 5. 原理图设计中为调试，测试，或者作为选项的电路部分的元器件，在标识值的时候，增加NI(Not Install)标识。示例见下。 6. Connector 有极性的原理图上需标识，如公头DB9 标记为DB9M (Male)，母头的标记为DB9F (Famale) 绘图 1. 建立统一元器件库，原理图使用到的元器件从统一的库文件中调用。 2. 连接多页面的端口从页面左上角开始向下放置，端口连接线长度统一为8 个
自下而上画OrCAD层次原理图实例
目录 自下而上画OrCAD层次原理图实例 (1) 层次原理图的优点 (1) 效果比较（先有分部分的原理图，后生成总模块图） (2) 实例逐步实现自下而上实现层次原理图 (3) 自下而上画OrCAD层次原理图实例 层次原理图的优点 在层次原理图设计中，能在总模块图中清晰的看到各模块之间的信号连接关系，能通过右键相应模块，选择“Descend Hierarchy”进入相应模块的原理图，非常方便。 而且在相应的模块原理图中，也可以通过右键图纸，选择“Ascend Hierarchy”回到模块设计原理图。
效果比较（先有分部分的原理图，后生成总模块图）先对比一下先后的效果： 总模块图如下（注：还没有连接各模块之间的信号）
实例逐步实现自下而上实现层次原理图 下面逐步说明如何实现自下而上实现层次原理图的设计。 1.首先，在各原理图中添加port，如，注意输入与输出的原理图中port的名 字一定要相同。 2.在.dsn工程文件上右键，选择“New Schematic”，输入总模块名称，这里为“All”。 3.右键刚生成的模块，选择“Make Root”，指定其处于root。
4.会看到“All”已经处于root。右键“All”，选择“New Page”,生成总模块原理图，在出现的对话框中，添加原理图名称，这里命名为“AllModule”。 5.重复步骤2，建立“BlueTooth”模块文件夹，并将原理图文件“BlueTooth”拖到该模块文件夹下。 6.打开总模块原理图文件“AllModule”，菜单“Place”->“Hierarchical Block”, 在出现的对话框中输入相应信息，如上图。 7.在原理图上按下鼠标左键拖动出一个矩形框，即模块，如下图。
如何将altium designer的原理图和PCB转入cadence里
说明： 1）本教程适用于将altium designer的原理图和PCB转入cadence（分别对应capture CIS和allegro）里。对于protel 99se，可以将其先导入较新版本的AD里，再转入cadence中。 2）整个过程中使用的软件包括altium designer Summer 08，cadence16.6，orCAD10.3-capture(免安装精简版)，PADS9.3三合一完美精简版。其中，后面两个软件较小，便于下载。 3）原理图的转化路线是，从altium designer导出的.dsn文件，用orcad10.3-capture打开后，保存为cadence16.6可以打开的文件。因为较新版本的cadence不能直接打开AD转换出来的.dsn文件。如果你不是这些版本的软件，也可以参考本人的方法进行尝试。 4）pcb转化的顺序是，altium designer导出的文件，导入PADS9.3打开，然后导出.asc文件。随后利用allegro对pads的接口，将pads文件导入。 1. 原理图的导入 1.1选中原理图的项目文件，即.PRJPCB文件，右键-》save projec as，选择.dsn文件，输入要保存的文件名，保存。注意输入新的文件名的时候要把文件名的后缀手动改掉。 1.2打开orCAD10.3-capture文件夹下面的capture.exe（如果同一台电脑装了新版本的cadence，例如cadence16.6的话，环境变量中的用户变量会有冲突。具体地来说对于orCAD10.3来说，CDS_LIC_FILE的值必须是安装目录\orCAD10.3-capture\crack\license.dat。而对于cadence16.6来说，环境变量必须是5280@localhost。因此要使用orCAD10.3的话，必须将CDS_LIC_FILE的值改掉，否则无法打开。等下使用cadence16.6，就必须将值改回来）。 1.3使用orCAD10.3将刚才保存的.dsn文件打开，并保存成project。 1.4 随后就可以使用新版本的cadence的capture CIS打开保存的文件（注意改环境变量中的用户变量CDS_LIC_FILE）。 2. PCB的导入 由于allegro可以根据已有的brd文件生成元器件的封装，因此将PCB导入allegro后使用者免于重新使用allegro绘制一遍封装。 1.1打开pads9.3，file-》new，按照默认配置建立一个文件，保存。 1.2file-》import，选中要转换的.pcb文件，打开，保存在C盘的PADS Projects文件夹下面。 （安装PADS9.3三合一完美精简版时会自动在C盘产生这个文件夹。） 1.3file-》export，将文件保存为.asc文件。接下来回弹出下图所示的对话框。注意要将.pcb 文件和.asc文件保存在同一个目录下，即C盘的PADS Projects文件夹下面，否则allegro
精--ORCAD原理图评审检查需要注意的地方
1)原理图每一个修改点使用WORD文档记录下来； 2)首先进行原理框图设计； 3)每删除一个部分时，先每根线确认是否有和其它页面网络相连的线； 4)每复制一个部分时，一定注意将其中每个有标号的网络进行检查和修改； 5)重点检查所有的电源网络是否连接到位，是否有悬空未接的网络； 6)检查主要芯片（有多个分页放置的芯片）的各个模块是否全部放置到原理图中，不要有 遗漏； 7)检查电路中各主要芯片的上电启动时序的配置是否合理,将各主要芯片中上电时序说明 分别放在原理图相关页； 8)检查哪些走线需要注意和特殊说明， a) 将关键电源及时钟走线要求说明写在图纸中， b) 每页需要注意的点写在图纸中； c) DC/DC计算公式写在图纸中，调节电阻尽量选通用的精密电阻； 9)检查所有页面中网络连接，特别是本页中只是网络名的拉线，必须单个确认，在本页中 的连接关系； 10)考虑在关键部分添加相关EMC和ESD器件； 11)新增的器件在选型时要同时考虑批量价格和交期； 12)仔细检查图纸DRC连接错误，重点看每个电源是否孤立，是否有和DC输出源相接； 13)创建的网络表是否能够通过； 14)各电源芯片根据不同工作电压对电阻进行调节和计算； 15)仔细检查每一页面中的文字描述是否需要调整和更新； 16)确定主芯片启动模式：是通过NAND FALSH还是SPI FALSH启动以及其它相关配置需要调 节的电阻； 17)和软件确定NAND FLASH和DDR使用多大内存的； 18)原理图每个器件封装检查,同型号器件是否有封装不一致（特别是0603/0402）； 19)确定主板需要几个固定螺丝孔和贴片定位孔在原理图修改更新，固定螺丝孔内径和外径 参考结构图将封装信息更新到原理图中； 20)更新每页项目命名及页码编号； 21)导出初始BOM，所有NC的器件逐个检查；更新主要器件的封装名和详细型号(芯片)， 同时检查哪些阻容值相近的可以合并，再一起更新至原理图； 22)再次全面检查一次原理图，对一些关键信号和新画的图纸进行重点检查， 23)检查完后再执行以下步骤： a)检查连接页码更新； b)DRC检查一次； c)导出网络表是否通过；
cadence原理图设计规范
原理图设计规范 理念: 设计好一份规范的原理图对设计好PCB/跟机/做客户资料具有指导性意义,是做好一款产品的基础。 一、标准图框图幅 根据实际需要，我公司常用图幅为A2、A3、A4，并有标准格式的图框。其中每一图幅可根据方向分为Landscape（纵向）及Portrait（横向）。在选用图纸时，应能准确清晰的表达区域电路的完整功能。 二、电路布局 原理图的作用是表示电路连接关系，因此需要注意电路结构的易读性。一般可将电路按照功能划分成几个部分，并按照信号流程将各部分合理布局。连线时，需注意避免线条的不必要交叉，以免难于辨识。具体要求如下： 1. 各功能块布局要合理, 整份原理图需布局均衡. 避免有些地方很挤,而有些 地方又很松, PCB 设计同等道理. 2. 尽量将各功能部分模块化(如功放,RADIO, E.VOL, SUB-WOOFER 等),以便于同 类机型资源共享, 各功能模块界线需清晰. 3. 接插口(如电源/喇叭插座, AUX IN, RCA OUTPUT, KB/CD SERVO 接口等)尽 量分布在图纸的四周围, 示意出实际接口外形及每一接脚的功能. 4. 可调元件(如电位器), 切换开关等对应的功能需标识清楚. 5. 滤波器件(如高/低频滤波电容,电感)需置于作用部位的就近处. 6. 重要的控制或信号线需标明流向及用文字标明功能. 7. CPU 为整机的控制中心, 接口线最多. 故CPU周边需留多一些空间进行布线 及相关标注,而不致于显得过分拥挤. 8. CPU 的设置管脚(如AREA1/AREA2, CLOCK1/CLOCK2等)需于旁边做一表格进 行对应设置的说明. 9. 重要器件(如接插座,IC, TUNER 等)外框用粗体线(统一 0.5mm). 10. 元件标号照公司要求按功能块进行标识. 11. 元件参数/数值务求准确标识. 特别留意功率电阻一定需标明功率值, 高耐 压的滤波电容需标明耐压值. 12. 每张原理图都需有公司的标准图框,并标明对应图纸的功能,文件名,制图人 名/审核人名, 日期, 版本号.
Cadence-原理图批量修改元器件属性
一、导出BOM 前提条件：对所有器件的位号进行过检测。不允许出来两个器件使用相同的位号。最简单的方式是通过Tool→Annotate重新进行编排，保证不会出错。 步骤1，选中所在的工程设计，如下图 步骤2，点击Tools→Bill of Meterials
步骤3：选中“Place each part entry on a separate line”，并且在header和Combined propert string 中输入你所想要导出的参数，其中必须选择”Reference”，这个是器件的位号，属于唯一值，后面有大用。 至此，BOM已经按照我们想要的格式导出来的。接下来就是修改BOM 二、修改BOM的内容 步骤1：打开BOM，刚打开的BOM应该是长得跟下面差不多
应该是这样。 这个演示只是装简单地添加了一个叫做Mount的属性，用于表明这个器件要不要焊接
修改完成后，如下图所示： 三、生成upd文件。 Cadence Capture CIS能够从UPD文件中自动更新器件的属性。所以一个很重要的步骤就是生成UPD文件。 UPD文件格式的基本样子是这样子的： "{Part Reference}" "TOL" "R1" "10%" "U1" "/IGNORE/" 步骤1：添加分号。方便起见将工作簿修改一下名字，同时增加两个新的工作页。如下图
步骤2：在sheet2的A1格中输入="$"&sheet1!A1&"$" 。如下图所示。这样做的目录是将sheet1的A1格的内容前后各加一个$号。其实添加$号也不是最终目的，只是这样操作比较简单
OrCAD_Capture_CIS原理图设计教程
OrCAD Capture CIS 原理图设计教程
目录 第1章概述 (4) 1.1原理图设计基本过程 (4) 1.2原理图编辑窗口 (6) 1.2.1主命令菜单 (6) 1.2.2工具栏 (11) 1.3本章小结 (13) 第2章原理图绘制 (14) 2.1添加元件库及放置元件 (14) 2.1.1添加元件库 (14) 2.1.2放置普通元器件 (16) 2.1.3放置电源和地 (17) 2.1.4元件的基本操作 (17) 2.2创建电气连接 (18) 2.2.1在同一个页面创建电气互联 (18) 2.2.2在不同页面之间创建电气互联 (19) 2.2.3使用总线创建连接 (20) 2.3原理图绘制的其它操作 (21) 2.3.1放置文本 (21) 2.3.2放置图形 (22) 2.4打印原理图 (22) 2.4.1原理图页的相关操作 (22) 2.4.2原理图设置及打印 (22) 2.5本章小结 (24) 第3章原理图的后处理 (25) 3.1检验原理图 (25) 3.1.1原理图初步检查 (25) 3.1.2设计规则检查 (26) 3.2原理图的添加修改 (27) 3.2.1批量替换 (28) 3.2.2批量更新 (28) 3.2.3元器件编号 (28) 3.3添加封装属性 (32) 3.3.1单个添加 (32) 3.3.2批量添加 (33) 3.4生成网表与元件清单 (34) 3.4.1生成网表 (34) 3.4.2生成元件清单 (36) 3.5单元小结 (38) 第4章层电路设计 (39) 4.1拼接式电路 (39) 4.2分层式电路结构 (39) 4.3简单分层式电路图的绘制 (39) 4.4复合分层式电路图的绘制 (44)
Cadence原理图设计简介
原理图设计简介 本文简要介绍了原理图的设计过程，希望能对初学者有所帮助。 一．建立一个新的工程 在进行一个新的设计时，首先必须利用Project Manager 对该设计目录进行配置，使该目录具有如下的文件结构。 所用的文件库 信息。 Design directory 启动Project Manager Open: 打开一个已有Project . New :建立一个新的Project . 点击New 如下图： cadence 将会以你所填入的project name 如：myproject 给project file 和design library 分别命
名为myproject.cpm和myproject.lib 点击下一步 Available Library：列出所有可选择的库。包括cadence自带库等。Project Library：个人工程中将用到的所有库。如myproject_lib 点击下一步 点击下一步
点击Finish完成对设计目录的配置。 为统一原理图库，所有共享的原理图库统一放在CDMA硬件讨论园地----PCB设计专栏内。 其中：libcdma 目录为IS95项目所用的器件库。 libcdma1目录为IS95项目之后所用的器件库。 每台机器上只能存放一套共享的原理图库，一般指定放在D：盘的根目录下， 即：D：\libcdma , D：\libcdma1 ... * 注意：设计开始时，应该首先将机器上的库与共享的原理图库同步。 下面介绍如何将共享库加入到自己的工程库中。 点击Setup 点击Edit 编辑cds.lib文件。添入以下语句: define libcdma d:\libcdma define libcdma1 d:\libcdma1 则库libcdma , libcdma1被加入Availiable Library 项内。如下图：
Orcad Capture CIS原理图常用快捷键
Orcad Capture CIS原理图常用快捷鍵 CIS Explore Ctrl+T ab 切换到原理图页面而不关闭CIS Explore CIS Explore Ctrl+Shift+Tab 切换到原理图页面而不关闭CIS Explore 原理图页面编辑CTRL+A 全选所有 原理图页面编辑 B 放置总线BUS 原理图页面编辑 E 放置总线BUS的分支Entry 原理图页面编辑 F 放置电源符号 原理图页面编辑G 放置GND符号 原理图页面编辑J 放置连接点 原理图页面编辑N 放置网络别名 原理图页面编辑P 放置元件(从元件库) 原理图页面编辑T 放置文本Text 原理图页面编辑W 放置电气连线 原理图页面编辑Y 放置图形连线 原理图页面编辑X 放置无连接符号 原理图页面编辑F7 记录宏操作 原理图页面编辑F8 回放宏操作 原理图页面编辑F9 配置宏操作 元件库编辑(绘图) CTRL+B 跳转至前一个part 元件库编辑(绘图) CTRL+N 跳转至后一个part 原理图页面及元件库编辑CTRL+E 编辑属性 原理图页面及元件库编辑CTRL+F 查找 原理图页面及元件库编辑CTRL+T 吸附格点设置 原理图页面及元件库编辑CTRL+Y 重做(恢复) 原理图页面及元件库编辑CTRL+Z 撤销 原理图页面及元件库编辑F4 重复操作 原理图页面及元件库编辑 C 以鼠标指针为中心 原理图页面及元件库编辑H 水平镜像 原理图页面及元件库编辑I 放大 原理图页面及元件库编辑O 缩小 原理图页面及元件库编辑R 旋转 原理图页面及元件库编辑V 垂直镜像 原理图页面及元件库编辑 E 结束连线、BUS、图形连线
cadence原理图设计
本文简要介绍了cadence原理图的设计过程，希望能对初学者有所帮助。 一．建立一个新的工程 在进行一个新的设计时，首先必须利用Project Manager 对该设计目录进行配置，使该目录具有如下的文件结构。 下面举例说明： 启动Project Manager Open: 打开一个已有Project . New :建立一个新的Project . 点击New 如下图: cadence 将会以你所填入的project name 如：myproject 给project file和design library分别命名为myproject.cpm 和myproject.lib
点击下一步 Available Library：列出所有可选择的库。包括cadence 自带库等。Project Library：个人工程中将用到的所有库。如myproject_lib 点击下一步 点击下一步
点击Finish完成对设计目录的配置。 为统一原理图库，所有共享的原理图库统一放在CDMA 硬件讨论园地----PCB 设计专栏内。其中： libcdma 目录为IS95 项目所用的器件库。libcdma1 目录为IS95 项目之后所用的器件库。 每台机器上只能存放一套共享的原理图库，一般指定放在D：盘的根目录下，即：D：libcdma , D：libcdma1 ... * 注意：设计开始时，应该首先将机器上的库与共享的原理图库同步。 下面介绍如何将共享库加入到自己的工程库中。 点击 Edit 编辑cds.lib 文件。添入以下语句: define libcdma d:libcdma define libcdma1 d:libcdma1 则库libcdma , libcdma1 被加入Availiable Library 项内。如下图：
CADENCE 培训(原理图设计一)
CONCEPT-HDL原理图设计 一．创建新项目 1．用Project Manager建立Project *注意：在这里最好新建一个自己的设计目录并将所用库拷到本目录下，如果用默认的目录和库，很容易将目录结构搞乱。记住一定要编辑cds.lib文件 在Project Manager工具栏中选择File->New，将出现一个建立Project的对话框，按着提示新建了一个cpm文件并建立起了一个Lib:Cell:View:File结构的目录层次。其中Lib、Cell和View分别表示一组目录。在实际使用中发现，认识并理解这个结构，对学习这套工具的使用很有帮助。下图显示了一个典型的Lib:Cell:View目录结构： 由上图可以看出Lib目录是一个库目录，该目录下包含了所有的Cells。每个Cell目录下存放了一个设计（这里的设计是指PCB或芯片的设计，因此PCB中使用的芯片也被认为是一个设计而存在Cell目录下）的所有数据。这些数据又被分类归入各个VIEW。比如，UAS项目中交换板的Cell目录是SPB，在SPB下有schematic,symbol,package和physical等view目录。每个View目录下包含了一个设计的某一方面的数据。比如，原理图数据都被存放在sch_n VIEW(n表示原理图的版本号)。而Layout数据则被放physical下。
cadence原理图到PCB(原创)
首先说明一下我的版本是Allergro SPB 16.2。原理图设计用的是OrCAD Capture，PCB设计用的是Allegro PCB Design GXL。 教材手里有好几种，网上找的、图书馆借的。在Altium Designer里面原理图转PCB是个很简单的事情，可是在cadence里面，折腾了好几天才能通过这一步。怎么说呢，这些教材讲的都不够细，尤其是在如何操作软件这上面，完全是把help手册翻译了一遍，反而把大家在学习protel时候就知道的东西啰嗦了半天。 cadence 原理图转PCB网上流传有两种方法，我现在也只会这两种。 切入正题吧。原理图转PCB之间沟通的纽带是netlist文件，就是网表文件。正确生成网表文件的前提是原理图正确，能通过DRC检查。如果只画原理图不需要layout那就不用生成网表，在footprint选项里也不用填，否则要填上对应的封装名称，即使你没有这个封装填上封装名称也能生成网表，可以在生成网表之后再去画封装。 画封装，打开Allegro PCB Design GXL，File-New-Package symbol(wizard)。为了下文讲解，设置名称就叫dip40-8051，路径自己设定，最好不要有中文名。选DIP-next-load template-next-next-引脚数填40-next-选择焊盘（任意）-保存。 先别急，还有一项重要的事情没做，那就是生成device文件。其中的一种方法用到了它。如何生成呢，在生成封装之后，File-create device file 就可以啦，记住文件格式是.txt，和你刚才设计封装库放在同一目录下。此时可以退出 Allegro PCB Design GXL。 两种办法之前的工作都要把原理图设计好，如果你只想体验一下流程的话随便弄个IC（如8051），设计即正确，不要考虑电气特性。在属性设置里面把footprint名称填上任意名称，如（dip40-8051）。接着把不用的管教都XX掉。弄好之后进行DRC检查，有警告不要紧，只要没有错误就可以。体验流程嘛！检查无误就可以生成网表了。 生成网表第一种方法（三个文件pstchip.dat、pstxnet、pstxprt）： 在capture里面，通过DRC检查之后，选Create Netlist出现上图对话框。默认标签是PCB editor，也
ORCAD 原理图设计规范
一、原理图的构成 原理图分为“封面、方框图、注解信息、图纸、电源管理及时序、版本升级记录”六个部分，所有的原理图都必须包括这六个部分。 1、封面 原理图的封面重点描述各张图纸的功能，对功能的描述要完整、简明扼要。此外，封面应包括如下内容： 1.1版权声明标准信息，必须在每页Title block都有；”PROPERTY NOTE:this document contains Information confidential and property to Topstar and shall not be reproduced or transferred to other documents or disclosed to others or used for any purpose other than that for which it was obtained without the expressed written consent of Topstar” 1.2产品名称； 1.3原理图对应的PCB版本号，如“Ver：A”; 1.4Design或Official release的时间; 1.5功能模块内容及其对应的图纸页码表格; 1.6设计、检查和批核人员的签名和签署日期; 2、方框图 方框图是用来简述设计的基本原理，同时描述各张图纸的功能，对功能的描述要简明扼要，任外重点描述各个功能模块之间的关系，包括如下内容： 2.1简单的功能模块示意图； 2.2用连接线和文字说明来描述模块之间的主要连接关系； 2.3各个功能块所在的图纸页码； 2.4各个功能模块工作电源。 2.5电源部分方框图反映各个电源之间的生成关系。 3、注解信息 注解信息着重罗列了电源类型和地址信息，包括如下内容： 3.1所有电源列表； 3.2ACPI电源状态； 3.3SMBUS设备和地址分布； 3.4PCI设备和设备号、设备的IDSEL#、中断、仲裁等相关信息列表； 3.5唤醒事件列表； 3.6其他的读图补充信息。 4、图纸 原理图的图纸部分是电路实现的具体方案，图纸的绘制应尽量美观，模块编排和分类清晰、可读性好、便于重复使用、风格统一。相关的元件尽量放在一张图上，能连线的尽量连线，尽量减少互连线的交叉，如果需要交叉才能连接的则用网络名称相连。图纸部分通常包括若干页的电路图，每页都有以下部分内容： 4.1从标准库提取的元器件,元件编号,vaule和footprint以及option属性。 4.2信号线、信号线名即网络名。 4.3信号线之间连接的节点。 https://www.360docs.net/doc/503440826.html,yout特殊要求 1)元件摆放位置要求,设计环节为了保证设计初衷的落实，对相关环节的要求应该 以文字形式表达出来。 2)对于电流不小于50mA的网络一定要标明电流大小，如：14.7Amp，以方便CAD 布局、布线和规定线宽。特殊线宽要求，需要标注。 3)信号的上拉下拉电阻、滤波电容等，尽量与相应的器件放在同一张图上，以方