七人表决电路实验设计

七人表决电路实验设计
七人表决电路实验设计

七人表决电路实验设计

xxx

(xx大学xx学院山东 xx 27xxxx)

题目:

设计一个7人表决电路,参加表决者7人,同意为1,不同意为0,同意者过半则表决通过,绿指示灯亮;表决不通过则红指示灯亮。

摘要:

七人表决电路是一种简单实用的小器件,只需要知道表决者通过票数的多少,便可知表决结果。利用变量的累加和就能够得出表决者通过票数的数目,根据对变量累加和的判断,可以直接得出表决结果。

关键字:通过票数;变量累加和;表决结果。

xxx

(xx University:School of xx shandong xx 27xxxx)

Abstract:

Seven people vote circuit is a small simple and useful device,with the number of the pass tickets can we have the finally https://www.360docs.net/doc/7615902965.html,e the variable quantity total number we will get the number of the pass tickets,depends on the judgement of the variable result total number,we will see the vote result.

Key word: the pass tickets; the variable quantity total number; vote result.

1.根据设计要求,系统的组成框如图一所示:

(图一)

2.设计思路:

根据7人表决电路设计要求,7人中至少有4个通过才可以表决通过,故可以在程序中设置一个变量temp,使其在表决电路中遇1则加1,遇0则加0(设计中1表示通过,0表示不通过)。当temp>=4时,表示表决通过,当temp<4时表决不通过。利用QUARTUS II软件进行VHDL 编程,并依靠其软件功能生成逻辑电路图,完成器件设计。

3.VHDL源程序:

library ieee;

use ieee.std_logic_1164.all;

use ieee.std_logic_unsigned.all;

entity vote7 is

port (men:in std_logic_vector(6 downto 0);

output: out bit);

end vote7;

architecture behave OF vote7 IS

begin

process(men)

variable temp: integer range 0 to 7;

begin

temp:=0;

for i in 0 to 6 loop

if(men(i)='1')then

temp:=temp+1;

else

temp:=temp;

end if;

end loop;

case temp is

when 0 to 3 =>output<='0';

when 4 to 7 =>output<='1';

end case ;

end process;

end behave;

4.利用QUARTUS II生成的逻辑器件电路图如图二所示:

(图二)

通过生成的逻辑电路图可以看出,所设计的器件为组合逻辑电路,不包含时序逻辑器件。

5.七人表决电路仿真波形及分析:

(图三)

表决者进行表决时,1表示通过,0表示不通过,当表决者通过人数≥4时,七人表决处理器会输出通过信号,即output为1,绿指示灯亮;当表决者通过人数<4时,output为0,红指示灯亮。

6.运行过程中使用资源情况如下所示:

(图四)

7.延时分析:

(图五)

(图六)

由于七人表决电路中所使用的器件全部为组合逻辑元件,所以在运行过程中不可避免的会出现延时现象,对于每个输入在电路中的延时不同,具体延时如图六所示。

8.论结:

本文利用VHDL程序设计出七人表决电路器件,表现出EDA设计的简单,实用的特点,同时也体现出电子设计自动化在电子产品设计中的方便性,快捷性以及资源节约性(主要表现在设计过程中的更改,调试)。通过仿真结果可以得出,此设计是正确可行的。

9.参考文献:

(1) 潘松,黄继业.2006. EDA技术实用教程(第三版).北京:科学出版社

(2) 潘松,王国栋.2001.VHDL实用教程(修订版).成都:成都电子科技大学出版社

(3) 王锁萍.2000.电子设计自动化(EDA)教程.成都:成都电子科技大学出版社

xx年xx月xx日

指导老师:xxx

四选一、四位比较器、加法器、计数器、巴克码发生器、七人表决器

EDA实验报告 姓名: 学号: 班级:

实验14选1数据选择器的设计 一、实验目的 1.学习EDA软件的基本操作。 2.学习使用原理图进行设计输入。 3.初步掌握器件设计输入、编译、仿真和编程的过程。 4.学习实验开发系统的使用方法。 二、实验仪器与器材 1.EDA开发软件一套 2.微机一台 3.实验开发系统一台 4.打印机一台 三、实验说明 本实验通过使用基本门电路完成4选1数据选择器的设计,初步掌握EDA设计方法中的设计输入、编译、综合、仿真和编程的过程。实验结果可通过实验开发系统验证,在实验开发系统上选择高、低电平开关作为输入,选择发光二极管显示输出电平值。 本实验使用Quartus II 软件作为设计工具,要求熟悉Quartus II 软件的使用环境和基本操作,如设计输入、编译和适配的过程等。 实验中的设计文件要求用原理图方法输入,实验时,注意原理图编辑器的使用方法。例如,元件、连线、网络名的放置方法和放大、缩小、存盘、退出等命令的使用。学会管脚锁定以及编程下载的方法等。 四、实验要求 1.完成4选1数据选择器的原理图输入并进行编译; 2.对设计的电路进行仿真验证; 3.编程下载并在实验开发系统上验证设计结果。 五、实验结果 4选1数据选择器的原理图: 仿真波形图:

管脚分配:

实验2 四位比较器 一、实验目的 1.设计四位二进制码比较器,并在实验开发系统上验证。 2.学习层次化设计方法。 二、实验仪器与器材 1.EDA 开发软件 一套 2.微机 一台 3.实验开发系统 一台 4.打印机 一台 5.其它器件与材料 若干 三、实验说明 本实验实现两个4位二进制码的比较器,输入为两个4位二进制码0123A A A A 和 0123B B B B ,输出为M (A=B ),G (A>B )和L (A

七人表决器实验报告

七人表决器 一.实验目的 1.掌握Quartus II软件安装,熟悉Quartus II操作环境。 2.初步了解VHDL语言。 3.学习使用行为级描述方法设计电路。 二.实验原理 七人表决器 使用7个电平开关作为表决器的7个输入变量,输入为电平“1”时表示表决者“赞同”,输入为电平“0”时表示表决者“不赞同”。当表决器的7个输入变量中有不少于4个输入变量输入“1”,那么表决结果输出逻辑高电平,表示表决“通过”,否则,输出逻辑低电平,表示表决“不通过”。 七人表决器的可选设计方案非常多,可以采用使用全加器的组合逻辑。使用VHDL 进行设计的时候,可以选择行为级描述、寄存器级描述,结等方法。 当采用行为级描述的时候,采用一个变量记载选举通过的总人数。当这个变量的数值大于等于4时,表决通过,绿灯亮;否则表决不通过,黄灯亮。因此,设计时,需要检查每一个输入的电平,并且将逻辑高电平的输入数目进行相加,并且进行判断,从而决定表决是否通过。 二.实验内容 1.安装Quartus II软件,熟悉Quartus II操作环境。 2.使用VHDL实现上述描述。 3.波形仿真。 4.生成元件以及RTL 四.设计提示 1.初次接触VHDL应该注意程序的框架结构,数据类型和运算操作符。 2.了解变量和信号的区别。 3.了解进程内外语句的顺序和并行执行的区别。 4.设计文本的端口可如下:

《VHDL 语言与数字逻辑电路设计》实验指导书 - 2 – 设计文本: LIBRARY IEEE; library ieee; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_unsigned.ALL; ENTITY vote7 IS PORT( men:in std_logic_vector(6 downto 0); LedPass,LedFail:OUT std_logic ); END vote7; ARCHITECTURE behave OF vote7 IS signal pass:std_logic; BEGIN PROCESS(men) variable temp:std_logic_vector(2 downto 0); BEGIN temp:="000"; for i in 0 to 6 loop if(men(i)='1')then temp:=temp+1; else temp:=temp+0; end if; end loop; pass<=temp(2); END PROCESS; LedPass<='1' WHEN pass='1'ELSE '0'; LedFail<='1' WHEN pass='0'ELSE '0'; --库和程序包 --实体 --结构体 --结束

组合逻辑电路实验设计

H a r b i n I n s t i t u t e o f T e c h n o l o g y 组合逻辑电路实验设计 血型匹配情况判断电路 一、实验题目: 人的血型有A、B、AB、O四种。输血时输血者的血型与受血者血型必须符合图1中用箭头指示的授受关系。判断输血者与受血者的血型是否符合上述规定,要求用八选一数据选择器(74LS151)及与非门(74LS00)实现。(提示:用两个逻辑变量的4种取值表示输血者的血型,例如00代表A、01代表 B、10代表AB、11代表O。) 图1 二、电路设计: 方案一: 解: 1、题目分析

根据题意,确定有4个输入变量,设为X、Y、M、N;输出变量为P。 其中,用两个逻辑变量X、Y的四中取值表示输血者的血型:00代表A型、01代表B型、10代表AB型、11代表O型。 用另外两个逻辑变量M、N的四种取值表示受血者的血型:00代表A型、01代表B型、10代表AB型、11代表O型。 逻辑输出变量P代表输血者与受血者的血型符合情况:1代表血型符合,0代表血型不符合。 题目中要求用八选一数据选择器(74LS151)及与非门(74LS00)实现电路设计。 2、列写输入与输出变量真值表: 真值表如下图所示 3、逻辑表达式: 根据真值表画出卡诺图:

卡诺图如右图所示: 用八选一数据选择器(74LS151),所以输出逻辑表达式写成最小项和的形式:设X 、Y 、M 为选择变量,X 为高位。 逻辑函数P 的与或标注型表达式: P (X ,Y ,M ,N ) X Y M N X Y M N X Y M N X Y M N X Y M N =+++++ 4、比较表达式: 与标准表达式比较得:267P Nm N m(0,1,3,5)m m =+∑++ 所以,数据选择器中EN=0,0135D D D D N ==== D 2=N ,D 4=0, D 6=D 7=1, 5、逻辑电路图:

单片机七人表决器

一.方案设计 1.设计题目:七人表决器。 2.实训要求 利用AT89S51单片机设计并制作会议表决计票器电路。具体要求如下: 1、可供57个人进行表决,每个人有一个“同意”和一个“反对”按键,表决时两个键先按下的一个有效,若再按另一个键将清楚前一次按键的效能;每次表决每个按键只能是第一次按的有效,多按的次数无效,除非前一次按键的效能已被清楚或没有生效。 2、会议主持人可利用按键控制表决开始和结束;开始表决后,点亮黄色指示灯,表示可以进行表决,同时清楚原来的表决结果;结束表决后显示表决结果;“同意”多于“反对”点亮绿色指示灯,反之点亮红色指示灯。 3、在实现上述功能的基础上增加“同意”数和“反对”数的显示。 二.硬件电路设计和原理。 1.硬件设计思路: 设计题目为5—7人表决器,题目选为七人表决器,七个按键表示同意,七个按键表示反对,各按键与单片机的输入端口相连,因此可选用单片机的四个I/O口,因为在单片机内部P1和P2都有上啦电阻,而P0没有上啦电阻,要在外部加上一个上拉电阻,为了简化电路,把P1和P2口选为按键同意和反对的输入端,因为表决考试和结束要

利用主持人按键来控制,我采用外部中断0和外部中断一来控制其开始和结束;设计要求中需要四张灯,分别为2个红灯,一个黄灯,一个绿灯,其中三个灯用于输出显示,可用单片机的I/O口,另外一个红灯作为电源灯来显示,判断是否通电,因为P1口和P2口用做按键的同意和反对,把P2剩余的I/O口与三个灯连接,分别连接在P2.3,P2.4,P2.5口,因为P0口是低电平有效所以我的P0口与LED现实器相连用于显示反对与同意的人数的多少,采用动态显示的方式,为了保证两个显示器不再相同时间显示相同的数字,所以LED显示器的公共端受另外一组信号的控制,采用延时的方式让它们分别显示出来。 2.元件参数确定: 设计中需要四盏灯,分别为两个红灯,一个绿灯,一个黄灯,P0口的输出端输出高电平一般为5伏左右,最大电流为五毫安,因此必须加上限流电阻,我选用的是470欧的电阻,然后将单片机的最小系统加入此次的电路中。 3.元件清单: 14个开关用于7人同意与反对按键,另外两个开关用做控制投票开始和结束的总开关。 电容:用于单片机的最小系统。 发光二极管:用于表示投票开始与结束,和最后同意与反对票数的对比情况。 电阻:用于限流。

三人表决器实验

三人表决器实验 我们实验采取3种输入方式:原理图方式,VHDL方式,VerilogHDL.你可以只看一种.下面我分别一一介绍 三人表决器的功能描述 三个人分别用手指拨动开关SW1、SW2、SW3来表示自己的意愿,如果对某决议同意,各人就把自己的指拨开关拨到高电平(上方),不同意就把自己的指拨开关拨到低电平(下方)。表决结果用LED(高电平亮)显示,如果决议通过那么实验板上L2(黄灯)亮;如果不通过那么实验板上L1(红灯)亮;如果对某个决议有任意二到三人同意,那么此决议通过,L2亮;如果对某个决议只有一个人或没人同意,那么此决议不通过,L1亮。 采用原理图设计三人表决器 我们根据三人表决器的直值表,可以通过卡诺图化简可以得到: L2=SW1SW2+SW1SW3+SW2SW3 L1=_L2 那么我们可以在MAX+plusII中用原理图实现上面的三人表决器 ~ 下面仅把和VHDL不同的详细写下,相同或基本相同的就一带而过: (1)打开MAX+plusII (2)新建一个图形文件:File菜单>new 新建文件时选择Graphic Editor file

点OK (3)输入设计文件 我们现在在图形文件中输入电路,我们这个电路需要AND2、OR3、NOT三个逻辑门电路和输入输出端,你可以 Symbol ->Enter Symbol(或者双击空白处) 弹出窗口: %

在Symbol Name中输入and2,点OK 同样可以加入or3、input、output、not 对input、output,鼠标左键双击PIN_NAME,那么PIN_NAME被选中,并且变黑,然后输入你要改的名字,如SW1 把元件拖动到合适位置,将光标放到元件的引线出,可以发现光标变为十字星,此时摁住左键就可以进行连线。

实验一组合逻辑电路设计

实验一 组合逻辑电路的设计 一、实验目的: 1、 掌握组合逻辑电路的设计方法。 2、 掌握组合逻辑电路的静态测试方法。 3、 加深FPGA 设计的过程,并比较原理图输入和文本输入的优劣。 4、 理解“毛刺”产生的原因及如何消除其影响。 5、 理解组合逻辑电路的特点。 二、实验的硬件要求: 1、 EDA/SOPC 实验箱。 2、 计算机。 三、实验原理 1、组合逻辑电路的定义 数字逻辑电路可分为两类:组合逻辑电路和时序逻辑电路。组合逻辑电路中不包含记忆单元(触发器、锁存器等),主要由逻辑门电路构成,电路在任何时刻的输出只和当前时刻的输入有关,而与以前的输入无关。时序电路则是指包含了记忆单元的逻辑电路,其输出不仅跟当前电路的输入有关,还和输入信号作用前电路的状态有关。 通常组合逻辑电路可以用图1.1所示结构来描述。其中,X0、X1、…、Xn 为输入信号, L0、L1、…、Lm 为输出信号。输入和输出之间的逻辑函数关系可用式1.1表示: 2、组合逻辑电路的设计方法 组合逻辑电路的设计任务是根据给定的逻辑功能,求出可实现该逻辑功能的最合理组 合电路。理解组合逻辑电路的设计概念应该分两个层次:(1)设计的电路在功能上是完整的,能够满足所有设计要求;(2)考虑到成本和设计复杂度,设计的电路应该是最简单的,设计最优化是设计人员必须努力达到的目标。 在设计组合逻辑电路时,首先需要对实际问题进行逻辑抽象,列出真值表,建立起逻辑模型;然后利用代数法或卡诺图法简化逻辑函数,找到最简或最合理的函数表达式;根据简化的逻辑函数画出逻辑图,并验证电路的功能完整性。设计过程中还应该考虑到一些实际的工程问题,如被选门电路的驱动能力、扇出系数是否足够,信号传递延时是否合乎要求等。组合电路的基本设计步骤可用图1.2来表示。 3、组合逻辑电路的特点及设计时的注意事项 ①组合逻辑电路的输出具有立即性,即输入发生变化时,输出立即变化。(实际电路中 图 1.1 组合逻辑电路框图 L0=F0(X0,X1,···Xn) · · · Lm=F0(X0,X1,···Xn) (1.1) 图 1.2 组合电路设计步骤示意图图

七人表决器

学院名称电子技术基础课程设计报告 七人表决器电路设计报告 学生姓名__ _____ 学号 专业 指导教师 系别__ _ 年月日

一、评语(根据学生答辩情况及其报告质量综合评定)。 二、评分 指导教师签字: 年月日

摘要 本次设计的七人表决器,是投票系统中的客户端,是一种代表投票或举手表决的表决装置。表决时,与会的有关人员只要按动各自表决器上“赞成”“反对”“弃权”的某一按钮,相应灯的明亮即显示出表决结果。在七人表决器中七个人分别用手指拨动开关 SW1、SW2、SW3、SW4、SW5、SW6、SW7 来表示自己的意愿,如果对某决议同意,各人就把自己的指拨开关拨到高电平(上方)不同意就把自己的指拨开关拨到低电平(下方)。表决结果用 LED(高电平亮)显示,如果决议通过那么发光二极管会发亮;如果不通过那么发光二极管就不亮;如果对某个决议有任意四到七人同意,那么此决议通过,发光二极管就会发亮;如果对某个决议只有一个人或没人同意,那么此决议不通过,发光二极管就不会亮。根据设计与制作的主要内容按照设计题目,以及所学的组合逻辑所学的知识及数字电路和嵌入式的知识完成七人表决器的设计,使之能够满足表决时少数服从多数的表决规则,根据逻辑真值表和逻辑表达式完成表决功能。首先根据七人多数表决电路列出真值表,进行化简,写出逻辑表达式,画出逻辑图。

目录 1 概述 (1) 2 系统总体方案及硬件设计 (2) 2.1电路的总体原理框图 (2) 2.2元件选择 (2) 3 各模块设计 (3) 3.1投票按键部分电路设计 (3) 3.2输入转换部分及控制电路 (3) 3.3票数统计部分及控制电路 (4) 3.4票据分析与结果显示分 (5) 3.5总体电路 (7) 4 软件仿真 (8) 5 课程设计体会 (9) 参考文献(按照标准格式) (10)

数电实验报告 实验二 组合逻辑电路的设计

实验二组合逻辑电路的设计 一、实验目的 1.掌握组合逻辑电路的设计方法及功能测试方法。 2.熟悉组合电路的特点。 二、实验仪器及材料 a) TDS-4数电实验箱、双踪示波器、数字万用表。 b) 参考元件:74LS86、74LS00。 三、预习要求及思考题 1.预习要求: 1)所用中规模集成组件的功能、外部引线排列及使用方法。 2) 组合逻辑电路的功能特点和结构特点. 3) 中规模集成组件一般分析及设计方法. 4)用multisim软件对实验进行仿真并分析实验是否成功。 2.思考题 在进行组合逻辑电路设计时,什么是最佳设计方案? 四、实验原理 1.本实验所用到的集成电路的引脚功能图见附录 2.用集成电路进行组合逻辑电路设计的一般步骤是: 1)根据设计要求,定义输入逻辑变量和输出逻辑变量,然后列出真值表; 2)利用卡络图或公式法得出最简逻辑表达式,并根据设计要求所指定的门电路或选定的门电路,将最简逻辑表达式变换为与所指定门电路相应的形式; 3)画出逻辑图; 4)用逻辑门或组件构成实际电路,最后测试验证其逻辑功能。 五、实验内容 1.用四2输入异或门(74LS86)和四2输入与非门(74LS00)设计一个一位全加器。 1)列出真值表,如下表2-1。其中A i、B i、C i分别为一个加数、另一个加数、低位向本位的进位;S i、C i+1分别为本位和、本位向高位的进位。 2)由表2-1全加器真值表写出函数表达式。

3)将上面两逻辑表达式转换为能用四2输入异或门(74LS86)和四2输入与非门(74LS00)实现的表达式。 4)画出逻辑电路图如图2-1,并在图中标明芯片引脚号。按图选择需要的集成块及门电路连线,将A i、B i、C i接逻辑开关,输出Si、Ci+1接发光二极管。改变输入信 号的状态验证真值表。 2.在一个射击游戏中,每人可打三枪,一枪打鸟(A),一枪打鸡(B),一枪打兔子(C)。 规则是:打中两枪并且其中有一枪必须是打中鸟者得奖(Z)。试用与非门设计判断得奖的电路。(请按照设计步骤独立完成之) 五、实验报告要求: 1.画出实验电路连线示意图,整理实验数据,分析实验结果与理论值是否相等。 2.设计判断得奖电路时需写出真值表及得到相应输出表达式以及逻辑电路图。 3.总结中规模集成电路的使用方法及功能。

七人表决器

EDA技术课程设计设计题目:七人表决器设计 院系:电气信息学院 专业年级:电子信息工程2010级 学生姓名:XXX 学号:XXXXXXX 指导教师:XXXXX 时间:2013年1月13日

用VHDL 设计七人表决器 一、实验目的 1、熟悉 VHDL 的编程。 2、熟悉七人表决器的工作原理。 3、进一步了解实验系统的硬件结构。 二、实验原理 所谓表决器就是对于一个行为,由多个人投票,如果同意的票数过半,就认为此行为可行;否则如果否决的票数过半,则认为此行为无效。 七人表决器顾名思义就是由七个人来投票,当同意的票数大于或者等于4 时,则认为同意;反之,当否决的票数大于或者等于4时,则认为不同意。实验中用7个拨动开关来表示七个人,当对应的拨动开关输入为‘1’时,表示此人同意;否则若拨动开关输入为‘0’,则表示此人反对。表决的结果用一个LED表示,若表决的结果为同意,则 LED 被点亮;否则,如果表决的结果为反对,则 LED 不会被点亮。同时,数码管上显示通过的票数。 三、实验内容 本实验就是利用实验系统中的拨动开关模块和LED模 块以及数码管模块来实现一个简单的七人表决器的功能。 拨动开关模块中的K1~K7表示七个人,当拨动开关输入为 ‘1’时,表示对应的人投同意票,否则当拨动开关输入为

‘0’时,表示对应的人投反对票;LED 模块中 LED1 表示七人表决的结果,当 LED1 点亮时,表示此行为通过表决;否则当 LED1 熄灭时,表示此行为未通过表决。同时通过的票数在数码管上显示出来。 四、硬件系统组成框图 五、VHDL程序实现 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity bjq7 is

七人表决器实验报告

竭诚为您提供优质文档/双击可除七人表决器实验报告 篇一:哈工大电工学新技术实践实验报告-7人表决器 总成绩: 一、设计任务 1、有七人参与表决,显示赞同者个数。 2当赞同者达到及超过4人时,绿灯显示表示通过。 二、设计条件 本设计基于软件multisim10.0.1进行仿真,在电机楼实验室20XX5进行验证。 三、设计要求 1、熟悉74Ls161,74Ls151,数码管的工作原理。 2、设计相应的电路图,标注元件参数,并进行仿真验证。 四、设计内容 1.电路原理图(含管脚接线)电路原理图如图1所示 图1电路原理图 2.计算与仿真分析

仿真结果如图2、3、4所示 图2仿真结果 图4仿真结果 4.调试流程 调试流程如图5所示 图5调试流程 5.设计和使用说明 74Ls151芯片为互补输出的8选1数据选择器,引脚排列如图6所示,功能见表1。选择控制端(地址端)为c~A,按二进制译码,从8个输入数据D0~D7中,选择一个需要的数据送到输出端Y,g为使能端,低电平有效。 (1)使能端g=1时,不论c~A状态如何,均无输出(Y=0,w=1),多路开关被禁止。 (2)使能端g=0时,多路开关正常工作,根据地址码c、b、A的状态选择D0~D7中某一个通道的数据输送到输出端Y。如:cbA=000,则选择D0数据到输出端,即Y=D0。如:cbA=001,则选择D1数据到输出端,即Y=D1,其余类推。 图674Ls151引脚排列 表174Ls151功能表 74Ls161功能: (1)异步置“0”功能:接好电源和地,将清除端接低

电平无论其他各输入端的状态如何,测试计数器的输出端,如果操作无误Q3~Q0均为0。 (2)预置数功能:将清除端接高电平,预置控制端接低电平,数据输入端D3~D0置0011,在cp的上升沿作用后,测试输出端Q3~Q0的电平。如果操作准确,D3~D0的数据为0011,说明D3~D0的数据已预置到Q3~Q0端。 (3)计数和进位功能:将LD、cr、ceT、cep端均接高电平,cLK端输入单脉冲,记录输出端状态。如果操作准确,每输入一个cp 脉冲,计数器就进行一 篇二:课程设计报告---七人表决器设计 电子综合设计 题目 学院 专业 班级学生姓名指导教师 七人抢答器设计计信学院电子信息工程 20XX年6月18日 一、设计原理 所谓表决器就是对于一个行为,由多个人投票,如果同意的票数过半,就认为此行为可行;否则如果否决的票数过半,则认为此行为无效。七人表决器顾名思义就是由七个人

组合逻辑电路实验报告

组合逻辑电路实验报告

图6-1:O型静态险象 如图6-1所示电路 其输出函数Z=A+A,在电路达到稳定时,即静态时,输出F 总是1。然而在输入A变化时(动态时)从图6-1(b)可见,在输出Z的某些瞬间会出现O,即当A经历1→0的变化时,Z出现窄脉冲,即电路存在静态O型险象。 进一步研究得知,对于任何复杂的按“与或”或“或与”函数式构成的组合电路中,只要能成为A+A或AA的形式,必然存在险象。为了消除此险象,可以增加校正项,前者的校正项为被赋值各变量的“乘积项”,后者的校正项为被赋值各变量的“和项”。 还可以用卡诺图的方法来判断组合电路是否存在静态险象,以及找出校正项来消除静态险象。 实验设备与器件 1.+5V直流电源 2.双踪示波器 3.连续脉冲源 4.逻辑电平开关 5.0-1指示器

(3)根据真值表画出逻辑函数Si、Ci的卡诺图 (4)按图6-5要求,选择与非门并接线,进行测试,将测试结果填入下表,并与上面真值表进行比较逻辑功能是否一致。 4.分析、测试用异或门、或非门和非门组成的全加器逻辑电路。 根据全加器的逻辑表达式

全加和Di =(Ai⊕Bi)⊕Di-1 进位Gi =(Ai⊕Bi)·Di-1+Ai·Bi 可知一位全加器可以用两个异或门和两个与门一个或门组成。(1)画出用上述门电路实现的全加器逻辑电路。 (2)按所画的原理图,选择器件,并在实验箱上接线。(3)进行逻辑功能测试,将结果填入自拟表格中,判断测试是否正确。 5.观察冒险现象 按图6-6接线,当B=1,C=1时,A输入矩形波(f=1MHZ 以上),用示波器观察Z输出波形。并用添加校正项方法消除险象。

实验一组合逻辑电路设计

电子信息工程晓旭 2011117147 实验一组合逻辑电路设计(含门电路功能测试) 一.实验目的 1掌握常用门电路的逻辑功能。 2掌握用小规模集成电路设计组合逻辑电路的方法。 3掌握组合逻辑电路的功能测试方法。 二.实验设备与器材 数字电路实验箱一个 双踪示波器一部 稳压电源一部 数字多用表一个 74LS20 二4 输入与非门一片 74LS00 四2 输入与非门一片 74LS10 三3 输入与非门一片 三 .实验任务 1对74LS00,74LS20逻辑门进行功能测试。静态测试列出真值表,动态测试画出波形图,并说明测试的门电路功能是否正常。 2分析测试1.7中各个电路逻辑功能并根据测试结果写出它们的逻辑表达式。 3设计控制楼梯电灯的开关控制器。设楼上,楼下各装一个开关,要求两个开关均可以控制楼梯电灯。 4某公司设计一个优先级区分器。该公司收到有A,B,C,三类,A,类的优先级最高,B 类次之,C类最低。到达时,其对应的指示灯亮起,提醒工作人员及时处理。当不同类的同时到达时,对优先级最高的先做处理,其对应的指示灯亮,优先级低的暂不理会。按组合逻辑电路的一般设计步骤设计电路完成此功能,输入输出高低电平代表到

实验一: (1)74LS00的静态逻辑功能测试 实验器材:直流电压源,电阻,发光二极管,74LS00,与非门,开关,三极管 实验目的:静态逻辑功能测试用来检查门电路的真值表,确认门电路的逻辑功能正确与否 实验过程:将74LS00中的一个与非门的输入端A,B分别作为输入逻辑变量,加高低电平,观测输出电平是否符合真值表描述功能。 电路如图1: 图1 真值表1.1: 实验问题:与非门的引脚要连接正确,注意接地线及直流电源 实验结果:由二极管的发光情况可判断出74LS00 实现二输入与非门的功能 (2)71LS00的动态逻辑功能测试 实验器材:函数发生器,示波器,74LS00,与非门,开关,直流电压源 实验目的:测试74LS00与非门的逻辑功能 实验容:动态测试适合用于数字系统中逻辑功能的检查,测试时,电路输入串行数字

七人表决器实验

3.3实验三七人表决器设计 3.3.1实验目的 1、掌握用QuartusII软件设计基本数字系统流程及注意事项。 2、进一步熟练掌握程序的编译、仿真、生成模块及芯片引脚号码锁定方法。 3、掌握分层设计的方法和注意事项 4、在实验报告中,总结数字系统设计步骤及注意事项。 3.3.2实验内容 基于QuartusII软件及VHDL语言实现七人表决器。当参与表决的7人中有4个或4个以上赞同时,表决器输出“1”表示通过,否则输出“0”表示不通过,并显示赞成和反对的人数。用7个开关作为表决器的7个输入变量,数码管显示人数,LED灯显示是否通过。 本实验4学时。 3.3.3实验仪器 ZY11EDA13BE型实验箱。 3.3.4实验原理 分析实验要求,七人表决器系统主要由两个模块构成:投票计数模块和数码管显示模块。 一、建立项目 (1)新建文件夹。路径及文件名中不可出现汉字。 (2)新建项目。一个数字系统可以由多个模块构成,使所有模块连接在一起的总文件叫做顶层文件,只有顶层文件名可以且必须与项目名相同。项目取名为bjq7。 (3)选择芯片

二、建立文件 首先,建立各个VHDL功能模块。 1.投票计数模块。 (1)新建VHDL文件 编辑VHDL程序。投票计数模块输入为七个电平开关input,输出为同意的人数agree,反对的人数disagree,是否通过指示灯y,程序清单如下: library ieee;

use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity BJQ is port(input:in std_logic_vector(6downto0);七个输入开关agree:out std_logic_vector(3downto0);同意的人数 disagree:out std_logic_vector(3downto0);不同意的人数 y:out std_logic);是否通过标志 end; architecture one of BJQ is begin process(input) variable cnt:integer range0to7; variable cnt0:integer range0to7; begin cnt:=0; for i in6downto0loop if input(i)='1'then cnt:=cnt+1; end if; end loop; cnt0:=7-cnt; if cnt>3then y<='0'; else y<='1'; end if; case cnt is when0=>agree<="0000"; when1=>agree<="0001"; when2=>agree<="0010"; when3=>agree<="0011"; when4=>agree<="0100"; when5=>agree<="0101"; when6=>agree<="0110"; when7=>agree<="0111"; when others=>agree<="0000"; end case; case cnt0is when0=>disagree<="0000"; when1=>disagree<="0001"; when2=>disagree<="0010"; when3=>disagree<="0011"; when4=>disagree<="0100"; when5=>disagree<="0101"; when6=>disagree<="0110"; when7=>disagree<="0111";

三人表决器电路的设计与安装

三人表决器电路的设计与安装

一、实验目的 正确理解数字电路的要求,能知道与门、或门、非门的含义;做到了解要用到的每个芯片是什么门集成电路以及芯片的各个引脚都具有哪些功能,我们可以去图书馆查阅书籍也可上网去阅读相关的网页资料。做到能真正了解数字电路的构造原理,这样我们才可以更好地焊好我们想要实现的功能产品以及学好有关数字电路方面的知识。 二、实验要求 1)判断正确的引脚位置; 2)理解数字电路的原理,掌握操作步骤,能正确安装所选定的电路; 3)掌握测试仪表仪器检测原件的使用及调整; 4)会根据测试结果分析故障产生的原因; 5)会利用原理图纸,判断具体故障的原因; 6)会根据自己所仿真的电路原理图画出实物装配图。 三、实验所需元件清单如下表所示: 序号种类名称规格型号数量 1 U1 芯片74LS00 1 2 U2 芯片74LS10 1 3 R1、R2、R3 电阻1KΩ 3 4 R4 电阻300Ω 1 5 S1、S2、S3 按钮普通 3 6 LED 发光二极管单色发光二级管 1 四、实验产品所需主要芯片介绍 74LS00芯片是常用的具有四组2输入端的与非门集成电路, 74LS10芯片是常用的具有三组3输入端的与非门集成电路,他们的作用都是实现一个与非门。其引脚排列分别如下图所示。

74LS00管脚排列图 74LS10管脚排列图 五、三人表决器逻辑电路设计 5.1、设计要求:当A、B、C三人表决某个提案时,两人或两人以上同意,提案通过,否则提案不通过。用与非门实现电路。 设A、B、C三个人为输入变量,同意提案时用输入1表示,不同意时用输入0表示;表决结果Y为输出变量,提案通过用输出1表示,提案不通过用输出0表示。由此可列出真值表,如下表所示。

课程设计试验报告三人表决器

武汉纺织大学《数字逻辑》课程设计报告 题目:三裁判表决器 院系:数学与计算机学院 专业班级:计科094 学号:0904681223 学生姓名:李勤 指导教师:朱勇 2011年 5 月20 日

一、 引言 通过对传统数字电路的设计,掌握对数字逻辑设计概念的熟悉。 二、系统介绍: 主要仪器是TOS-2数字电路实验系统。选用的芯片是74LS151 8-1数据选择器。通过设计好的逻辑表达式,在TOS--2数字电路上选择好个个需要连入的拐脚,进行连线。实现三人表决器的功能。 三、设计任务及设计原理: 引脚图 功能表 设计有三个变量输入A ,B C ,二个输出 W ,F,其中F=W , 逻辑表达式: F=ABC C AB C B A BC A +++。A,B,C 通过三个开关相接,把D0---D7设置好之后, 16 15 14 13 12 11 10 9 74LS151 1 2 3 4 5 6 7 8V CC D 4 D 5 D 6 D 7 A 0 A 1 A 2D 3 D 2 D 1 D 0 Y Y S GND 输 入输 出D A 2 A 1 A 0 S Y Y × × × × 1D 0 0 0 0 0 D 1 0 0 1 0 D 2 0 1 0 0D 3 0 1 1 0D 4 1 0 0 0D 5 1 0 1 0D 6 1 1 0 0D 7 1 1 1 00 1D 0 0D D 1 1D D 2 2D D 3 3D D 4 4D D 5 5D D 6 6D D 7 7D

就可以通过调节开关来输入。输出接到一个LED灯,如果通过,那么灯就亮,否则的话,灭。 74LS151 0 G A A B B C C D0 D1 Y Y 0 D3 D3 W D4 1 D5 D6 D7 方法之一 四、代码清单:(机房答辩,提交代码) 只需要连线,无代码。 五、程序调试心得体会: 第一次线连接好之后,首先试验的是逻辑功能的正确性。用了两个LED灯,来作为输出,三个开关组合成A,B,C的八种状态。确保正确性之后,在进行的验证三人表决器。试验顺利,没有遇到困难。 六、参考文献: [1] 朱勇,数字逻辑,中国铁道出版社,2007.12 [2] 夏宇闻,Verilog DHL 入门,北京航空大学出版社,2007.5 七、致谢:感谢同学袁盼的一起合作,在连线过程中遇到问题时,一起商量。

数字电路组合逻辑电路设计实验报告

实验三组合逻辑电路设计(含门电路功能测试)

一、实验目的 1.掌握常用门电路的逻辑功能 2.掌握小规模集成电路设计组合逻辑电路的方法 3.掌握组合逻辑电路的功能测试方法 二、实验设备与器材 Multisim 、74LS00 四输入2与非门、示波器、导线 三、实验原理 TTL集成逻辑电路种类繁多,使用时应对选用的器件做简单逻辑功能检查,保证实验的顺利进行。 测试门电路逻辑功能有静态测试和动态测试两种方法。静态测试时,门电路输入端加固定的高(H)、低电平,用示波器、万用表、或发光二极管(LED)测出门电路的输出响应。动

态测试时,门电路的输入端加脉冲信号,用示波器观测输入波形与输出波形的同步关系。 下面以74LS00为例,简述集成逻辑门功能测试的方法。74LS00为四输入2与非门,电路图如3-1所示。74LS00是将四个二输入与非门封装在一个集成电路芯片中,共有14条外引线。使用时必须保证在第14脚上加+5V电压,第7脚与底线接好。 整个测试过程包括静态、动态和主要参数测试三部分。 表3-1 74LS00与非门真值表 1.门电路的静态逻辑功能测试 静态逻辑功能测试用来检查门电路的真值表,确认门电路的逻辑功能正确与否。实验时,可将74LS00中的一个与非门的输入端A、B分别作为输入逻辑变量,加高、低电平,观测输出电平是否符合74LS00的真值表(表3-1)描述功能。 测试电路如图3-2所示。试验中A、B输入高、低电平,由数字电路实验箱中逻辑电平产生电路产生,输入F可直接插至逻辑电平只是电路的某一路进行显示。

仿真示意 2.门电路的动态逻辑功能测试 动态测试用于数字系统运行中逻辑功能的检查,测试时,电路输入串行数字信号,用示波器比较输入与输出信号波形,以此来确定电路的功能。实验时,与非门输入端A加一频率为

三人多数表决电路教学提纲

三人多数表决电路

实验十九三人多数表决电路的设计 一、设计目的 1、掌握用门电路设计组合逻辑电路的方法。 2、掌握用中规模集成组合逻辑芯片设计组合逻辑电路的方法。 3、要求同学们能够根据给定的题目,用几种方法设计电路。 二、设计要求 1、用三种方法设计三人多数表决电路。 2、分析各种方法的优点和缺点。 3、思考四人多数表决电路的设计方法。 要求用三种方法设计一个三人多数表决电路。要求自拟实验步骤,用所给芯片实现电路。 三、参考电路 设按键同意灯亮为输入高电平(逻辑为1),否则,不按键同意为输入低电平(逻辑为0)。输出逻辑为1表示赞成;输出逻辑为0表示表示反对。 根据题意和以上设定,列逻辑状态表如表19-1。 A B C F 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 1 1 0 0 0 1 0 1 1 1 1 0 1 1 1 1 1 4、6、7、8 项。故,表决器的辑逻表达式应是:

从化简后的逻辑表达式可知,前一项括号中表达的是一个异或门关系。因此,作逻辑图如下。 图19—1 三人表决电路 经常用来设计组合逻辑电路的MSI芯片主要是:译码器和数据选择器。设计步骤前几步同上,写出的逻辑函数表达式可以不化简,直接用最小项之和的形式,然后根据题目要求选择合适的器件,并且画出原理图实现。 四、实验设备与器件 本实验的设备和器件如下: 实验设备:数字逻辑实验箱,逻辑笔,万用表及工具; 实验器件:74LS00、74LS20、74LS138、74LS153等。 五、实验报告要求 1、写出具体设计步骤,画出实验线路。 2、根据实验结果分析各种设计方法的优点及使用场合。

四人表决器电路设计

名称:综合训练项目一题目:四人表决器电路设计 专业: 班级: 姓名: 学号: 辽宁工程技术大学 《数字电子技术》 综合训练项目一成绩评定表

《综合训练项目一》任务书 一、综合训练题目 四人表决器电路设计 二、目的和要求 1、目的:会运用不同类型门电路或中、小规模集成电路,设计简单组合电路,学习仿真软件应用,学习word文档制作。 2、要求:设计一个四人表决器,按少数服从多数规则,三人或三人以上同意,则通过。利用绿、红两种颜色灯代表是否通过,并用数码管显示同意人数;用门电路或中规模集成电路译码器、数选器、加法器等完成控制任务;有研究方案比较,能够应用相关仿真软件绘制逻辑图,用仿真软件验证电路功能。 成果形式:每小组提交综合训练报告一份;现场或视频答辩;有能力的同学制作实物。 上交时间:在讲授完第四章中的组合电路设计知识点后的一周之内提交。 三、训练计划 项目综合训练课下1周,课上1节。 第1天:针对选题查资料,确定整体设计方案; 第2~3天:学习Multisim仿真软件,熟悉Visio绘图软件。 第4~5天:论证电路设计,利用仿真软件仿真设计电路,观察能否达到设计要求;; 第6~7天:按格式要求编写整理设计报告。 四、设计要求 1. 每名同学按照自己分配的任务要求完成训练。 2. 绘图统一采用Visio2010。 指导教师: 日期:2017 年月 日

四人表决器在我们生活中应用非常广泛,比如表决等。掌握四人表决器的工作原理,对我们理解和掌握表决器具有重要意义。 本次的课程设计就是利用数字电子技术的知识做一个四人表决器。在mulitisim软件中,利用集成电路,通过四片74LS183和一片74LS48芯片连接到LED数码管上,一个显示赞成人数;再通过与门和非门,实现通过与否的判决。经过仿真,符合四人表决的功能。 关键词:四人表决器;74LS183;74LS84;LED数码管

组合逻辑电路的设计实验报告

中国石油大学现代远程教育 电工电子学课程实验报告 所属教学站:青岛直属学习中心 姓名:杜广志学号: 年级专业层次:网络16秋专升本学期: 实验时间:2016-11-05实验名称:组合逻辑电路的设计 小组合作:是○否●小组成员:杜广志 1、实验目的: 学习用门电路实现组合逻辑电路的设计和调试方法。 2、实验设备及材料: 仪器:实验箱 元件:74LS00 74LS10 3、实验原理: 1.概述 组合逻辑电路又称组合电路,组合电路的输出只决定于当时的外部输入情况,与电路过去状态无关。因此,组合电路的特点是无“记忆性”。在组成上组合电路的特点是由各种门电路连接而成,而且连接中没有反馈线存在。所以各种功能的门电路就是简单的组合逻辑电路。 组合逻辑电路的输入信号和输出信号往往不止一个,其功能描述方法通常有函数表达式、真值表、卡诺图和逻辑图等几种。 组合逻辑电路的分析与设计方法,是立足于小规模集成电路分析和设计的基本方法之一。 2.组合逻辑电路的分析方法 分析的任务是:对给定的电路求解其逻辑功能,即求出该电路的输出与输入之间的逻辑关系,通常是用逻辑式或真值表来描述,有时也加上必须的文字说明。 分析的步骤: (1)逐级写出逻辑表达式,最后得到输出逻辑变量与输入逻辑变量之间的逻辑函数式。 (2)化简。 (3)列出真值表。 (4)文字说明 上述四个步骤不是一成不变的。除第一步外,其它三步根据实际情况的要求而采用。 3.组合逻辑电路的设计方法 设计的任务是:由给定的功能要求,设计出相应的逻辑电路。 设计的步骤; (1)通过对给定问题的分析,获得真值表。 在分析中要特别注意实际问题如何抽象为几个输入变量和几个输出变量之间的逻辑关系问题,其输出变量之间是否存在约束关系,从而获得真值表或简化

EDA技术实践七人表决器报告完美版_09级

课程设计 课程名称硬件描述语言与EDA技术 题目名称硬件描述语言与EDA技术实践学生学院材料与能源 专业班级 09微电子学(1)班 学号 68 学生姓名钟万友 指导教师陈先朝 2011年 12月 9日

广东工业大学课程设计任务书 题目名称硬件描述语言与EDA技术实践 学生学院材料与能源学院 专业班级09微电子学(1)班 姓名钟万友 学号68 一、课程设计的内容 1.系统功能分析; 2.实现系统功能的方案设计; 3.编写各功能模块VHDL语言程序; 4.对各功能模块进行编译、综合、仿真和验证; 5.顶层文件设计; 6.整个系统进行编译、综合、仿真和验证; 7.在CPLD/FPGA实验开发系统试验箱上进行硬件验证。 二、课程设计的要求与数据 1.按所布置的题目要求,每一位学生独立完成全过程; 2.分模块层次化设计; 3.各功能模块的底层文件必须用VHDL语言设计,顶层文件可用VHDL语言 设计,也可以用原理图设计。 三、课程设计应完成的工作 1.所要求设计内容的全部工作; 2.按设计指导书要求提交一份报告书; 3.提交电子版的设计全部内容:工程目录文件夹中的全部内容,报告书

四、课程设计进程安排 五、应收集的资料及主要参考文献 1.陈先朝,硬件描述语言与EDA技术实践指导书,2011年11月 2.曹昕燕等编著,EDA技术实验与课程设计,清华大学出版社,2006年5 月 3.刘欲晓等编著,EDA技术与VHDL电路开发应用实践,电子工业出版社, 2009年4月 4.刘昌华等编著,数字逻辑EDA设计与实践:MAX+plusⅡ与QuartusⅡ双 剑合璧,国防工业出版社,2009年 5.刘江海主编,EDA技术课程设计,华中科技大学出版社,2009年1月 发出任务书日期: 2011年12月 5日指导教师签名: 计划完成日期: 2011年12月 9日基层教学单位责任人签章: 主管院长签章:

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