十六位运算器ALU实验报告

学生实验报告

实验名称用Verilog HDL语句实现16位运算器的功能实验日期2013年10月19

学号2012551212

姓名李超

班级12计算机科学与技术一班

一、实验目的与要求

1、了解运算器的组成结构；

2、掌握算术逻辑运算器的工作原理；

3、掌握简单运算器的数据传送通道

4、掌握用Verilog HDL实现16位简单运算器的设计

二、实验原理

74LS181的逻辑功能表

图中，S0到S3是四个控制端，用于选择进行何种运算。M 用于控制ALU进行算术运算还是逻辑运算。

当M=0时，M对进位信号没有任何影响，Fi值与操作数Ai，Bi以及地位向本位进位Cn+1有关，所以M=0时进行算术运算。操作数用补码表示，“加”只算术加，运算时考虑进位；“+”指逻辑加，不考虑进位；减法运算时，减法取反码运算后用加法器实现，结果输出为A减B减1在最末位产生一个强迫进位（加1），以得到A减B的结果。

当M=1时，封锁了各位的进位输出Cn+i=0，因此各位

的运算结果Fi仅与操作数Ai，Bi有关，此时进行逻辑运算。

三、实验内容与步骤

1.根据书85面的逻辑功能表编写Verilog HDL语句，编译，仿真等步骤。

实验代码

SN74181：

module sn74181(A,B,S,Cn,M,F,C);

parameter bit_width=4;

output [bit_width-1:0]F;

output C;

input [bit_width-1:0]A,B,S;

input Cn,M;

reg C;

reg Y=0;

reg [bit_width-1:0]F;

reg t;

initial C=0;

always@(S)

begin

case(S)

4'b0000:

begin

if(M) {t,F}=~{1'b0,A};

else

begin

if(Cn) {t,F}={1'b0,A};

else {t,F}={1'b0,A}|1;

end

end

4'b0001:

begin

if(M) {t,F}=~({1'b0,A}|{1'b0,B});

else

begin

if(Cn) {t,F}={1'b0,A}|{1'b0,B};

else {t,F}={1'b0,A}|{1'b0,B}+1;

end

end

4'b0010:

begin

if(M) {t,F}=~{1'b0,A}&{1'b0,B};

else

begin

if(Cn) {t,F}={1'b0,A}|({1'b0,~B});

else {t,F}=({1'b0,A}|({1'b0,~B}))+1;

end

end

4'b0011:

begin

if(M) {t,F}=0;

else

begin

if(Cn) {t,F}={t,F}-1;

else {t,F}=0;

end

end

4'b0100 :

begin

if(M) {t,F}=~({1'b0,A}&{1'b0,B});

else

begin

if(Cn) {t,F}={1'b0,A}+({1'b0,A}&({1'b0,~B}));

else {t,F}={1'b0,A}+({1'b0,A}&({1'b0,~B}))+1;

end

end

4'b0101 :

begin

if(M) {t,F}={1'b0,~B};

else

begin

if (Cn) {t,F}=({1'b0,A}&({1'b0,~B}))+({1'b0,A}|{1'b0,B});

else

{t,F}=({1'b0,A}&({1'b0,~B}))+({1'b0,A}|{1'b0,B})+1;

end

end

4'b0110 :

begin

if(M) {t,F}={1'b0,A}^{1'b0,B};

else

begin

if(Cn) {t,F}={1'b0,A}-{1'b0,B}-1;

else {t,F}={1'b0,A}-{1'b0,B};

end

end

4'b0111 :

begin

if(M) {t,F}={1'b0,A}&({1'b0,~B});

else

begin

if(Cn) {t,F}={1'b0,A}&({1'b0,~B})-1;

else {t,F}={1'b0,A}&({1'b0,~B});

end

end

4'b1000 :

begin

if(M) {t,F}={1'b0,~A}|{1'b0,B};

else

begin

if(Cn) {t,F}={1'b0,A}+({1'b0,A}&{1'b0,B});

else {t,F}={1'b0,A}+({1'b0,A}&{1'b0,B})+1;

end

4'b1001 :

begin

if(M) {t,F}={1'b0,~(A^B)};

else

begin

if(Cn) {t,F}={1'b0,A}+{1'b0,B}+1;

else {t,F}={1'b0,A}+{1'b0,B};

end

end

4'b1010 :

begin

if(M) {t,F}={1'b0,B};

else

begin

if(Cn)

{t,F}=({1'b0,A}&{1'b0,B})+({1'b0,A}|({1'b0,~B}));

else

{t,F}=({1'b0,A}&{1'b0,B})+({1'b0,A}|({1'b0,~B}))+1;

end

4'b1011 :

begin

if(M) {t,F}={1'b0,A}&{1'b0,B};

else

begin

if(Cn) {t,F}={1'b0,A}&{1'b0,B}-1;

else {t,F}={1'b0,A}&{1'b0,B};

end

end

4'b1100 :

begin

if(M) {t,F}=1;

else

begin

if(Cn) {t,F}={1'b0,A}+{1'b0,A};

else {t,F}={1'b0,A}+{1'b0,A}+1;

end

end

4'b1101:

begin

if(M) {t,F}={1'b0,A}|({1'b0,~B});

else

begin

if(Cn) {t,F}={1'b0,A}+({1'b0,A}|{1'b0,B});

else {t,F}={1'b0,A}+({1'b0,A}|{1'b0,B})+1;

end

end

4'b1110 :

begin

if(M) {t,F}={1'b0,A}|{1'b0,B};

else

begin

if(Cn) {t,F}={1'b0,A}+({1'b0,A}|({1'b0,~B}));

else {t,F}={1'b0,A}+({1'b0,A}|({1'b0,~B}))+1;

end

end

4'b1111 :

begin

if(M) {t,F}={1'b0,A};

else

begin

if(Cn) {t,F}={1'b0,A}-1;

else {t,F}={1'b0,A};

end

end

endcase

C=t;

end

Endmodule

SHIFT：

module shift(A,choose,result);

parameter bit_width=16;

input [bit_width-1:0]A;

input[1:0] choose;

output [bit_width-1:0] result;

reg [bit_width-1:0]result;

always@(A or choose)

begin

case(choose)

2'b01:

begin

result=A<<1;

end

2'b10:

begin

result={A[0],A[15:1]};

end

2'b11:

begin

result=$signed(A)>>>1;

end

endcase

end

Endmodule

ALU 16:

module alu_16(r,overflow,z,result,c,n,p,x);

parameter width=16;

input [width-1:0] r;

input [1:0]x;

output [width-1:0] result;

output overflow,z,c,p,n;

reg [width-1:0] a,b;

reg [3:0]s;

reg [1:0]sh;

reg cn,m,ov;

wire co1,co2,co3;

wire [width-1:0]co,re1,re2;

always@ (x or r)

begin

case(x)

2'b11: begin

a=r;

end

2'b10: begin

b=r;

end

2'b00: begin

s=r[3:0];sh=r[5:4];m=r[8];cn=r[12];

end

endcase

end

sn74181 u_sn74181_1

(

.A(a[3:0]),

.B(b[3:0]),

.S(s),

.M(m),

.Cn(cn),

.C(co1),

.F(re1[3:0])

);

sn74181 u_sn74181_2 (

.A(a[7:4]),

.B(b[7:4]),

.S(s),

.M(m),

.Cn(co1),

.C(co2),

.F(re1[7:4])

);

sn74181 u_sn74181_3 (

.A(a[11:8]),

.B(b[11:8]),

.S(s),

.M(m),

.Cn(co2),

.C(co3),

.F(re1[11:8])

);

sn74181 u_sn74181_4 (

.A(a[15:12]),

.B(b[15:12]),

.S(s),

.M(m),

.Cn(co3),

.C(overflow),

.F(re1[15:12])

);

shift u_shift

(

.A(a),

.choose(sh),

.result(re2[15:0])

);

assign result=(sh?re2:re1);

assign z=~|result;

assign n=result[15];

Endmodule

仿真波形图

按照模式一电路图结构图设置对应的引脚参数。确认无误后，配置文件下载

CLOCK9CLOCK5CLOCK2

CLOCK0

SPEAKER

扬声器

NO.1

PIO11-PIO8PIO15-PIO12PIO48

PIO49D15

D16HEX HEX

PIO32

PIO33

PIO34

PIO35

PIO36

PIO37

PIO38

PIO39

D1D2D3D4D5D6D7D8实验电路结构图

译码器

译码器

译码器

译码器

FPGA/CPLD 目标芯片1

2345678PIO3-PIO0

PIO7-PIO4HEX HEX 键1

键2

键3

键4

键5

键6

键7

键8

PIO39-PIO32PIO31-PIO28

PIO27-PIO24PIO23-PIO20PIO19-PIO16

引脚锁定

四．实验验证与测试

选择移位操作，当输入四个5时，输出为四个A，结果正确，当x为11时输入四个1，x为10时输入四个1,将s 设为9，Cn设为0时，则执行加法，输出应为四个2，将是设为6，Cn设为1时，执行减法输出应为四个零。

五．实验过程中出现的问题及处理情况（包括实验现象、原

因分析、排故障的方法等）

在本次实验当中首先出现的问题是不知如何锁定引脚，后来在同学的帮助下看懂了电路结构图，然后按照老师给的引脚对照表进行引脚锁定。

接着又发现有部分功能无法实现，在老师的提醒下，才发现然来是没有取反，以及没有打上括号，导致在优先级出现问题。

可能是软件的问题，是的A和B的取反功能无法实现，所以后来才会用ta和tb代替A和B的反。

至此，试验才算完成，在本次试验中，学习到了很多的知识，知道了按照哪种流程完成计算机组成原理实验，以及学会简单的使用Verilog HDL语句。做实验是一个需要很多耐性和细心的过程，切记不可急躁，有不懂的地方可以向老师和同学请教，有志者事竟成。