基于FPGA的洗衣机控制器设计与实验教学

第21卷 第2期 天 中 学 刊 V ol .21 No .2 2006年4月 Journal of Tianzhong Apr .2006

收稿日期：2006-03-25

作者简介：司孝平（1965~ ），男，河南封丘人，华北水利水电学院信息工程系讲师，硕士．

基于FPGA 的洗衣机控制器设计与实验教学

司孝平1，赵严峰2

（1.华北水利水电学院，河南 郑州450011；2.黄淮学院，河南 驻马店 463000）

摘 要：以一种洗衣机控制器为例，阐述了FPGA 的设计流程．用ModelSim6.0对控制器的verilogHDL 代码进行了前后仿真，并在伟福EDA6000仿真系统实验仪上实现了此控制器． 关键词：FPGA 设计；verilog HDL ；仿真；洗衣机控制器 在EDA 与数字系统设计的实验教学中，存在的主要问题是学时数少、开发工具多，但部分学生的实验动手能力较弱，因此有一定的教学难度．本文以一种洗衣机控制器为例，阐述FPGA 的设计流程[1]，以供EDA 实验教师参考． 1 控制器的设计流程 1.1 设计要求

教师在指导学生进行EDA 设计时，必须要求学生首先弄清设计要求．本文所设计的控制器，应能够控制洗衣机的电动机按下述规律运转：预置总运转时间，按下启动按钮后，电动机便开始循环运转，每个循环周期为60 s ，即正转20 s →暂停10 s →反转20 s →暂停10 s ．当总运转时间倒计时为0时，停止运转，并发出蜂鸣声[2]

．

1.2 流程图和态转换图[3]

当明确了设计要求后，教师应引导学生作出流程图与状态转换图．本文所设计控制器的流程图和态转换图如图1所示．从图1可以看出，系统有3个工作状态：正转状态S0，若forward = 1，则控制电动机正转；暂停状态S1，若stop = 1，则控制电动机停转；反转状态S2，若back = 1，则控制电动机反转．在较长1中，T20表示20 s 定时时间到，!T20则表示20 s 定时时间没有到．同样，T10表示10 s 定时时间到，!T10则表示10 s 定时时间未到．flag 是一个标志位，每当S1状态持续了10 s ，即T10有效时，对flag 取反一次，此时若flag = 1则状态转到S0，若flag = 0则状态转到S1．

用两位数码管预置洗涤时间（分钟数），洗涤中按倒计时方式对洗涤过程作计时显示，用LED 数码管显示电动机的正转、反转或暂停状态，如果定时时间到，则停机并发出声音信号．洗涤开始信号start 有效，则洗涤时间计数器进行倒计数（用数码管显示），同时启

图1 洗衣机控制器的流程图与状态转换图

该电路系统状态转换的时序控制部分，可用一个同步有限状态机来实现．可把状态码的指定与状态机控制的输出联系起来，把状态的变化直接用作输出，即直接用输出信号的组合

{forward ，stop ，back}作为状态变量，并采用独热码编码方式．这样可以提高输

出信号的转换速度并节省电路器件[4]，提高电路系统运行的可靠性．

中图分类号：TP273

文献标识码：B

文章编号：1006-5261(2006)02-0103-03

back

stop

1.3verilog代码

以下为根据流程图和状态转换图所编写的verilog 代码：

/**洗衣机控制器的verilogHDL源代码wash. v----*****/

/*信号定义：

d0，d1，d2，d3，d4，d5，d6，d7，d8，d9：数据开关信号，分别代表0，1，2，3，4，5，6，7，8，9；start：开始信号；reset：复位信号；t1l，t1h：可预置数的分钟倒计时器；t2l，t2h：秒加法计时器．forward，back，stop：依次为正转、反转、停止状态输出显示；clk：1 Hz时钟信号；sound：停机音响输出；*/ module wash(d0,d1,d2,d3,d4,d5,d6,d7,d8,d9,clk, start,reset,t1l,t1h,t2l,t2h,forward,back,stop,sound);

input d0,d1,d2,d3,d4,d5,d6,d7,d8,d9,clk,start,reset;

output forward,back,stop,sound;

output[3:0] t1l,t1h,t2l,t2h;

reg [3:0] t1l,t1h,t2l,t2h;

reg forward,back,stop,flag,sound;

always@(posedge clk)

if({d0,d1,d2,d3,d4,d5,d6,d7,d8,d9}!=10'd0)

// 预置时间

begint1h<=t1l;

if(d0)t1l<=0;if(d1)t1l<=1;if(d2)t1l<=2; if(d3)t1l<=3; if(d4)t1l<=4;if(d5)t1l<=5;if(d6)t1l<=6;if(d7)t1l<=7; if(d8) t1l <=8; if(d9)t1l<=9; end

//

else begin

if(start&&{forward,stop,back}==3'b000)

{forward,stop,back}<=3'b100;

else if (reset)

{forward,back,stop,flag,sound,

t1l,t1h,t2l,t2h}<=21'd0;

else if ({forward,stop ,back}!=3'b000)

begin

//*****同步有限状态机******/

case({forward,stop,back})

3'b100:

begin

if(t2h==2)

begin

{t2h,t2l}<=8'h00;

{forward,stop,back}<=3'b010;

end

else begin //秒加法计数器

if(t2l==9) begin t2l<=0;t2h<=t2h+1; end

else t2l<=t2l+1; end

end

3'b010:

begin

if(t2l==9)

begin

t2l<=4'b0000; flag<=!flag;

if(flag)

begin

{forward,stop,back}<=3'b100;

///分钟倒计时；

if(t1l==0)

begin if(t1h!=0) begin

t1h<=t1h-1;t1l<=9; end end

elset1l<=t1l-1;

///

end

else {forward,stop,back}<=3'b001;

end

else t2l<=t2l+1;

end

////

3'b001: begin

if(t2h==2)

begin

{t2h,t2l}<=8'h00;

{forward,stop,back}<=3'b010;

end

else begin

if(t2l==9) begin t2l<=0;t2h<=t2h+1; end

else t2l<=t2l+1; end

end

endcase//**********************/

if({t1h,t1l}==8'd0)

{forward,stop,back,sound, flag,t2h,t2l}<=13'h0200 ;

end end

endmodule

2仿真与分析

2.1仿真与综合

前仿真能发现早期设计中的问题．首先应编写测试模块，然后用ModelSim 6.0对代码进行前仿真．通

过前仿真，发现所设计的控制器符合要求．

若前仿真的结果正确，可用Leonardo＿Spectrum 等综合工具，将源代码wash.v综合到Altera公司的ACEX系列EP1K30TC144-3芯片中，并生成wash.edf 文件．报告表明，所编写wash.v源代码是可综合的，即源代码不仅功能仿真正确，而且能够由具体的FPGA芯片EP1K30TC144-3来实现．

前仿真的波形结果不带延迟信息．用Max+plusII 10.0 baseline打开上述wash.edf文件，并指定管脚分配后，comepile可生成格式为.vo的网表文件，即wash.vo和alt＿max2.vo文件．为了确定FPGA芯片内布局布线所引起的延时，可利用前仿真时的测试模块以及ModelSim 6.0对这两个.vo格式的文件进行后仿真．本设计中后仿真的波形如图2所示，该波形说明FPGA芯片内布局布线所引起的延时符合设计要求．

图2 后仿真波形

通过以上的仿真与综合，几乎可以认为前面的整个设计是正确的，但还需将源代码下载到目标芯片FPGA内，进一步进行硬件实际验证．

2.2分析验证

用Max+plusII 10.0 baseline对源文件或综合出来的wash.edf文件compile后，还需再对南京伟福公司的EDA6000仿真系统上的EP1K30TC144-3型ACEX 芯片进行配置[5]．

硬件验证开始时，在EDA6000仿真系统上，首先按一下reset按键使系统复位，再依次按数字按键0和数字按键3，将定时时间预置为3 min．然后，按一下启动按键start启动系统后，发现在仿真系统上的洗衣机控制器芯片控制下，与分钟倒计数器时间读数{t1h，t1l}对应的LED数码管，以及与各状态秒加法计数器时间读数{t2h，t2l}对应的LED数码管，都能够实时、正确地改变着显示的数字；另外，电动机可以按设计要求正确地正转、反转、暂停，对应的LED数码管也能实时、正确地显示电动机的运转状态．在系统按照流程图所示的规律运转了3个循环后，系统停止运转，同时报警信号sound迅速变为高电平，各数码管全部归零．

另外，还可用EDA600仿真系统上的逻辑分析仪捕获该洗衣机控制器芯片的信号波形[5]，如图3所示．图4给出了某一时刻用伟福EDA6000仿真系统所得到的输出信号及时间显示结果．通过比较得知，逻辑分析仪捕获的硬件验证结果与后仿真结果一致，且符合设计要求，说明了该洗衣机控制器的FPGA设计是成功的．

图3 伟福EDA6000仿真系统逻辑分析仪捕获的信号波形

图4 伟福EDA6000仿真系统得到的输出信号及时间显示

FPGA芯片的开发，关键在于正确地分析设计出流程图和状态转换图，并由此正确地编写出可综合的同步有限状态机风格的verilogHDL代码，同时掌握芯片的设计流程也十分重要．理论和实验的有机结合是学好EDA技术的有效途径，通过FPGA芯片的仿真、测试实验，能够大幅度提高学生对EDA技术的学习兴趣和动手能力，对学生掌握可综合风格的同步有限状态机verilogHDL代码的编写方法也具有一定的促进作用．

参考文献：

[1] 褚振勇．FPGA设计及应用[M]．西安：西安电子科技大

学出版社，2002．165~195．

[2] 李国丽．EDA与数字系统设计[M]．北京：机械工业出

版社，2004．164~167．

[3] 何小艇．电子系统设计[M]．杭州：浙江大学出版社，

2000．3~7．

[4] 夏宇闻．verilog数字系统设计教程[M]．北京：北京航

空航天大学出版社，2003．125~126．

[5] 南京伟福公司．EDA6000仿真系统说明书[Z]．

〔责任编辑 张继金〕