四位ALU设计思路和代码

一，设计介绍

ALU（Arithmetic Logic Unit，算术逻辑单元）是处理器CPU中用于计算的那一部分。它负责处理数据的运算工作，包括算术运算起(如:加、减、乘、除等)，逻辑运算(如:AND、OR、NOT..等)及关系运算(比较大小等关系)，并将运算的结果存回记忆单元。本文将要讨论的ALU比较简单，位宽仅4位。其主要功能如下表所示。

图一ALU功能表

通过对ALU功能表的观察，并经过简单和直接的思考，可知，ALU可由AU，LU和MUX三个子模块构成。其中AU负责代数运算，LU负责逻辑运算，MUX则决定当前选用哪种运算。输入数据为A，B，位宽为4位，输出数据为ALU_out，位宽也是4位，输入控制信号为S0，S1，C0，M。根据功能表，S0，S1信号控制LU模块作何种逻辑运算，S0，S1，C0信号控制AU模块作何种代数运算，M信号控制MUX模块选择种运算类型。此种方案的原理图如下所示。

图二ALU方案原理图

本程序使用verilog实现，其源代码文件如下：

// Author: Seamas feng

// Date: Nov 2, 2011

// Module: 4 bit ALU

module ALU1(out,M,S1,S0,C0,A,B); output[3:0] out;

reg[3:0] out;

input[3:0] A,B;

input M,S1,S0,C0;

always @(M or S1 or S0 or C0)

if (M==1'b0) //LU

case ({S1,S0})

2'b00: out <= A & B;

2'b01: out <= A | B;

2'b10: out <= A ^ B;

2'b11: out <= A ^~ B;

default: out <= 4'bxxxx;

endcase

else if (M==1'b1) //AU

case ({S1,S0,C0})

3'b000: out <= A;

3'b001: out <= A +1;

3'b010: out <= A + B;

3'b011: out <= A + B +1;

3'b100: out <= A + ~B;

3'b101: out <= A - B;

3'b110: out <= ~A + B; 3'b111: out <= B - A; default: out <= 4'bxxxx; endcase

else

out <= 4'bxxxx; endmodule

verilog综合心得

综合：不可综合的运算符：= = = ，!= =，/（除法），%（取余数）。 1、不使用初始化语句。 2、不使用带有延时的描述。 3、不使用循环次数不确定的循环语句，如：forever、while等。 4、尽量采用同步方式设计电路。 5、除非是关键路径的设计，一般不调用门级元件来描述设计的方法，建议采用行为语句来完成设计。 6、用always过程块描述组合逻辑，应在信号敏感列表中列出所有的输入信号。 7、所有的内部寄存器都应该能够被复位，在使用FPGA实现设计时，应尽量使用器件的全局复位端作为系统总的复位。 8、在verilog模块中，任务（task）通常被综合成组合逻辑的形式，每个函数（function）在调用时通常也被综合为一个独立的组合电路模块。 9、用户自定义原语（UDP）是不可综合的，它只能用来建立门级元件的仿真模型。一般综合工具支持的V erilog HDL结构

移位运算符：V erilog HDL提供向右（>>）及向左(<<)两种运算符，运算符高位或地位一旦移出即予丢弃，其空缺的位则予以补零。连续赋值语句（assign）、case语句、if…else语句都是可以综合的 initial 语句内若包含有多个语句时，必须以begin end 作聚合；单一的初值赋值，因此并不需以begin end做聚合。循环（Loops）并不能单独地在程序中存在，而必须在initial和always块中才能使用。initial过程块中的语句仅执行一次，而always块中的语句是不断重复执行的。编写顶层模块的注意事项每个端口除了要声明是输入、输出还是双向外，还要声明其数据类型，是连线型（wire）还是寄存器型（reg），如果没有声明则综合器默认为wire型。 1、输入和双向端口不能声明为寄存器型。 2、在测试模块中不需要定义端口。编写testbentch所归纳的心得

非常好的Verilog设计经验谈

时序是设计出来的我的boss有在华为及峻龙工作的背景，自然就给我们讲了一些华为及altera 做逻辑的一些东西，而我们的项目规范，也基本上是按华为的那一套去做。在工作这几个月中，给我感触最深的是华为的那句话：时序是设计出来的，不是仿出来的，更不是湊出来的。在我们公司，每一个项目都有很严格的评审，只有评审通过了，才能做下一步的工作。以做逻辑为例，并不是一上来就开始写代码，而是要先写总体设计方案和逻辑详细设计方案，要等这些方案评审通过，认为可行了，才能进行编码，一般来说这部分工作所占的时间要远大于编码的时间。总体方案主要是涉及模块划分，一级模块和二级模块的接口信号和时序（我们要求把接口信号的时序波形描述出来）以及将来如何测试设计。在这一级方案中，要保证在今后的设计中时序要收敛到一级模块（最后是在二级模块中）。什么意思呢？我们在做详细设计的时候，对于一些信号的时序肯定会做一些调整的，但是这种时序的调整最多只能波及到本一级模块，而不能影响到整个设计。记得以前在学校做设计的时候，由于不懂得设计时序，经常因为有一处信号的时序不满足，结果不得不将其它模块信号的时序也改一下，搞得人很郁闷。在逻辑详细设计方案这一级的时候，我们已经将各级模块的接口时序都设计出来了，各级模块内部是怎么实现的也基本上确定下来了。由于做到这一点，在编码的时候自然就很快了，最重要的是这样做后可以让设计会一直处于可控的状态，不会因为某一处的错误引起整个设计从头进行。 ==================================================================== 如何提高电路工作频率对于设计者来说，我们当然希望我们设计的电路的工作频率（在这里如无特别说明，工作频率指FPGA片内的工作频率）尽量高。我们也经常听说用资源换速度，用流水的方式可以提高工作频率，这确实是一个很重要的方法，今天我想进一步去分析该如何提高电路的工作频率。我们先来分析下是什么影响了电路的工作频率。我们电路的工作频率主要与寄存器到寄存器之间的信号传播时延及 clock skew有关。在FPGA内部如果时钟走长线的话，clock skew很小，基本上可以忽略, 在这里为了简单起见，我们只考虑信号的传播时延的因素。信号的传播时延包括寄存器的开关时延、走线时延、经过组合逻辑的时延（这样划分或许不是很准确，不过对分析问题来说应该是没有可以的），要提高电路的工作频率，我们就要在这三个时延中做文章，使其尽可能的小。我们先来看开关时延，这个时延是由器件物理特性决定的，我们没有办法去改变，所以我们只能通过改变走线方式和减少组合逻辑的方法来提高工作频率。

个人总结FPGA设计中Verilog编程的27条经验

个人总结Verilog编程27条经验 1.强烈建议用同步设计； 2.在设计时总是记住时序问题； 3.在一个设计开始就要考虑到地电平或高电平复位、同步或异步复位、上升沿或下降沿触发等问题，在所有模块中都要遵守它； 4.在不同的情况下用if和case，最好少用if的多层嵌套（1层或2层比较合适，当在3层以上时，最好修改写法，因为这样不仅可以reduce area，而且可以获得好的timing）； 5.在锁存一个信号或总线时要小心，对于整个design，尽量避免使用latch，因为在DFT时很难test； 6.确信所有的信号被复位，在DFT时，所有的FlipFlop都是controllable； 7.永远不要再写入之前读取任何内部存储器（如SRAM）； 8.从一个时钟到另一个不同的时钟传输数据时用数据缓冲，他工作像一个双时钟FIFO（是异步的），可以用Async SRAM搭建Async FIFO； 9.在VHDL中二维数组可以使用，它是非常有用的。在VERILOG中他仅仅可以使用在测试模块中，不能被综合； 10.遵守register-in register-out规则； 11.像synopsys的DC的综合工具是非常稳定的，任何bugs都不会从综合工具中产生 12.确保FPGA版本与ASIC的版本尽可能的相似，特别是SRAM类型，若版本一致是最理想的，但是在工作中FPGA版本一般用FPGA自带的SRAM，ASIC版本一般用厂商提供的SRAM； 13.在嵌入式存储器中使用BIST； 14.虚单元和一些修正电路是必需的； 15.一些简单的测试电路也是需要的，经常在一个芯片中有许多测试模块； 16.除非低功耗不要用门控时钟，强烈建议不要在design中使用gate clock； 17.不要依靠脚本来保证设计。但是在脚本中的一些好的约束能够起到更好的性能（例如前向加法器）； 18.如果时间充裕，通过时钟做一个多锁存器来取代用MUX； 19.不要用内部tri-state, ASIC需要总线保持器来处理内部tri-state，如IO cell； 20.在top level中作pad insertion； 21.选择pad时要小心（如上拉能力，施密特触发器，5伏耐压等），选择合适的 IO cell； 22.小心由时钟偏差引起的问题； 23.不要试着产生半周期信号； 24.如果有很多函数要修正，请一个一个地作，修正一个函数检查一个函数； 25.在一个计算等式中排列每个信号的位数是一个好习惯，即使综合工具能做； 26.不要使用HDL提供的除法器； 27.削减不必要的时钟。它会在设计和布局中引起很多麻烦，大多数FPGA有1－ 4个专门的时钟通道；

Verilog的135个经典设计实例

【例3.1】4位全加器 module adder4(cout,sum,ina,inb,cin); output[3:0] sum; output cout; input[3:0] ina,inb; input cin; assign {cout,sum}=ina+inb+cin; endmodule 【例3.2】4位计数器 module count4(out,reset,clk); output[3:0] out; input reset,clk; reg[3:0] out; always @(posedge clk) begin if (reset) out<=0; //同步复位 else out<=out+1; //计数 end endmodule 【例3.3】4位全加器的仿真程序 `timescale 1ns/1ns `include "adder4.v" module adder_tp; //测试模块的名字 reg[3:0] a,b; //测试输入信号定义为reg型 reg cin; wire[3:0] sum; //测试输出信号定义为wire型 wire cout; integer i,j; adder4 adder(sum,cout,a,b,cin); //调用测试对象 always #5 cin=~cin; //设定cin的取值 initial begin a=0;b=0;cin=0; for(i=1;i<16;i=i+1) #10 a=i; //设定a的取值 end - 1 -

initial begin for(j=1;j<16;j=j+1) #10 b=j; //设定b的取值 end initial//定义结果显示格式 begin $monitor($time,,,"%d + %d + %b={%b,%d}",a,b,cin,cout,sum); #160 $finish; end endmodule 【例3.4】4位计数器的仿真程序 `timescale 1ns/1ns `include "count4.v" module coun4_tp; reg clk,reset; //测试输入信号定义为reg型 wire[3:0] out; //测试输出信号定义为wire型 parameter DELY=100; count4 mycount(out,reset,clk); //调用测试对象 always #(DELY/2) clk = ~clk; //产生时钟波形 initial begin//激励信号定义 clk =0; reset=0; #DELY reset=1; #DELY reset=0; #(DELY*20) $finish; end //定义结果显示格式 initial $monitor($time,,,"clk=%d reset=%d out=%d", clk, reset,out); endmodule 【例3.5】“与-或-非”门电路 module AOI(A,B,C,D,F); //模块名为AOI(端口列表A，B，C，D，F) input A,B,C,D; //模块的输入端口为A，B，C，D output F; //模块的输出端口为F - 2 -

verilog学习心得

verilog学习心得 1.数字电路基础知识：布尔代数、门级电路的内部晶体管结构、组合逻辑电路分析与设计、触发器、时序逻辑电路分析与设计 2.数字系统的构成：传感器AD 数字处理器DA 执行部件 3.程序通在硬件上的执行过程： C语言(经过编译)-->该处理器的机器语言(放入存储器)-->按时钟的节拍，逐条取出指令、分析指令、执行指令 4.DSP处理是个广泛概念，统指在数字系统中做的变换(DFT)、滤波、编码解码、加密解密、压缩解压等处理 5.数字处理器包括两部分：高速数据通道接口逻辑、高速算法电路逻辑 6.当前，IC产业包括IC制造和IC设计两部分，IC设计技术发展速度高于IC设计 7.FPGA设计的前续课程：数值分析、DSP、C语言、算法与数据结构、数字电路、HDL语言计算机微体系结构 8.数字处理器处理性能的提高：软件算法的优化、微体系结构的优化 9.数字系统的实现方式：编写C程序,然后用编译工具得到通用微处理器的机器指令代码，在通用微处理器上运行(如8051/ARM/PENTUIM) 专用DSP硬件处理器用FPGA硬件逻辑实现算法，但性能不如ASIC 用ASIC实现，经费充足、大批量的情况下使用，因为投片成本高、周期长 10.FPGA设计方法：IP核重用、并行设计、层次化模块化设计、top-down思想 FPGA设计分工：前端逻辑设计、后端电路实现、仿真验证 11.matlab的应用： matlab中有许多现成的数学函数可以利用，节省了复杂函数的编写时间 matlab可以与C程序接口做算法仿真和验证时能很快生成有用的数据文件和表格 DSP builder可以直接将simulink模型转换成HDL代码，跳过了中间的C语言改写步骤 12.常规从算法到硬件电路的开发过程：算法的开发 C语言的功能描述并行结构的C语言改写 verilog的改写仿真、验证、修正综合、布局布线、投入实用 13.C语言改写成verilog代码的困难点：并行C语言的改写，因为C本身是顺序执行，而不是并行执行不使用C语言中的复杂数据结构，如指针目前有将C语言转换成verilog的工具？ 14.HDL HDL描述方法是从电路图描述方法演化来的，相比来说更容易修改符合IEEE标准的有verilog HDL和VHDL VHDL由美国国防部开发，有1987和1993两个版本 verilog由cadence持有，有1995、2001、2005三个版本 verilog较VHDL更有前景：具有模拟电路描述能力、不仅可以开发电路还可以验证电路、门级以下描述比VHDL强

verilog设计经验

、不使用初始化语句； 2、不使用延时语句； 3、不使用循环次数不确定的语句，如：forever，while等； 4、尽量采用同步方式设计电路； 5、尽量采用行为语句完成设计； 6、always过程块描述组合逻辑，应在敏感信号表中列出所有的输入信号； 7、所有的内部寄存器都应该可以被复位； 8、用户自定义原件（UDP元件）是不能被综合的。一：基本 Verilog中的变量有线网类型和寄存器类型。线网型变量综合成wire，而寄存器可能综合成WIRE，锁存器和触发器，还有可能被优化掉。二：verilog语句结构到门级的映射 1、连续性赋值：assign 连续性赋值语句逻辑结构上就是将等式右边的驱动左边的结点。因此连续性赋值的目标结点总是综合成由组合逻辑驱动的结点。Assign语句中的延时综合时都将忽视。 2、过程性赋值：过程性赋值只出现在always语句中。阻塞赋值和非阻塞赋值就该赋值本身是没有区别的，只是对后面的语句有不同的影响。建议设计组合逻辑电路时用阻塞赋值，设计时序电路时用非阻塞赋值。过程性赋值的赋值对象有可能综合成wire, latch,和flip-flop，取决于具体状况。如，时钟控制下的非阻塞赋值综合成flip-flop。过程性赋值语句中的任何延时在综合时都将忽略。建议同一个变量单一地使用阻塞或者非阻塞赋值。 3、逻辑操作符：逻辑操作符对应于硬件中已有的逻辑门，一些操作符不能被综合：===、!==。 4、算术操作符：

Verilog中将reg视为无符号数，而integer视为有符号数。因此，进行有符号操作时使用integer,使用无符号操作时使用reg。 5、进位：通常会将进行运算操作的结果比原操作数扩展一位，用来存放进位或者借位。如： Wire [3:0] A,B; Wire [4:0] C; Assign C=A+B; C的最高位用来存放进位。 6、关系运算符：关系运算符：<,>,<=,>= 和算术操作符一样，可以进行有符号和无符号运算，取决于数据类型是reg，net还是integer。 7、相等运算符：==，！= 注意：===和！==是不可综合的。可以进行有符号或无符号操作，取决于数据类型 8、移位运算符：左移，右移，右边操作数可以是常数或者是变量，二者综合出来的结果不同。 9、部分选择：部分选择索引必须是常量。 10、BIT选择： BIT选择中的索引可以用变量，这样将综合成多路（复用）器。 11、敏感表： Always过程中，所有被读取的数据，即等号右边的变量都要应放在敏感表中，不然，综合时不能正确地映射到所用的门。 12、IF：如果变量没有在IF语句的每个分支中进行赋值，将会产生latch。如果IF语句中产生了latch，则IF的条件中最好不要用到算术操作。Case语句类似。Case的条款可以是变量。如果一个变量在同一个IF条件分支中先赎值然后读取，则不会产生latch。如果先读取，后赎值，则会产生latch。

个人总结Verilog代码编写的25条经验

个人总结Verilog代码编写的25条经验 1、对所有的信号名、变量名和端口名都用小写，这样做是为了和业界的习惯保持一致；对常量名和用户定义的类型用大写； 2、使用有意义的信号名、端口名、函数名和参数名； 3、信号名长度不要太长； 4、对于时钟信号使用clk 作为信号名，如果设计中存在多个时钟，使用clk 作为时钟信号的前缀； 5、对来自同一驱动源的信号在不同的子模块中采用相同的名字，这要求在芯片总体设计时就定义好顶层子模块间连线的名字，端口和连接端口的信号尽可能采用相同的名字； 6、对于低电平有效的信号，应该以一个下划线跟一个小写字母b 或n 表示。注意在同一个设计中要使用同一个小写字母表示低电平有效； 7、对于复位信号使用rst 作为信号名，如果复位信号是低电平有效，建议使用rst_n； 8、当描述多比特总线时，使用一致的定义顺序，对于verilog 建议采用bus_signal[x:0]的表示； 9、尽量遵循业界已经习惯的一些约定。如*_r 表示寄存器输出，*_a 表示异步信号，*_pn 表示多周期路径第n 个周期使用的信号，*_nxt 表示锁存前的信号，*_z 表示三态信号等； 10、在源文件、批处理文件的开始应该包含一个文件头、文件头一般包含的内容如下例所示：文件名，作者，模块的实现功能概述和关键特性描述，文件创建和修改的记录，包括修改时间，修改的内容等； 11、使用适当的注释来解释所有的always 进程、函数、端口定义、信号含义、变量含义或信号组、变量组的意义等。注释应该放在它所注释的代码附近，要求简明扼要，只要足够说明设计意图即可，避免过于复杂； 12、每一行语句独立成行。尽管VHDL 和Verilog 都允许一行可以写多个语句，当时每个语句独立成行可以增加可读性和可维护性。同时保持每行小于或等于72 个字符，这样做都是为了提高代码得可读性； 13、建议采用缩进提高续行和嵌套语句得可读性。缩进一般采用两个空格，如西安交通大学SOC 设计中心2 如果空格太多则在深层嵌套时限制行长。同时缩进避免使用TAB 键，这样可以避免不同机器TAB 键得设置不同限制代码得可移植能力； 14、在RTL 源码的设计中任何元素包括端口、信号、变量、函数、任务、模块等的命名都不能取Verilog 和VHDL 语言的关键字； 15、在进行模块的端口申明时，每行只申明一个端口，并建议采用以下顺序：输入信号的clk、rst、enables other control signals、data and address signals。然后再申明输出信号的clk、rst、enalbes other control signals、data signals； 16、在例化模块时，使用名字相关的显式映射而不要采用位置相关的映射，这样可以提高代码的可读性和方便debug 连线错误； 17、如果同一段代码需要重复多次，尽可能使用函数，如果有可能，可以将函数通用化，以使得它可以复用。注意，内部函数的定义一般要添加注释，这样可以提高代码的可读性；

NCVerilog设计秘诀与点评

NCverilog NCVerilog设计秘诀与点评 1. * S) ]8 E. K" x% Z This approach allows completely transparent mixed language, mixed-level, and mixed cycle-event simulations. It also lays the foundation for mixed signal simulations. ' y+ l3 s- ? E, q + C' J9 o+ Y4 C' w c 2.External Interface: (1) VHDL: VHPI,OMI (2) Verilog: PLI, VPI, OMI% F9 z9 W1 G( J( [$ y （Modelsim和VCS也有这个功能）（PLI用的比较多，仿真器一般自带常用的PLI。）8 s: s: o: u' _. a( y3 k( Z$ y （如果需要添加FSDB支持，需要将debussy提供的libpli.dll和libpli.lib 拷贝到tools/lib下面）_/ Z {; m X9 X+ ]; t E7 Y 3. After elaboration, Single executable code stream, Affirma NC Simulator; ) P# J) n. h% [" D 4. Code Coverage ??? 5. Verilog supported: $ e: Y1 k( @: f1 h/ j (1) OVI 2.0; 3 `8 t0 [- N0 i- o (2) IEEE 1364; (3) Verilog-XL implementation; 6. NC-Verilog use: Library.Cell:View 0 [" {/ k" r, Z/ _4 } cds.lib: This file contains statements that define your libraries and that map logical library names to physical directory paths. 7 S f8 ~# `$ n8 L# h4 j% O+ W hdl.var:This file defines which library is the work library. ( c3 i7 y6 e/ Y# T, F* q 7. You can write a setup.loc file to change the directories to search or to change the order of precedence to use when searching for the cds.lib and hdl.var files. & T& R$ o6 ]5 ?1 O+ f, [2 a

用硬件思维去理解verilog

用硬件思维去理解verilog ·基本硬件设计模式· 读者如果学习了verilog，并且有了一定的实践经验的话应该强烈的感受到，verilog和软件（诸如C++/C++）有着本质且明显的差别，是一条不可跨越的鸿沟。所以初学者把C和verilog拿来作比较是完全没用的，甚至会把初学者绕晕，影响学习效率的提高。虽然verilog比硬件更抽象，但是最终实现的结果就是一堆硬件电路。所以评价一个verilog 代码的好坏不是看代码量多少，而是看最终实现的功能和性能（有速度和面积2方面）。假设面积为S，性能为V，定义品质数Q=S/V，Q越小，设计的电路越成功。评价一个设计者代码水平较高，只是这个设计由硬件向verilog表现形式转换更流畅，合理。一个设计最终实现的性能，很大程度上取决于设计的硬件方案是否高效合理。这是两回事。也因上述2点，verilog设计不刻意追求代码简洁，合理的设计方法是首先理解要设计的电路，也就是把需求转化为数字电路，对此电路的结构和连接十分清晰，然后再用verilog 表达出这段电路。也就是说，verilog只是简化了电路设计的工作量，本质上就是设计数字电路，永远绕不开电路这点！这也决定了不能凭空去想代码，因为只有存在的电路才是可实现的，而存在的代码未必可以变成存在的电路。大家也应该知道，在没有verilog这种高级语言之前都是用原理图设计，必须先构思好整个电路框架，才能去实现。有了verilog以后这种思路并没有被抛弃，依然需要大家去思考电路结构，只有深入理解了电路本身，才能够有高效的设计。 ·实例说明· 世界上没有工作2次就自动停下的触发器，所以下面的电路综合是无法实现的。 repeat（2）@（posedge clk） d 合成电路，他比较生硬，没有大家想的那么灵活。至此可以得出一个基本结论，面向硬件的设计模式，就是要从电路特征和行为来编写代码。

verilog入门经验(一) always块使用

1. 信号的产生及always块使用注意事项 1.1 不要在不同的always块内为同一个变量赋值。即某个信号出现在<=或=左边时，只能在一个always块内。（详细解释见 Verilog HDL与数字电路设计 P38）所以注意，在产生一个信号时，所有产生该信号的条件都应放在一个always块内考虑。 1.2 不要在同一个always块内同时使用阻塞赋值（=）和非阻塞赋值（<=）。 1.3 使用always块描述组合逻辑时使用阻塞赋值（=），在使用always块描述时序逻辑时使用非阻塞赋值（<=）。简单理解可以是，在电平敏感的always块内使用阻塞赋值，在边沿敏感的always块内使用非阻塞赋值。 1.4 任何在always块内被赋值的变量都必须是寄存器型（reg）。即<=或=左边的信号，必须是reg型，<=或=右边的信号可以是reg型也可以是wire型。另，端口声明中被声明为input或inout型的端口，只能被定义为线网型（wire）；被声明为output型的端口，则可以被定义为线网型（wire）或者寄存器型（reg）。如果不定义，则默认为线网型（wire）。 1.5 always的敏感列表中可以同时包括多个电平敏感事件，也可以同时包括多个边沿敏感事件，但不能同时有电平和边沿敏感事件。另外，敏感列表中，同时包括一

个信号的上升沿敏感事件和下降沿敏感事件也是不允许的，因为这两个事件可以合并为一个电平事件。 2. 总clk的使用 always敏感列表里的边沿触发事件，就是一个clk信号，所以在制定ucf时，边沿触发事件信号都要被定义在clk IO端口上，有时随意分配的clk IO端口在Implement 时也会出错。需要到ucf中用 NET "polin" CLOCK_DEDICATED_ROUTE = FALSE; //polin为边沿触发事件信号语句来规避错误。所以在一个程序中，要尽量使用主clk作为always块的边沿触发信号。如果有些变量要通过某个信号的边沿触发来产生，那尽量将这个边沿触发信号做成一个判断条件，然后在产生变量时仍用主clk触发。例程：要得到LCD大尺寸屏POL信号的2分频、8分频、16分频...，在控制板上拨动开关设置不同的状态，输出polout切换到不同的pol输入的分频信号。思路，定义一个counter（cnt_pol）对输入pol信号进行计数，则cnt_pol的bit0位与pol输入信号一致， cnt_pol的bit1位为pol信号的2分频，bit2位为pol的4分频，bit3位为pol的8分频，bit4位为pol的16分频...

初学者学习Verilog HDL的步骤和经验技巧

初学者学习Verilog HDL的步骤和经验技巧 Verilog HDL是一种硬件描述语言（HDL:Hardware DiscripTIon Language），Verilog HDL语言是一种以文本形式来描述数字系统硬件的结构和行为的语言，用它可以表示逻辑电路图、逻辑表达式，还可以表示数字逻辑系统所完成的逻辑功能。 Verilog HDL和VHDL是目前世界上最流行的两种硬件描述语言，都是在20世纪80年代中期开发出来的。前者由Gateway Design AutomaTIon公司（该公司于1989年被Cadence 公司收购）开发。两种HDL均为IEEE标准 Verilog HDL语言学习用途就是在最广泛的C语言的基础上发展起来的一种件描述语言，它是由GDA(Gateway Design AutomaTIon)公司的PhilMoorby在1983年末首创的，最初只设计了一个仿真与验证工具，之后又陆续开发了相关的故障模拟与时序分析工具。1985年Moorby推出它的第三个商用仿真器Verilog-XL,获得了巨大的成功，从而使得Verilog HDL迅速得到推广应用。1989年CADENCE公司收购了GDA公司，使得VerilogHDL成为了该公司的独家专利。1990年CADENCE公司公开发表了Verilog HDL,并成立LVI组织以促进Verilog HDL成为IEEE标准，即IEEE Standard 1364-1995.Verilog HDL的最大特点就是易学易用，如果有C语言的编程经验，可以在一个较短的时间内很快的学习和掌握，因而可以把Verilog HDL内容安排在与ASIC设计等相关课程内部进行讲授，由于HDL语言本身是专门面向硬件与系统设计的，这样的安排可以使学习者同时获得设计实际电路的经验。与之相比，VHDL的学习要困难一些。但Verilog HDL较**的语法，也容易造成初学者犯一些错误，这一点要注意。 1. 首先讲一下为什么需要学习硬件描述语言（Hardware DescripTIon Language，HDL）硬件描述语言是一种形式化方法描述数字电路和系统的语言。数字电路，应该是在大二上学期左右学习的课程，是一门非常重要的课程。现在大学的可能主要集中在逻辑门和小规模集成电路的讲解上，很少涉及到HDL。当然，我们是可以通过一些列的74系列芯片构成我们想设计数字系统，但是当系统门数增多，设计就会变得非常复杂和困难但是照样有老外用这个方法实现了8位处理器，不过说实话，其成本和消耗的精力只能用来赚点眼球效

verilog报告总结

张威工作总结在完成本次verilog大作业的过程中，我不仅学到了很多只靠读书学不到的知识，而且体会到了团队协作的力量，以下做一简要总结：在这次作业中，我们首先进行分工合作，我和徐建龙负责bmp图像方面的工作，首先我们通过在网上和图书馆查阅资料，了解了bmp格式图像的基本知识，以便编写具体算法实现图像的翻转。在对bmp格式文件有了一定掌握后，我们首先尝试用c++语言将其转换为txt 文件的格式，但是在查阅了相关资料后，发现这种方法过于复杂，因此最终放弃了这个思路。随后我们查阅资料发现可以直接利用verilog的系统任务$fread即可对bmp文件进行操作，再结合文件输出任务$fopen\$fdisplay\$fclose将bmp文件打开并通过翻转算法转换后再写入txt文件，最后用软件WinHex将其转换为2进制文件并另存为bmp格式，即完成了翻转工作。在这个过程中，我对课上学到的语句有了更深的理解，并将其应用到了实际工程中，使自己的运用能力得到了很好的锻炼，并且，我对Modelsim仿真软件也有了一定的了解，其基本操作已经较熟练的掌握，对其中一些细节问题，如仿真时间的选取等也有了自己的理解。实践出真知，通过在软件上反复改程序、跑程序我也学会了很多只看书本发现不了的问题，锻炼了自己的解决问题能力。最后，我还想感谢我的队友们，这次作业的完成使我们共同努力的结果，我真正感受到了团队的力量，也体会到了老师为什么一定要求必须结对完成的良苦用心。在做工程的过程中，我们曾经对算法，流程等诸多问题产生过分歧，在屡次失败后，我们也曾想过放弃，但是我们最终团结一致，共同努力完成了作业，在图片成功翻转的那一霎那，所有的辛苦都有了回报，我们真正明白了什么叫teamwork! 刘欢verilog大作业工作报告在团队成员的合作下，经历了许多困难，终于完成了verilog的大作业，虽然过程并不是和想象中的一样，而且作业也与老师要求的有所差距，但是在紧张的考试复习中，还是努力把这个作业完成了，并且从中学习到了许多关于verilog的使用与仿真的知识，这对于今后的学习是有很大的帮助的。在整个完成作业的过程中，遇到了很多困难： 1.首先遇到的困难就是BMP文件的读入，后来在查阅了相关资料以后，发现用verilog中的系统函数可以直接将BMP文件以二进制的形式读入。 2.第二个困难就是实现顺时针旋转90度的算法，这个地方的主要问题在于，很容易混淆行与列的关系，导致中间一次居然出现了扭曲的lena图像，后来在大家的集体智慧下终于解决了这个问题。 3.第三个困难也可以说是整个大作业中最困难的就是仿真时总是出不了波形，这里面的第一个问题就是只能显示端口变量的值，后来在网上搜索以后，更改了verilog.ini中的一个数值，问题得到了解决。第二个问题是仿真时间的确定，开始的时候无论如何也无法生成一个完整的二进制txt 文本文件，几经周折才发现是仿真时间选择过小，以至于整个转换过程无法全部完成，这样，在增大了仿真时间以后问题才得到了解决。 4.因为c语言知识的欠缺，第四个困难就是生成的二进制文本文件无法转换成最后的BMP 文件，这样利用网络的搜索功能，用一个进制转换的小软件WinHex成功的解决了这个问题。 5.整个过程中的一个小插曲就是大家都不会使用工具裁剪出一个符合要求的256×256大小

veriloghdl学习心得

竭诚为您提供优质文档/双击可除veriloghdl学习心得篇一：Verilog学习心得 Verilog学习心得因为Verilog是一种硬件描述语言，所以在写Verilog语言时，首先要有所要写的module在硬件上如何实现的概念，而不是去想编译器如何去解释这个module.比如在决定是否使用reg定义时，要问问自己物理上是不是真正存在这个register,如果是，它的clock是什么?D端是什么？Q端是什么？有没有清零和置位？同步还是异步？再比如上面讨论的三态输出问题，首先想到的应该是在register的输出后面加一个三态门，而不是如何才能让编译器知道要“赋值”给一个信号为三态。同样，Verilog 中没有“编译”的概念，而只有综合的概念。写硬件描述语言的目的是为了综合，所以说要想写的好就要对综合器有很深的了解，这样写出来的代码才有效率。曾经接触过motorola苏州设计中心的一位资深工程师,他忠告了一句:就是用verilog描述电路的时候,一定要清楚它实现的电路,很多人只顾学习verilog语言,而不熟悉它实

现的电路,这是设计不出好的电路来的. 一般写verilogcode时，对整个硬件的结构应该是很清楚了，最好有详细的电路图画出，时序问题等都应该考虑清楚了。可以看着图直接写code。要知道,最初Verilog是为了实现仿真而发明的.不可综合的Verilog语句也是很重要的.因为在实际设计电路时,除了要实现一个可综合的m odule外,你还要知道它的外围电路是怎样的,以及我的这个电路与这些外围电路能否协调工作.这些外围电路就可以用不可综合的语句来实现而不必管它是如何实现的.因为它们可能已经实际存在了,我仅是用它来模拟的.所以,在写verilog的时候应该要先明确我是用它来仿真的还是综合的. 要是用来综合的话,就必须要严格地使用可综合的语句,而且不同的写法可能产生的电路会有很大差别,这时就要懂一些verilog综合方法的知识.就像前面说的,脑子里要有一个硬件的概念.特别是当综合报错时,就要想一想我这种写法能不能用硬件来实现,verilog毕竟还不是c,很多写法是不可实现的.要是这个module仅是用来仿真的,就要灵活得多了,这时你大可不必太在意硬件实现.只要满足它的语法, 实现你要的功能就行了. 有网友说关于#10clk=~clk的问题，虽然这种语句是不可综合的，但是在做simulation和verification是常常用

Verilog学习心得

Verilog学习心得因为Verilog是一种硬件描述语言，所以在写Verilog语言时，首先要有所要写的module在硬件上如何实现的概念，而不是去想编译器如何去解释这个module. 比如在决定是否使用reg定义时，要问问自己物理上是不是真正存在这个register, 如果是，它的clock是什么? D端是什么？Q端是什么？有没有清零和置位？同步还是异步？再比如上面讨论的三态输出问题，首先想到的应该是在register的输出后面加一个三态门，而不是如何才能让编译器知道要“赋值”给一个信号为三态。同样，Verilog中没有“编译”的概念，而只有综合的概念。写硬件描述语言的目的是为了综合，所以说要想写的好就要对综合器有很深的了解，这样写出来的代码才有效率。曾经接触过motorola苏州设计中心的一位资深工程师,他忠告了一句:就是用verilog描述电路的时候,一定要清楚它实现的电路,很多人只顾学习verilog语言,而不熟悉它实现的电路,这是设计不出好的电路来的. 一般写verilog code时，对整个硬件的结构应该是很清楚了，最好有详细的电路图画出，时序问题等都应该考虑清楚了。可以看着图直接写code。要知道,最初Verilog是为了实现仿真而发明的.不可综合的Verilog 语句也是很重要的.因为在实际设计电路时,除了要实现一个可综合的m

odule外,你还要知道它的外围电路是怎样的,以及我的这个电路与这些外围电路能否协调工作.这些外围电路就可以用不可综合的语句来实现而不必管它是如何实现的.因为它们可能已经实际存在了,我仅是用它来模拟的.所以,在写verilog的时候应该要先明确我是用它来仿真的还是综合的. 要是用来综合的话,就必须要严格地使用可综合的语句,而且不同的写法可能产生的电路会有很大差别,这时就要懂一些verilog综合方法的知识.就像前面说的,脑子里要有一个硬件的概念.特别是当综合报错时,就要想一想我这种写法能不能用硬件来实现,verilog毕竟还不是C,很多写法是不可实现的.要是这个module仅是用来仿真的,就要灵活得多了,这时你大可不必太在意硬件实现.只要满足它的语法,实现你要的功能就行了. 有网友说关于#10 clk=~clk的问题，虽然这种语句是不可综合的，但是在做simulation和verification是常常用它在testbench中来产生一个clock信号。再比如常常用到的大容量memory, 一般是不会在片上实现的，这个时候也需要一个unsynthesizable module. mengxy所言切中肯罄。我们设计的module的目的是为了可以综合出功能正确，符合标准的电路来。我想这是个反复的过程，就像我们在写design flow中总要注明前仿真，综合后的仿真，以及后仿真等。仿真是用来验证我们的设计的非常重要的手段。而verilog里那些看是无聊的语句这个时候就会

verilog_经验(适合初学者)

先记下来，後面會有進一步的解說： 1、不使用初始化语句； 2、不使用延时语句； 3、不使用循环次数不确定的语句，如：forever，while等； 4、尽量采用同步方式设计电路； 5、尽量采用行为语句完成设计； 6、always过程块描述组合逻辑，应在敏感信号表中列出所有的输入信号； 7、所有的内部寄存器都应该可以被复位； 8、用户自定义原件（UDP元件）是不能被综合的。一：基本 Verilog中的变量有线网类型和寄存器类型。线网型变量综合成wire，而寄存器可能综合成WIRE，锁存器和触发器，还有可能被优化掉。二：verilog语句结构到门级的映射 1、连续性赋值：assign 连续性赋值语句逻辑结构上就是将等式右边的驱动左边的结点。因此连续性赋值的目标结点总是综合成由组合逻辑驱动的结点。Assign语句中的延时综合时都将忽视。 2、过程性赋值：过程性赋值只出现在always语句中。阻塞赋值和非阻塞赋值就该赋值本身是没有区别的，只是对后面的语句有不同的影响。建议设计组合逻辑电路时用阻塞赋值，设计时序电路时用非阻塞赋值。过程性赋值的赋值对象有可能综合成wire, latch,和flip-flop，取决于具体状况。如，时钟控制下的非阻塞赋值综合成flip-flop。过程性赋值语句中的任何延时在综合时都将忽略。建议同一个变量单一地使用阻塞或者非阻塞赋值。 3、逻辑操作符：逻辑操作符对应于硬件中已有的逻辑门，一些操作符不能被综合：===、!==。 4、算术操作符： Verilog中将reg视为无符号数，而integer视为有符号数。因此，进行有符号操作时使用integer,使用无符号操作时使用reg。 5、进位：通常会将进行运算操作的结果比原操作数扩展一位，用来存放进位或者借位。如： Wire [3:0] A,B; Wire [4:0] C; Assign C=A+B; C的最高位用来存放进位。 6、关系运算符：关系运算符：<,>,<=,>= 和算术操作符一样，可以进行有符号和无符号运算，取决于数据类型是reg，net还是integer。 7、相等运算符：==，！= 注意：===和！==是不可综合的。可以进行有符号或无符号操作，取决于数据类型 8、移位运算符：左移，右移，右边操作数可以是常数或者是变量，二者综合出来的结果不同。 9、部分选择：部分选择索引必须是常量。 10、BIT选择： BIT选择中的索引可以用变量，这样将综合成多路（复用）器。 11、敏感表：Always过程中，所有被读取的数据，即等号右边的变量都要应放在敏感表中，不然，综合时不能正确

verilog学习五点经验分享

verilog学习五点经验分享 1.规范很重要工作过的朋友肯定知道，公司里是很强调规范的，特别是对于大的设计（无论软件还是硬件），不按照规范走几乎是不可实现的。逻辑设计也是这样：如果不按规范做的话，过一个月后调试时发现有错，回头再看自己写的代码，估计很多信号功能都忘了，更不要说检错了；如果一个项目做了一半一个人走了，接班的估计得从头开始设计；如果需要在原来的版本基础上增加新功能，很可能也得从头来过，很难做到设计的可重用性。在逻辑方面，我觉得比较重要的规范有这些： 1.设计必须文档化。要将设计思路，详细实现等写入文档，然后经过严格评审通过后才能进行下一步的工作。这样做乍看起来很花时间，但是从整个项目过程来看，绝对要比一上来就写代码要节约时间，且这种做法可以使项目处于可控、可实现的状态。 2.代码规范。 a.设计要参数化。比如一开始的设计时钟周期是30ns，复位周期是5个时钟周期，我们可以这么写： parameter CLK_PERIOD = 30; parameter RST_MUL_TIME = 5; parameter RST_TIME = RST_MUL_TIME * CLK_PERIOD; ... rst_n = 1'b0; # RST_TIME rst_n = 1'b1; ... # CLK_PERIOD/2 clk <= ~clk; 如果在另一个设计中的时钟是40ns，复位周期不变，我们只需对CLK_PERIOD进行重新例化就行了，从而使得代码更加易于重用。 b.信号命名要规范化。 1) 信号名一律小写，参数用大写。 2) 对于低电平有效的信号结尾要用_n标记，如rst_n。 3) 端口信号排列要统一，一个信号只占一行，最好按输入输出及从哪个模块来到哪个模块去的关系排列，这样在后期仿真验证找错时后方便很多。如： module a( //input clk, rst_n, //globle signal wren, rden, avalon_din, //related to avalon bus sdi, //related to serial port input //output data_ready, avalon_dout, //related to avalon bus ... ); 4) 一个模块尽量只用一个时钟，这里的一个模块是指一个module或者是一个entity。在多时钟域的设计中涉及到跨时钟域的设计中最好有专门一个模块做时钟域的隔离。这样做可以让综合器综合出更优的结果。