cadence如何隐藏管脚名或管脚号
cadence如何隐藏管脚名或管脚号
1.双击空白处,在弹出的对话框中选中要隐藏的项，单击下方倒三角号选择false单击OK
退出:
2.如下图所示器件管脚名已隐藏：
3.隐藏管脚序号同上。
cadence多通道布局总结精要知识点
一、cadence多通道布局布线（使用模块复用的方式实现） 步骤与关键点： 1、模块生成 module生成 1、在orcad中画好模块的原理图，设定好封装，做好drc，做好元件编号。 2、检查元件属性是否设为current properties,其它设定可能出错。 2、在annotate-->allegro reuse中，选中generate reuse module,renumber design for using modules,选中unconditional,其它不选。 3、生成netlist. 4、将netlist导入到allegro，布线，布局，若无rename等需要与orcad交互的动作，选tools-->creat modules生成mdd文件.mdd文件的文件名一定要定义为：DSN NAME_ROOT SCHEMATIC NAME.mdd。DSN NAME为你定义的orcad中的dsn文件名，ROOT SCHEMATIC NAME是这个文件中的页名字。这里若定义不对，在reuse时找不到mdd文件。之后跳到第6步。 5、在allegro中export logic，然后在orcad中back annotate，并再次drc。这一步很关键。？？（实际操作时该步骤未使用） 6、模块制作完成。 使用生成的模块 1、在新的orcad设计中，选place-->herarhical block,reference中填入BLK?(注意，这里使用BLK是为了与原理图中的U？R？C？区别，保证BLK这个名字专用于moduel，不然在做完allegro后，rename 时，导回到orcad中出问题。) 在implementation type中选schematic view，在implementtation name中填入先前模块的页名称，在path and file name中选择相应的dsn文件，之后在你的原理图中出现一个block.（实质就是层次原理图的放置方法，只不过需要在原理图中新增层模块框，以免PCB中放入新的模块时无电路与之对应，则线条line会报错） 2、继续其它设计，之后在annotate-->packageing中，选中reset part name to "?",同时选中update occurrences,执行一下，将所有的元件（包括module的name改为?）,在annotate-->allegro reuse中,选中renumber design for using modules,选中incremental,选中do not change the page number,选中select modules to mark for框里的内容。其它不选。 3、drc后，出netlist. 4、导入到allegro后，palce-->manually place,选mudule,instances,将module放入。注意一下mdd文件路径的设定，不正确会找不到mdd 文件的。 5、在allegro中布好线后，可以rename到arcad中，与正常设计无区别。 6、over. 做reuse时的几个注意事项：
元器件封装及基本管脚定义说明(精)知识讲解
元器件封装及基本管脚定义说明 以下收录说明的元件为常规元件 A: 零件封装是指实际零件焊接到电路板时所指示的外观和焊点的位置。包括了实际元件的外型尺寸，所占空间位置，各管脚之间的间距等，是纯粹的空间概念。因此不同的元件可共用同一零件封装，同种元件也可有不同的零件封装. 普通的元件封装有针脚式封装(DIP与表面贴片式封装(SMD两大类. (像电阻，有传统的针脚式，这种元件体积较大，电路板必须钻孔才能安置元件，完成钻孔后，插入元件，再过锡炉或喷锡（也可手焊），成本较高，较新的设计都是采用体积小的表面贴片式元件（SMD ）这种元件不必钻孔，用钢膜将半熔状锡膏倒入电路板，再把SMD 元件放上，即可焊接在电路板上了。 元件按电气性能分类为:电阻, 电容(有极性, 无极性, 电感, 晶体管(二极管, 三极管, 集成电路IC, 端口(输入输出端口, 连接器, 插槽, 开关系列, 晶振,OTHER(显示器件, 蜂鸣器, 传感器, 扬声器, 受话器 1. 电阻: I.直插式 [1/20W 1/16W 1/10W 1/8W 1/4W] AXIAL0.3 0.4 II. 贴片式 [0201 0402 0603 0805 1206] 贴片电阻 0603表示的是封装尺寸与具体阻值没有关系 但封装尺寸与功率有关通常来说 0201 1/20W 0402 1/16W 0603 1/10W
0805 1/8W 1206 1/4W 电容电阻外形尺寸与封装的对应关系是: 0402=1.0x0.5 0603=1.6x0.8 0805=2.0x1.2 1206=3.2x1.6 1210=3.2x2.5 1812=4.5x3.2 2225=5.6x6.5 III. 整合式 [0402 0603 4合一或8合一排阻] IIII. 可调式[VR1~VR5] 2. 电容: I.无极性电容[0402 0603 0805 1206 1210 1812 2225] II. 有极性电容分两种: 电解电容 [一般为铝电解电容, 分为DIP 与SMD 两种] 钽电容 [为SMD 型: A TYPE (3216 10V B TYPE (3528 16V C TYPE (6032 25V D TYP E (7343 35V] 3. 电感: I.DIP型电感 II.SMD 型电感
Cadence PCB设计教程
一、用Design Entry CIS（Capture）设计原理图 1、创建工程：file-->new-->project ；输入工程名称，指定工程放置路径； 2、设置操作环境Options-->Preferencses: 颜色：colors/Print 格子：Grid Display 杂项：Miscellaneous .........常取默认值 3、配置设计图纸： 设定模板：Options-->Design Template:（应用于新图） 设定当前图纸Options-->Schematic Page Properities
4、创建元件及元件库 File-->New Library -->选择要添加到的工程 Design -->New Part.(或者在Library处右击选择New Part) （1）Homogeneous:复合封装元件中（多个元件图组成时）每个元件图都一样（default适用于标准逻辑） （2）Heterogeneous:复合封装元件（多个元件图组成时）中使用不一样的元件图(较适用于大元件) 一个封装下多个元件图，以View ext part(previous part)切换视图 元器件封装： （1）place -->line 画线，用来画封装外形； （2）place-->pin 放置管脚；放单个或多个；
不同类型的管脚选择的type不同； 5、绘制原理图 （1）放置电器 Place-->part ；可以从设计缓存中，活着元件库，软件自带元件库，中选择；选择Add Library 增加元件库； 电源和地（power gnd)从右边工具栏中选择； （2）连接线路 wire bus：与wire之间必须以支线连接，并以网标(net alias)对应（wire:D0，D1....D7;bus:D[0..7]）数据总线和数据总线的引出线必须定义net alias （3）Schematic new page (可以多张图： 单层次电路图间，以相同名称的“电路端口连接器”off-page connector连接 多层次式电路图：以方块图（层次块Hierarchical Block...）来代替实际电路的电路图，以相同名称Port的配对内层电路，内层电路之间可以多张，同单层连接 （4）PCB层预处理
最新最全的IC手册,包括绝大部分芯片的引脚定义及功能介
全新IC手 册 珍藏版 汇佳技术咨询部
目录 AN5071……………………………………AN51 95B…………………………………AN5199……………………………………AN52 65………………………………AN5274………………………………AN5277………………………………AN5521………………………………AN5534………………………………AN5539………………………………AN5891………………………………AT24C04……………………………AT24C08……………………………CCFZ3005……………………………CTV222S……………………………DBL2044……………………………DDP3310B……………………………DPTV-3D……………………………DPTV-DX……………………………DPTV-IX……………………………GAL16V8C……………………………HEF4052……………………………HL4066………………………………
IS42G32256-8PQ……………………KA2107………………………………KA2500………………………………KA5Q1265RF…………………………KA5Q1565RF…………………………KA7631………………………………KS88C8424/32/P84 32………………L78MR05……………………………LA4285………………………………LA75665……………………………LA76810……………………………LA76832……………………………LA7830………………………………LA7838………………………………LA7840………………………………LA7846………………………………LA7910………………………………LA7954…………………………………LA86C3348A……………………………LM1269…………………………………LM324…………………………………LV1116……………………………………M3 400N4………………………………M37225ECSP……………………………
cadence快捷键
原理图：i放大o缩小 ctrl+mouse 放大缩小 ctrl+pageup ctrl+pagedown 左右移动 ctrl+n 下一PART ctrl+b 上一PART view->package 查看全部Part view->part 查看某一PART edit->browse 查看part、nets等 alt断开连接移动 R旋转，V垂直，H水平 原理图R 旋转shift 任意角度走线alt拖动元件时切断连接 全局修改器件属性：edit->browse->parts->shift全选所有器件->edit->properties->browse spreadsheet修改即可。 原理图库：D:\Cadence\SPB_16.3\tools\capture\library\Discrete.olb (散件) 建立原理图库：new->library Cadence olb ：ctrl+N 切换到下一PART ctrl+B 切换到前一PART 栅格的控制都在options->preferences->Grid Display Schemtic page grid控制原理图栅格 Part and symbol grid控制元器件库栅格 ******************************************************************************* ******************************* PCB例程：D:\Cadence\SPB_16.3\share\pcb\examples\board_design 测量距离：display->measure / Find->pins PCB Editor：右键->cancel 取消 类、子类color visible PCB提供两种模式，布局布线，封装库（package symbol） PCB 封转库中，怎样设置图纸大小？ 显示栅格大小？ 焊盘—>元件封装 layout->pins:x0 0 ->右键done dra place_bound_top(矩形) silkscreen_top == assemble_top assemble_top:x0 0.75 ix 1.8 iy -1.5 ix -1.8 iy 1.5 (add line) silkscreen_top: x0.6 0.94 ix -1.38 iy -1.88 ix 1.38 (add line) x1.2 0.94 ix 1.38 iy -1.88 ix -1.38 place_bound_top:add rectangle x-0.85 1 x2.65 -1 参考标号：layout->label->refdes Assembly_top 内部 Silkscreen_top 左上角 file->new->package symbol 必须有：1引脚2零件外形，轮廓线3参考编号4place_bound放置安装区 psm元件封装数据文件，dra元件封装绘图文件
芯片常用封装及尺寸说明
A、常用芯片封装介绍 来源：互联网作者： 关键字：芯片封装 1、BGA 封装(ball grid array) 球形触点陈列，表面贴装型封装之一。在印刷基板的背面按陈列方式制作出球形凸点用以代替引脚，在印刷基板的正面装配 LSI 芯片，然后用模压树脂或灌封方法进行密封。也称为凸点陈列载体(PAC)。引脚可超过200，是多引脚 LSI 用的一种封装。封装本体也可做得比 QFP(四侧引脚扁平封装)小。例如，引脚中心距为 1.5mm 的360 引脚 BGA 仅为31mm 见方;而引脚中心距为0.5mm 的304 引脚 QFP 为 40mm 见方。而且 BGA 不用担心 QFP 那样的引脚变形问题。该封装是美国 Motorola 公司开发的，首先在便携式电话等设备中被采用，今后在美国有可能在个人计算机中普及。最初，BGA 的引脚(凸点)中心距为 1.5mm，引脚数为225。现在也有一些 LSI 厂家正在开发500 引脚的 BGA。 BGA 的问题是回流焊后的外观检查。 现在尚不清楚是否有效的外观检查方法。有的认为，由于焊接的中心距较大，连接可以看作是稳定的，只能通过功能检查来处理。美国 Motorola 公司把用模压树脂密封的封装称为 OMPAC，而把灌封方法密封的封装称为 GPAC(见 OMPAC 和 GPAC)。 2、BQFP 封装(quad flat package with bumper) 带缓冲垫的四侧引脚扁平封装。QFP 封装之一，在封装本体的四个角设置突起(缓冲垫) 以防止在运送过程中引脚发生弯曲变形。美国半导体厂家主要在微处理器和 ASIC 等电路中采用此封装。引脚中心距0.635mm，引脚数从84 到196 左右(见 QFP)。
(整理)集成电路IC知识
集成电路IC常识 中国半导体器件型号命名方法 第一部分：用数字表示半导体器件有效电极数目。 第二部分：用汉语拼音字母表示半导体器件的材料和极性 第三部分：用汉语拼音字母表示半导体器件的内型。 第四部分：用数字表示序号 第五部分：用汉语拼音字母表示规格号 日本半导体分立器件型号命名方法 第一部分：用数字表示器件有效电极数目或类型。 第二部分：日本电子工业协会JEIA注册标志。 第三部分：用字母表示器件使用材料极性和类型。 第四部分：用数字表示在日本电子工业协会JEIA登记的顺序号。 第五部分：用字母表示同一型号的改进型产品标志。 集成电路(IC)型号命名方法/规则/标准 原部标规定的命名方法X XXXXX 电路类型电路系列和电路规格符号电路封装T：TTL；品种序号码（拼音字母）A：陶瓷扁平； H：HTTL；（三位数字） B ：塑料扁平； E：ECL； C：陶瓷双列直插； I：I-L； D：塑料双列直插； P：PMOS； Y：金属圆壳； N：NMOS； F：金属菱形； F：线性放大器； W：集成稳压器； J：接口电路。 原国标规定的命名方法CXXXXX中国制造器件类型器件系列和工作温度范围器件封装符号 T：TTL；品种代号C：（0-70）℃；W：陶瓷扁平； H：HTTL；（器件序号）E ：（-40~85）℃；B：塑料扁平； E：ECL； R：（-55~85）℃；F：全密封扁平； C：CMOS； M：（-55~125）℃；D：陶瓷双列直插； F：线性放大器； P：塑料双列直插； D：音响、电视电路； J：黑瓷双理直插； W：稳压器； K：金属菱形； J：接口电路； T：金属圆壳； B：非线性电路； M：存储器； U：微机电路；其中，TTL中标准系列为CT1000系列；H 系列为CT2000系列；S系列为CT3000系列；LS系列为CT4000系列； 原部标规定的命名方法CX XXXX中国国标产品器件类型用阿拉伯数字和工作温度范围封装 T：TTL电路；字母表示器件系C：（0~70）℃F：多层陶瓷扁平； H：HTTL电路；列品种G：（-25~70）℃B：塑料扁平； E：ECL电路；其中TTL分为：L：（-25~85）℃H：黑瓷扁平； C：CMOS电路；54/74XXX；E：（-40~85）℃D：多层陶瓷双列直插； M：存储器；54/74HXXX；R：（-55~85）℃J：黑瓷双列直插； U：微型机电路；54/74LXXX；M：（-55~125）℃P：塑料双列直插； F：线性放大器；54/74SXXX； S：塑料单列直插； W：稳压器；54/74LSXXX； T：金属圆壳； D：音响、电视电路；54/74ASXXX； K：金属菱形； B：非线性电路；54/74ALSXXX； C：陶瓷芯片载体； J：接口电路；54/FXXX。 E：塑料芯
Quartus II中FPGA管脚的分配策略
Quartus II中FPGA管脚分配策略Quartus II中FPGA管脚的分配策略 编写：*** 校核： 审核： 二〇一年月日
目录 目录 目录..........................................................................................I QUARTUS II中FPGA管脚分配策略.. (1) 1.FPGA管脚介绍 (1) 1.1.电源管脚 (1) 1.2.配置管脚 (2) 1.3.普通I/O管脚 (2) 1.4.时钟管脚 (2) 2.FPGA管脚分配方法 (3) 2.1.P IN P LANNER方式 (3) 2.2.I MPORT A SSIGNMENTS方式 (3) 2.3.T CL S CRIPTS方式 (6) 2.4.项目组统一使用方式 (8) 3.编写FPGA管脚分配文件 (9) 3.1.查看PDF格式的原理图 (9) 3.2.查看P RJ PCB格式的原理图 (10) 4.保存FPGA管脚分配文件 (11) 4.1.T CL格式或CSV格式 (11) 4.2.QSF格式 (11) 4.3.项目组统一使用格式 (11) 附录管脚类型说明 (12)
Quartus II中FPGA管脚分配策略 1. FPGA管脚介绍 FPGA的管脚从使用对象来说可分为两大类：专用管脚和用户自定义管脚。一般情况下，专用管脚大概占FPGA管脚数的20% ~ 30%，剩下的70% ~ 80%为用户自定义管脚。从功能上来说可分为电源管脚、配置管脚、时钟管脚、普通I/O管脚等。 下面以Altera公司的Cyclone IV E系列芯片EP4CE30F23C8为例，如图1所示，芯片总共包含484个芯片管脚。图中不同颜色的区域代表不同的Bank，整个芯片主要分为8个Bank，FPGA的各个管脚分布在不同的Bank中。 其中，三角形标记的管脚为电源管脚，正三角表示VCC，倒三角表示GND，三角内部的O表示I/O管脚电源，I表示内核电源。 圆形标记的管脚为普通用户I/O管脚，可以由用户随意使用。 正方形标记且内部有时钟沿符号的管脚为全局时钟管脚。 五边形标记的管脚为配置管脚。 图1 Wire Bond 1.1. 电源管脚 FPGA通常需要两个电压才能运行，一个是内核电压，另一个是I/O电压。每个电压通过独立的电源管脚来提供。内核电压是用来给FPGA内部的逻辑门和触发器供电。随着FPGA的发展，内核电压从5V、3.3V、2.5V、1.8V到1.5V ，变得越来越低。I/O电压用来给各个Bank供电，每个Bank 都有独立的I/O电压输入。一般情况下，内核电压会比I/O电压低。
led显示屏常用芯片说明
LED 显示屏中常用的芯片说明及原理 Led中常见的芯片有：74HC595列驱动，74HC138译码驱动，74HC245信号放大，74HC4953行扫描等。 1、74HC595 74HC595是硅结构的CMOS器件，兼容低电压TTL电路，遵守JEDEC标准。 74HC595 是具有8位移位寄存器和一个存储器，三态输出功能。移位寄存器和存储器是分别的时钟。数据在SHcp（移位寄存器时钟输入）的上升沿输入到移位寄存器中，在STcp（存储器时钟输入）的上升沿输入到存储寄存器中去。如果两个时钟连在一起，则移位寄存器总是比存储寄存器早一个脉冲。移位寄存器有一个串行移位输入（Ds），和一个串行输出（Q7’）,和一个异步的低电平复位，存储寄存器有一个并行8位的，具备三态的总线输出，当使能OE时（为低电平），存储寄存器的数据输出到总线。 8位串行输入/输出或者并行输出移位寄存器，具有高阻关断状态。三态。 将串行输入的8位数字，转变为并行输出的8位数字，例如控制一个8位数码管，将不会有闪烁。 2特点 8位串行输入 /8位串行或并行输出存储状态寄存器，三种状态
输出寄存器（三态输出：就是具有高电平、低电平和高阻抗三种输出状态的门电路。）可以直接清除 100MHz的移位频率 特点8位串行输入 /8位串行或并行输出存储状态寄存器，三种状态 输出寄存器（三态输出：就是具有高电平、低电平和高阻抗三种输出状态的门电路。）可以直接清除 100MHz的移位频率 3输出能力并行输出，总线驱动；串行输出；标准中等规模集成电路 595移位寄存器有一个串行移位输入（Ds），和一个串行输出（Q7’）,和一个异步的低电平复位，存储寄存器有一个并行8位的，具备三态的总线输出，当使能OE时（为低电平），存储寄存器的数据输出到总线。 参考数据 Cpd决定动态的能耗， Pd=Cpd×VCC×f1+∑(CL×VCC^2×f0) F1=输入频率，CL=输出电容 f0=输出频率（MHz） Vcc=电源电压 4、引脚说明符号引脚描述 Q0…Q7 8位并行数据输出，其中Q0为第15脚 GND 第8脚地 Q7’第9脚串行数据输出 MR 第10脚主复位（低电平） SHCP 第11脚移位寄存器时钟输入 STCP 第12脚存储寄存器时钟输入 OE 第13脚输出有效（低电平） DS 第14脚串行数据输入 VCC 第16脚电源
在Quartus II中分配管脚的两种常用方法
在Quartus II中分配管脚的两种常用方法. 示范程序 seg7_test.v 此例化文件共需要17个管脚。接下来我和大家一起讨论使用QII分配管脚的两种常用方法。 方法一：Import Assignments 步骤1：使用记事本或类似软件新建一个txt文件（或csv文件），按如下格式编写管脚分配内容（不同的开发版，其内容也不同，本文以我使用的艾米电子2C8开发版为范例）。注意：To和Location两个关键字中间有一个半角逗号。
图1 pin.txt 步骤2：在QII软件中，选择“Assignments ——Import Assignments”。如图所示，导入xxx.txt文件即可。 图2 导入pin.txt 步骤3：在QII软件中，选择“Assignments ——Pin”标签（或者点击按钮），打开Pin Planner，验证管脚是否分配正确。
图3 验证管脚是否分配正确 方法二：source xxx.tcl 步骤1：在QII软件中，使用“Assignments ——Remove Assignments”标签，移除管脚分配内容，以确保此次操作，分配的管脚没有因为覆盖而出现错误的情况。
图4 Remove Assignments 注：在未执行任何管脚分配操作新工程中，可跳过步骤1。 步骤2：使用记事本或类似软件新建一个tcl文件，按如下格式编写管脚分配内容（不同的开发版，其内容也不同，本文以我使用的艾米电子2C8开发版为范例）。 注意关键字set_location_assignment和-to的用法。
图5 pin.tcl 步骤3：执行pin.tcl 方法1：在QII软件中，使用“View ——Utility Windows ——Tcl Console”标签，打开Quartus II Tcl Console。执行语句： 图6 source pin.tcl 方法2：在QII软件中，使用“Tools ——Tcl Scripts …”标签，打开Tcl Scripts。
Cadence学习笔记(十三)
1. 有些特殊的焊盘上要打很多孔，需要在Multiple Drill里设置。 2. .psm是元件封装的数据文件，不能直接编辑，.dra是绘图文件，我们可以用软件打开它对封装进行编辑。 3. 按room摆放： 使用PCB Editor， 1）在PCB Editor里设置room属性，导入网表后,Edit - Properties,在Find by name中选择Comp (or Pin)，点击More，选择需要赋予room属性的元件，弹出Edit Property对话框 ，在左边的Available Properties中选择Room，value=power3v3，然后点击Apply，在Show Properties 窗口可以看到所选的元件都有ROOM=power3v3，这样元件有了room属性； 2）接下来在PCB Editor里添加room区域，Setup - Outlines - Room Outline，在Create/Edit Option 选择Draw Rectangle，在板框内部拉出一个矩形框； 3）按照room属性来摆放，Place - Quick Place，在Placement Filter里选择Place by room，在下拉列表中选择power3v3，点击Place。 使用Capture CIS， 1）选中元件，右键Edit Properties，Filter by选择Cadence-Allegro，找到ROOM编辑，填写power1v6，再切换到
常用IC芯片管脚的定义中引文翻译
常用IC芯片管脚的定义中引文翻译 1、VOL—Voltage Output Low 低电平输出电压；VIH（V oltage Input High）高电平输入电压。 2、CLKO(Clock Output) 时钟输出；Vss 数字地。DP:USB端D+信号。 3、VDD—数字电源；Vssp:I/O驱动缓冲数字地。DM：USB端D-信号。 4、CE:Chip enable input 片使能输出；OE：Output enable input 输出使能输入。 5、WP:Write protect 写入保护；FWR：Flash write enable input闪存写入使能信号。 6、V A: analog power 模拟电源输入；LVDS:Low voltage differential signal低电平微分信号。 7、FB：Output voltage feedback 输出电压返回输入；SW:Power switch input 电源开关输入。 8、SHON:Shutdown control input 关闭信号输入;COMP:comp voltage. 9、TS:Temperature-sense input温度感应信号输入RC:Timer-program input定时程序信号输入 10. SNS:Current-sense input 电流感应信号输入；CE:使能信号(enable signal). 11 .WE:写入启动信号；RST: reset 复位信号；CLK：时钟控制信号；CKE:时钟控制信号。 12. Vcc:电源信号；CS：片选信号；SCLK:串行时钟输入;RF: 信号输出；FCOM:公共信号端。 13.XTALO:晶振信号输出；XTALI:晶振信号输入。OPOLS:VCOM 信号输出。 14.TXD:ASCO 时钟、数据输出；RXD:ASCO 数据输入或输出。 15.SYNC:同步脉冲输入; RCT: 振荡器时间常数电路;DC: 占空比控制。 16.VREF：5V基准电压;VFB: 误差放大器倒相输入；COMP:误差放大器输出。 17.SS：软启动控制外接电容；Vc:功放电路电源（驱动电路电源）；OUT：驱动输出。 18.PGND:功放电路地线；SGND: 小信号电路地线。ISEN:电流检测。 19.DIS:关闭控制。不使用时此脚接小信号地线端，不能悬空。 20.DC-LIM: 占空比限制。接基准电源脚时，驱动脉冲占空比被限制在50%。如果此脚悬空 或是接地时，驱动脉冲占空比不被限制。 21.ST-BY：待机控制，通过电阻接第二脚。如不使用待机控制，将此脚接基准电压脚或悬空。
fpga引脚分配
FPGA管脚分配需要考虑的因素 在芯片的研发环节，FPGA验证是其中的重要的组成部分，如何有效的利用FPGA的资源，管脚分配也是必须考虑的一个重要问题。一般较好的方法是在综合过程中通过时序的一些约束让对应的工具自动分配，但是从研发的时间段上来考虑这种方法往往是不可取的，RTL 验证与验证板设计必须是同步进行的，在验证代码出来时验证的单板也必须设计完毕，也就是管脚的分配也必须在设计代码出来之前完成。所以，管脚的分配更多的将是依赖人，而非工具，这个时候就更需要考虑各方面的因素。 综合起来主要考虑以下的几个方面： 1、FPGA所承载逻辑的信号流向。 IC验证中所选用的FPGA一般逻辑容量都非常大，外部的管脚数量也相当的丰富，这个时候就必须考虑到PCB设计时的布线的难度，如果管脚的分配不合理，那么有可能在PCB设计时出现大量的交叉的信号线，这给布线带来很大的困难，甚至走不通，或者是即便是布线走通了，也有可能由于外部的延时过大而不满足时序方面的要求。所以在管脚分配前对FPGA工作的环境要相当的熟悉，要对其中的信号来自哪里去向何方非常的清楚，这就按照连线最短的原则将对应的信号分配到与外部器件连线最近的BANK中，2、掌握FPGA内部BANK的分配的情况。 现在FPGA内部都分成几个区域，每个区域中可用的I/O管脚数量各不相同。在IC验证中都是采用了ALTERA 与XILINX系列的FPGA ，这两个厂商的FPGA中内部BANK 的分配有一定的差异，这可以在设计中查阅相关的手册。下面与ALTERA中Stratix II 系列的FPGA内部BANK的分配为例来进行说明。 图中详细说明了FPGA内部BANK的分配情况和每个BANK中所支持的I/O标准。根
Cadence基于CIS的模块复用
关于allegro模块复用问题 孙海峰在使用Allegro PCB进行复杂电路设计时候，往往会遇到一部分电路被反复使用的情况，设计者可以按照之前的经验很快的做出相同的设计，但是这无疑浪费了不少时间。尤其对于大规模复杂设计，如果设计者浪费时间在反复的工作上，这是严重的损失。Allegro PCB允许设计者一开始就将复用模块设计好，以后只要直接调用复用模块就可以直接用以设计更复杂的电路板了。 这对于大规模集成设计无疑是非常好的选择，它不仅让设计者不必花费时间在相同模块反复设计上，更有利于电路的模块化设计和团队合作设计。 接下来我从Allegro PCB出发，详细阐述模块复用设计的具体步骤。 一、设计复用模块 首先在复杂设计之初，确定复用模块，然后对它进行设计。复用模块的设计与普通PCB设计流程相似，包括原理图设计，DRC检查，导出网表，PCB设计和原理图反标的整个流程。 1、在Capture页面中画好复用模块的原理图，设定好元件封装，完成DRC 检查，做好元件编号等原理图设计如下图； 注意：检查元件属性是否设为current properties，其它设定可能出错。 2、对设计执行Tools/Annotate进行原理图标注，在PCB Editor Reuse选项卡中勾选Generate reuse module，Renumber design for using modules，选中Unconditional如下图。
3、执行Tools/Design Rules Check进行电路DRC检查，正确无误后执行 Tools/Create Netlist命令生成网表，并导入PCB设计中。 4、复用模块的PCB设计 在Allegro PCB Editor中对该复用模块进行设计，完成设计后执行 Tools/Create Module命令，并框选复用模块所有元件、网络、连线等信息。
常用芯片引脚图
. . 常用芯片引脚 74LS00数据手册 74LS01数据手册 74LS02数据手册 74LS03数据手册 74LS04数据手册 74LS05数据手册 74LS06数据手册 74LS07数据手册 74LS08数据手册 74LS09数据手册 74LS10数据手册 74LS11数据手册
第2页 共8页 74LS12数据手册 74LS13数据手册 74LS14数据手册 74LS15数据手册 74LS16数据手册 74LS17数据手册 74LS19数据手册 74LS20数据手册 74LS21数据手册 74LS22数据手册 74LS23数据手册 74LS26数据手册 74LS27数据手册 74LS28数据手册
. . 74LS30 数据手册 74LS32数据手册 74LS33 数据手册 74LS37 数据手册 74LS38数据手册 74LS40 数据手册 74LS42数据手册 [1].要求0—15时，灭灯输入（BI ）必须开路或保持高电平，如果不要灭十进制数零，则动态灭灯输入（RBI ）必须开路或为高电平。 [2].将一低电平直接输入BI 端，则不管其他输入为何电平，所有的输出端均输出为低电平。 [3].当动态灭灯输入（RBI ）和A,B,C,D 输入为低电平而试灯输入为高电平时，所有输出端都为低电平并且动态灭灯输入（RBO ）处于第电平（响应条件）。 [4].]当灭灯输入/动态灭灯输出（BI/RBO ）开朗路或保持高电平而试灯 输入为低电平时，所有各段输出均为高电平。 表中1=高电平，0=低电平。BI/RBO 是线与逻辑，作灭灯输入（BI ）或动态灭灯（RBO ）之用，或者兼为二者之用。
LED显示屏各芯片管脚定义汇总
一、1.2 LED板的芯片功能 74HC245的作用：信号功率放大。 第1脚DIR，为输入输出转换端口，当DIR=“1”高电平(接VCC）时信号由“A” 端输入“B”端输出，DIR=“0”低电平（接GND）时信号由“B”端输入“A”端输出。 第19脚G，使能端，若该脚为“1”A/B端的信号将不导通，只有为“0”时A/B 端才被启用，该脚也就是起到开关的作用. 第2~9脚“A”信号输入\输出端，A1=B1、、、、、、A8=B8，A1与B1是一组，如果DIR=“1”G=“0”则A1输入B1输出，其它类同。如果DIR=“0”G=“0”则B1输入A1输出，其它类同。 第11~18脚“B”信号输入\输出端，功能与“A”端一样。 第10脚GND，电源地。 第20脚VCC，电源正极。 74HC595的作用：LED驱动芯片，8位移位锁存器。 第8脚GND，电源地。 第16脚VCC，电源正极 第14脚DATA，串行数据输入口，显示数据由此进入，必须有时钟信号的配合才能移入。 QA~QH的输出由输入的数据控制。
第12脚STB，锁存端，当输入的数据在传入寄存器后，只有供给一个锁存信号才能将移入的数据送QA~QH口输出。 第11脚CLK，时钟端，每一个时钟信号将移入一位数据到寄存器。 第10脚SCLR，复位端，只要有复位信号，寄存器内移入的数据将清空，显示屏不用该脚，一般接VCC。 第9脚DOUT，串行数据输出端，将数据传到下一个。 第15、1~7脚，并行输出端也就是驱动输出端，驱动LED。 HC16126\TB62726的作用：LED驱动芯片，16位移位锁存器。 备注：HC16126驱动芯片定义和5020，5024,2016等芯片一样 第1脚GND，电源地。 第24脚VCC，电源正极 第2脚DATA，串行数据输入 第3脚CLK，时钟输入 第4脚STB，锁存输入 第23脚输出电流调整端，接电阻调整 第22脚DOUT，串行数据输出 第21脚EN，使能输入 其它功能与74HC595相似，只是TB62726是16位移位锁存器，并带输出电流调整功能，但在并行输出口上不会出现高电平，只有高阻状态和低电平状态。74HC595并行输出口有高电平和低电平输出。TB62726与5026的引脚功能一样，结构相似。
【精】cadence笔记-gerber光绘出错
cadence笔记 焊盘设计： 1 drill/slot symbol-----设置在钻孔的可视符号，在NC legend-1-4层中显示的钻孔的表示符号，取决与这里的设置。 2 drill/slot hole中plating的设置要注意。 3 allow suppression of unconnected internal pads? 4 regular pad-->当焊盘用走线连接时所使用的焊盘图形；Thermal relief-->当焊盘用dynamic shape连接时所使用的焊盘挖空图形（当该层不定义时，则不挖空，可从下拉列表中选择图形形状和大小，也可使用flash）；当焊盘不连接时内电层的镂空图形。 5 如果是用于在不同的层之间电气连接的过孔，则thermal relief可以不设置（即为null），若是通孔焊盘，则需要做Flash焊盘，以增加热阻,利于焊接 6 如果是用于BGA的过孔，则solder和paste层可设置为null 7 按照IPC标准，soldermask比正常焊盘大0.1mm（直径还是半径？）即4mil,pastmask 和焊盘一样大 8 焊盘的命名，表明焊盘的形状，尺寸。 antipad-->用于经过plane层（即负片）的过孔与非相同网络的dynamic shape的隔离，在布线层（即正片）中不起作用，布线层（即正片）中其功能由rule代替，设计时以钻孔大小为参考标准而非FLASH termal relief->用于经过plane层（即负片）的过孔与相同网络的dynamic shape的连接（有图形的地方被挖空），在布线层（即正片）中不起作用，布线层中其功能由rule代替 regular pad-->过孔在走线层中的焊盘形状
VHDL管脚分配
#scnu_pins.tcl set_global_assignment -name RESERVE_ALL_UNUSED_PINS "AS INPUT TRI-STA TED" set_global_assignment -name ENABLE_INIT_DONE_OUTPUT OFF set_location_assignment PIN_17 -to clk #led set_location_assignment PIN_71 -to led #seg7 set_location_assignment PIN_65 -to seg7com\[0\] set_location_assignment PIN_67 -to seg7com\[1\] set_location_assignment PIN_69 -to seg7com\[2\] set_location_assignment PIN_70 -to seg7com\[3\] set_location_assignment PIN_53 -to seg7data\[0\] set_location_assignment PIN_55 -to seg7data\[1\] set_location_assignment PIN_57 -to seg7data\[2\] set_location_assignment PIN_58 -to seg7data\[3\] set_location_assignment PIN_59 -to seg7data\[4\] set_location_assignment PIN_60 -to seg7data\[5\] set_location_assignment PIN_63 -to seg7data\[6\] set_location_assignment PIN_64 -to seg7dp #SDRAM set_location_assignment PIN_112 -to sd_data\[0\] set_location_assignment PIN_104 -to sd_data\[1\] set_location_assignment PIN_103 -to sd_data\[2\] set_location_assignment PIN_101 -to sd_data\[3\] set_location_assignment PIN_100 -to sd_data\[4\] set_location_assignment PIN_99 -to sd_data\[5\] set_location_assignment PIN_97 -to sd_data\[6\] set_location_assignment PIN_96 -to sd_data\[7\] set_location_assignment PIN_129 -to sd_data\[8\] set_location_assignment PIN_132 -to sd_data\[9\] set_location_assignment PIN_133 -to sd_data\[10\] set_location_assignment PIN_134 -to sd_data\[11\] set_location_assignment PIN_135 -to sd_data\[12\] set_location_assignment PIN_136 -to sd_data\[13\] set_location_assignment PIN_139 -to sd_data\[14\] set_location_assignment PIN_137 -to sd_data\[15\] set_location_assignment PIN_76 -to sd_addr\[0\] set_location_assignment PIN_75 -to sd_addr\[1\] set_location_assignment PIN_74 -to sd_addr\[2\]