集成电路笔试面试题解答(连载未完)

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FPGA/集成电路

笔试面试题解答

本次更新日期2017年10月12日

已更新27个笔试面试题还未完结

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别人连载小说,我们连载FPGA/集成电路笔试面试题解答视频!

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明德扬潘老师历经多年精心整理历年各大公司(如海华、大彊、中兴、展讯等名企)笔试面试题,每道题都有已录制好的详细的解答视频+ 举一反三的解题技巧。

届时我们将不断地更新和补充最新的笔试面试题(解答视频),欢迎大家关注进行免费领取。

1.Write a sequence of 3-bit grey code. Can you derive a general equation to convert binary to

grey code?[AMD 2008]

【解答视频序号:08310001】

2.怎样将一个single-bit信号从快时钟域送到慢时钟域,或慢送到快?Multi-bit信号呢?

[AMD 2008]

【解答视频序号:08310002】

3.设计一个计算连续Leading Zeros个数的电路。输入8-bit,输出4-bit。[AMD 2008]

00001000 0100

00100010 0010

10001000 0000

可以parameterize你的设计吗?其hardware是什么样子的?

【解答视频序号:09090001】

4.出下面两个状态机的逻辑综合图,并说明两种写法的优缺点![凹凸2008]

always @(posedge clk or negedge rst)

if(!rst)begin

state<=0;

out<=4'b0000;

end

else

case(state)

0:begin

state<=1;

out<=4'b0000;

end

1:begin

state<=0;

out<=4'b0001;

end

endcase

always @(posedge clk or negedge rst)

if(!rst)

state<=0;

else

case(state)

0:state<=1;

1:state<=0;

endcase

always@(state)

if(!state)

out=4'b0000;

else

out=4'b0001;

前者state 和out[0]分别综合成两个触发器,其中state触发器的输入为它本身的反向。out[0]的触发器为state的当前输入。后者只有state一个触发器,输出直接赋值给out[0],光靠这两段看不出它到底要考啥,估计可能是想考状态机1段,2段,3段式的优缺点。

第一个out要综合成四位的寄存器,占用资源;

第二个则比较节约了呵呵

2段和1段相比,没有节省资源吧,还多用了寄存器了。

不过肯定是提高了程序代码的可读性和维护性我觉得这两段的输出加一步寄存会好一些,可以减少逻辑电路带来的毛刺吴继华,王城编的《verilog设计和验证》有一章对这个讲得很详细你可以到论坛里面去找找,好像是有电子版

第一段代码速度上比较快,但所占资源多;第二段正好相反,只用了一个寄存器,但Timing会差点。所谓可读性,我觉得在这里没什么区别,关键还是硬件实现上的区别。

我的观点是:二段式的状态机将组合逻辑和时序逻辑分离开,便于综合工具进行分析。ls各位说的,只是基于这两个例子但是题目是关于状态机的写法的优缺点这是我的观点。

【解答视频序号:09090002】

5.设计地址生成器。[nVidia 2008]

要求依次输出以下序列:

0,8,2,10,4,12,6,14,1,9,3,11,5,13,7,15,

16,24,18,26, (31)

32,40,34,42, (47)

48,56,50,58, (63)

64,72,66,76,.................................,79

【解答视频序号:09090003】

6.假设存在positive clock skew为10ns,问最高电路频率。[SIRF 2008]

能容忍的最大positive clock skew

能容忍的最大negative clock skew

positive clock skew:DFF2的clock比DFF1的来的晚

negative clock skew:DFF2的clock比DFF1的来的早

T setup=1ns T hold=1ns T clk->q=1ns

【解答视频序号:09090004】

7.阻塞赋值和非阻塞赋值的区别[Trident]

always@(posedge clk) always@(posedge clk)

begin begin

b=a; b<=a;

c=b; c<=b;

end end

上面两段代码的硬件结构是怎么样的?

【解答视频序号:09090005】

8.化简代码使硬件尽可能少[Trident]

always@ (sel or a or b or c)

if(sel)

y = a + b;

else

y = a + c;

【解答视频序号:09090006】

9.2进制的1101.101变成十进制是多少?[Trident]

【解答视频序号:09090007】

10.下面哪种写法会产生latch?为什么?[SIRF 2008]

【解答视频序号:09090008】

11.从仿真的角度设计测试32(bit)*32(bit)的乘法器能否正常工作的过程?

【解答视频序号:09110001】

12.从仿真的角度设计测试1024-depth的SRAM能否正常工作的步骤或过程,功能:有10

位的读写指针,并且读操作与写操作可以同时进行,负责读和写的部分由一个控制器控制。

【解答视频序号:09110002】

13.报文替换ID的功能

【解答视频序号:09110003】

14.flip-flop和latch的区别,rtl中latch是如何产生的[SIRF 2008]

【解答视频序号:09120001】

15.多时钟域设计中,如何处理跨时钟域信号?[SIRF 2008]

【解答视频序号:09120002】

16.锁存器比寄存器省面积,但为什么在IC设计中通常使用寄存器?[SIRF 2008]

【解答视频序号:09120003】

17.用verilog/vhdl写一个fifo控制器(包括空,满,半满信号)。(飞利浦-大唐笔试)

reg[N-1:0] memory[0:M-1]; 定义FIFO为N位字长容量M

【解答视频序号:09250001】

18.FPGA 的片上RAM 资源,可以在设计中如下哪些应用?

a、Shift Register

b、ROM

c、RAM

d、FIFO

【解答视频序号:09250002】

19.下列哪些属于时钟约束?

a、set_false_path

b、set_input_path

c、set_max_delay

d、set_multicycle path

【解答视频序号:09250002】

20.FPGA可以有哪些工艺?

a、SDRAM

b、SRAM

c、EEPOM b、DDR e、FLASH

【解答视频序号:09250002】

21.下列哪些是FPGA片内资源?

a、RAM

b、LUT

c、DSP

d、SDRAM

【解答视频序号:09250002】

22.下列哪些选项是FPGA设计中必须的设计约束?

a、管脚约束

b、跨时钟域约束

c、时钟周期约束

d、片上RAM位置约束

【解答视频序号:09250002】

23.判断:FPGA中,需要一个1MByte的存储空间,用片上RAM实现即可。

【解答视频序号:09250002】

24.判断:Latch 和Register 的结构是不同的,Latch 是电位控制器件,Register是时序控

制器件。

【解答视频序号:09250002】

25.判断:FPGA设计中,访问FLASH的速度比DDR快。

【解答视频序号:09250002】

26.阐述以下数字电路中时钟属性:(1) Jitter :时钟抖动(2) clock_skew :时钟偏移。

问题:这两个不同吗?

【解答视频序号:09250002】

27.分析时序报告

【解答视频序号:】

46家公司面试笔试题

46 家公司面试笔试题 Sony 笔试题 1.完成下列程序 #include #define N 8 int main() { int i; int j; int k;

return 0; } 2.完成程序,实现对数组的降序排序 #include void sort( ); int main() { int array[]={45 ,56 ,76 ,234 ,1,34,23,2,3};// 数字任// 意给出 sort( ); return 0; } void sort( ) { } 3.费波那其数列,1, 1 , 2 , 3 , 5……编写程序求第十 项。可以用递归,也可以用其他方法,但要说明你选择 的理由。 #include int Pheponatch(int);

int main() { printf("The 10th is %d",Pheponatch(10)); return 0; } int Pheponatch(int N) { } 4.下列程序运行时会崩溃,请找出错误并改正,并且说明原因。 #include #include typedef struct{ TNode* left; TNode* right; int value; } TNode; TNode* root=NULL; void append(int N); int main() {

append(63); append(45); append(32); append(77); append(96); append(21); append(17); // Again, 数字任意给出 } void append(int N) { TNode* NewNode=(TNode *)malloc(sizeof(TNode)); NewNode->value=N; if(root==NULL) { root=NewNode; return; } else { TNode* temp; temp=root; while((N>=temp.value && temp.left!=NULL) || (N !=NULL )) { while(N>=temp.value && temp.left!=NULL) temp=temp.left; while(N temp=temp.right;

数字电路经典笔试题目汇总

数字电路笔试汇总 2、什么是同步逻辑和异步逻辑?(汉王笔试) 同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系。 電路設計可分類為同步電路和非同步電路設計。同步電路利用時鐘脈衝使其子系統同步運作,而非同 步電路不使用時鐘脈衝做同步,其子系統是使用特殊的“開始”和“完成”信號使之同步。由於非同步電 路具有下列優點--無時鐘歪斜問題、低電源消耗、平均效能而非最差效能、模組性、可組合和可複用性-- 因此近年來對非同步電路研究增加快速,論文發表數以倍增,而Intel Pentium 4處理器設計,也開始採用 非同步電路設計。 异步电路主要是组合逻辑电路,用于产生地址译码器、FIFO或RAM的读写控制信号脉冲,其逻 辑输出与任何时钟信号都没有关系,译码输出产生的毛刺通常是可以监控的。同步电路是由时序电路(寄存 器和各种触发器)和组合逻辑电路构成的电路,其所有操作都是在严格的时钟控制下完成的。这些时序电路 共享同一个时钟CLK,而所有的状态变化都是在时钟的上升沿(或下降沿)完成的。 3、什么是"线与"逻辑,要实现它,在硬件特性上有什么具体要求?(汉王笔试) 线与逻辑是两个输出信号相连可以实现与的功能。在硬件上,要用oc门来实现(漏极或者集电极开路),由于不用oc门可能使灌电流过大,而烧坏逻辑门,同时在输出端口应加一个上拉电阻。(线或则是下拉电阻) 4、什么是Setup 和Holdup时间?(汉王笔试) 解释setup和hold time violation,画图说明,并说明解决办法。(威盛VIA 2003.11.06 上海笔试试题) Setup/hold time 是测试芯片对输入信号和时钟信号之间的时间要求。建立时间是指触发器的时钟信 号上升沿到来以前,数据稳定不变的时间。输入信号应提前时钟上升沿(如上升沿有效)T时间到达芯片,这个T就是建立时间-Setup time.如不满足setup time,这个数据就不能被这一时钟打入触发器,只有在下 一个时钟上升沿,数据才能被打入触发器。保持时间是指触发器的时钟信号上升沿到来以后,数据稳定不 变的时间。如果hold time不够,数据同样不能被打入触发器。 建立时间(Setup Time)和保持时间(Hold time)。建立时间是指在时钟边沿前,数据信号需要保持不 变的时间。保持时间是指时钟跳变边沿后数据信号需要保持不变的时间。如果不满足建立和保持时间的话,那么DFF将不能正确地采样到数据,将会出现

校园招聘笔试面试题及部分答案

笔试面试题汇总 一、笔试题 1、给你一个二叉树的前序序列和中序序列,求其后续序列?(淘宝) 先看三个公式: PreOrder(T)=T的根节点+PreOrder(T的左子树)+PreOrder(T的右子树); InOrder(T)= InOrder(T的左子树)+T的根节点+ InOrder(T的右子树); PostOrder(T)= PostOrder(T的左子树)+ PostOrder(T的右子树)+T的根节点。 根据以上的三给公式就可以很容易解决一下两个问题: 前序+中序→后序; 中序+后序→前序。 当然也可把树画出来,再求他的各种序列。 2、Cache替换算法命中率最高是?(淘宝) 这个组成原理就有讲到了,可以找组成原理的书看下,把各种替换算法在理解下,在书上的P98-P99讲得很详细。 3、给一个顺序表,然后再给你一个码值,求在二分查找改码值的比较次数?(淘宝) 自己去做二分的查找的过程,我们知道二分查找是log(n)的,一次比较次数大于log(n)肯定是错的。具体可以看下数据结构的书,P17-P一八讲的很详细。 4、编译程序中安排中间代码生成的目的是?(淘宝) 把与机器相关的工作集中到目标代码生成阶段,难度和工作量下降。便于移直和维护。利于优化。 5、假设在n进制下,17*456=8206成立,n是多少?(淘宝) 从上面的等式中可以看到8,则进制可定大于8,因此可以从9进制开始枚举,直至满足等式,就可以了。(建议:先都转换成十进制,在实现乘法运算) 6、要从一亿会员中抽出100万会员,考虑到公平性、相对分散、相对随机,不能重复,抽取速度 要快。有一个random函数,能产生0-9的随机数。请写出你能想到的抽取方法?并写明步骤。 (淘宝) 用random函数产生两个数x1、x2,那么会员号mod 100 等于x1x2的话,该会与就被选中。这样每个会员的中奖概率是1/100。 7、Malloc和new的区别? 8、++、--、sizeof(字符串、结构体)(融通) 9、字符串函数的实现(strlen、strcpy等)(网龙、亿联网络) 10、字符串以单词逆序 11、CSTRING类的一些基本函数的实现 12、DEBUG 和RELESE 两种调试的区别 13、CONST的用法 我只要一听到被面试者说:"const意味着常数",我就知道我正在和一个业余者打交道。去年Dan Saks已经在他的文章里完全概括了const的所有用法,因此ESP(译者:Embedded Systems Programming)的每一位读者应该非常熟悉const能做什么和不能做什么.如果你从没有读到那篇文章,只要能说出const意味着"只读"就可以了。尽管这个答案不是完全的答案,但我接受它作为一个正确的答案。(如果你想知道更详细的答案,仔细读一下Saks的文章吧。) 如果应试者能正确回答这个问题,我将问他一个附加的问题: 下面的声明都是什么意思? const int a;

电气自动化专业笔试面试最常见的16个问题

电气自动化专业面试最常见的16个问题 电气自动化 1. 硅材料与锗材料的二极管导通后的压降各为多少?在温度升高后,二极管的正向压降,反向电流各会起什么变化?试说出二极管用途(举3个例子即可) 硅材料二极管:导通电压约0.5~0.7V,温度升高后正向压降降低,反向电流增加. 锗材料二极管:导通电压约0.1~0.3V,温度升高后正向压降降低,反向电流增加. 二极管主要功能是其单向导通.有高低频之分,还有快恢复与慢恢复之分,特殊的:娈容二极管,稳压二极管,隧道二极管,发光二极管,激光二极管,光电接收二极管,金属二极管(肖特基),,,用途:检波,整流,限幅,吸收(继电器驱动电路),逆程二极管(电视行输出中). 2. 如何用万用表测试二极管的好坏?在选用整流二极管型号时,应满足主要参数有哪些?如何确定? 3. 在发光二极管LED电路中,已知LED正向压降UF=1.4V,正向电流IF=10mA,电源电压5V,试问如何确定限流电阻。 4. 三极管运用于放大工作状态时,对NPN管型的,各极电位要求是:c极b极,b极e极,而对PNP管型,是c极b

极,b极e极。 5. 场效应管是型控制器件,是由极电压,控制极电流,对P沟道及N沟道场效应管,漏极电压的极性如何? 6. 集成运算放大器作为线性放大时,信号从同相端输入,试画出其电路图,并说明相应电阻如何取? 7. 说出一个你熟悉的运算放大器的型号,指出输入失调电压的意义。 8. 试画出用运算放大器组成比例积分电路的电路图,说明各元件参数的选择。 9. 某电子线路需要一组5V,1A的直流稳压电源,请设计一个电源线路,并说明所需元件的大致选择。 10. 在一台电子设备中需要±15V两组电源,负载电流200mA,主用三端集成稳压器,1、画出电路图,2、试确定变压器二次侧电压有效值及容量。 11. TTL电路和CMOS电路是数字电子电路中最常用的,试说出TTL电路和CMOS电路主要特点及常用系列型号。 12. 什么是拉电流?什么是灌电流?TTL带动负载的能力约为多少?是拉电流还是灌电流? 13. 在51系列单片机中,PO□,P1□、P2□、P3□引脚功能各是什么? 14. 单片机有哪些中断源?中断处理的过程有哪些?中断服务程序的入口地址是由用户决定,对吗?

3.2模拟集成电路设计-差分放大器版图

集成电路设计实习Integrated Circuits Design Labs I t t d Ci it D i L b 单元实验三(第二次课) 模拟电路单元实验-差分放大器版图设计 2007-2008 Institute of Microelectronics Peking University

实验内容、实验目的、时间安排 z实验内容: z完成差分放大器的版图 z完成验证:DRC、LVS、后仿真 z目的: z掌握模拟集成电路单元模块的版图设计方法 z时间安排: z一次课完成差分放大器的版图与验证 Institute of Microelectronics, Peking University集成电路设计实习-单元实验三Page1

实验步骤 1.完成上节课设计放大器对应的版图 对版图进行、检查 2.DRC LVS 3.创建后仿真电路 44.后仿真(进度慢的同学可只选做部分分析) z DC分析:直流功耗等 z AC分析:增益、GBW、PM z Tran分析:建立时间、瞬态功耗等 Institute of Microelectronics, Peking University集成电路设计实习-单元实验三Page2

Display Option z Layout->Options ->Display z请按左图操作 Institute of Microelectronics, Peking University集成电路设计实习-单元实验三Page3

由Schematic创建Layout z Schematic->Tools->Design Synthesis->Layout XL->弹出窗口 ->Create New->OK >选择Create New>OK z Virtuoso XL->Design->Gen From Source->弹出窗口 z选择所有Pin z设置Pin的Layer z Update Institute of Microelectronics, Peking University集成电路设计实习-单元实验三Page4

数字电路精彩试题五套(含问题详解)

《数字电子技术》试卷一 一、 填空(每空1分,共25分) 1、(10110)2=( )10=( )16 (28)10=( )2=( )16 (56)10=( )8421BCD 2、最基本的门电路是: 、 、 。 3、有N 个变量组成的最小项有 个。 4、基本RS 触发器的特征方程为_______ ,约束条件是 __. 5、若存储器的容量是256×4RAM,该RAM 有 ___存储单元,有 字,字长 _____位,地址线 根。 6、用N 位移位寄存器构成的扭环形计数器的模是________. 7、若令JK 触发器的J=K=T 则构成的触发器为_______. 8、如图所示,Y= 。 9、如图所示逻辑电路的输出Y= 。 10、已知Y=D AC BC B A ++,则Y = ,Y/= 。 11、组合逻辑电路的特点是_________、___________;与组合逻辑电路相比,时序逻辑电路的输出不仅仅取决于此刻的_______;还与电路 有关。

二、化简(每小题5分,共20分) 1、公式法化简 ++++ (1)Y=ABC ABC BC BC A =+++ (2)Y ABC A B C 2、用卡诺图法化简下列逻辑函数 =+++ (1)Y BCD BC ACD ABD Y=∑+∑ (2)(1,3,4,9,11,12,14,15)(5,6,7,13) m d 三、设下列各触发器初始状态为0,试画出在CP作用下触发器的输出波形 (10分)

四、用74LS161四位二进制计数器实现十进制计数器(15分) 五、某汽车驾驶员培训班结业考试,有三名评判员,其中A 为主评判员,B 、C 为副评判员,评判时,按照少数服从多数原则,但若主评判员认为合格也可以通过。试用74LS138和与非门实现此功能的逻辑电路。(15分) P Q A Q B Q C Q D C T 74LS161 LD CP A B C D Cr Q A 、Q B 、Q C 、Q D :数据输出端; A 、B 、C 、D :数据输入端; P 、T :计数选通端; r C :异步复位端; CP :时钟控制输入端; D L :同步并置数控制端; C :位输出端;

数字IC设计笔试面试经典100题

1:什么是同步逻辑和异步逻辑?(汉王) 同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系。 同步时序逻辑电路的特点:各触发器的时钟端全部连接在一起,并接在系统时钟端,只有当时钟脉冲到来时,电路的状态才能改变。改变后的状态将一直保持到下一个时钟脉冲的到来,此时无论外部输入x 有无变化,状态表中的每个状态都是稳定的。 异步时序逻辑电路的特点:电路中除可以使用带时钟的触发器外,还可以使用不带时钟的触发器和延迟元件作为存储元件,电路中没有统一的时钟,电路状态的改变由外部输入的变化直接引起。 2:同步电路和异步电路的区别: 同步电路:存储电路中所有触发器的时钟输入端都接同一个时钟脉冲源,因而所有触发器的状态的变化都与所加的时钟脉冲信号同步。 异步电路:电路没有统一的时钟,有些触发器的时钟输入端与时钟脉冲源相连,只有这些触发器的状态变化与时钟脉冲同步,而其他的触发器的状态变化不与时钟脉冲同步。 3:时序设计的实质: 时序设计的实质就是满足每一个触发器的建立/保持时间的要求。 4:建立时间与保持时间的概念? 建立时间:触发器在时钟上升沿到来之前,其数据输入端的数据必须保持不变的最小时间。保持时间:触发器在时钟上升沿到来之后,其数据输入端的数据必须保持不变的最小时间。 5:为什么触发器要满足建立时间和保持时间? 因为触发器内部数据的形成是需要一定的时间的,如果不满足建立和保持时间,触发器将进入亚稳态,进入亚稳态后触发器的输出将不稳定,在0和1之间变化,这时需要经过一个恢复时间,其输出才能稳定,但稳定后的值并不一定是你的输入值。这就是为什么要用两级触发器来同步异步输入信号。这样做可以防止由于异步输入信号对于本级时钟可能不满足建立保持时间而使本级触发器产生的亚稳态传播到后面逻辑中,导致亚稳态的传播。 (比较容易理解的方式)换个方式理解:需要建立时间是因为触发器的D端像一个锁存器在接受数据,为了稳定的设置前级门的状态需要一段稳定时间;需要保持时间是因为在时钟沿到来之后,触发器要通过反馈来锁存状态,从后级门传到前级门需要时间。 6:什么是亚稳态?为什么两级触发器可以防止亚稳态传播? 这也是一个异步电路同步化的问题。亚稳态是指触发器无法在某个规定的时间段内到达一个可以确认的状态。使用两级触发器来使异步电路同步化的电路其实叫做“一位同步器”,他只能用来对一位异步信号进行同步。两级触发器可防止亚稳态传播的原理:假设第一级触发器的输入不满足其建立保持时间,它在第一个脉冲沿到来后输出的数据就为亚稳态,那么在下一个脉冲沿到来之前,其输出的亚稳态数据在一段恢复时间后必须稳定下来,而且稳定的数据必须满足第二级触发器的建立时间,如果都满足了,在下一个脉冲沿到来时,第二级触发器将不会出现亚稳态,因为其输入端的数据满足其建立保持时间。同步器有效的条件:第一级触发器进入亚稳态后的恢复时间+ 第二级触发器的建立时间< = 时钟周期。

数字电子技术考试题及答案

太原科技大学 数字电子技术 课程试卷 B 卷 一、单选题(20分,每小题1分)请将本题答案全部写在下表中 1、8421BCD 码10000001转化为十六进制数是( )。 A 、15 B 、51 C 、81 D 、18 2、n 位二进制数的反码或其原码,表示的十进制数是( )。 A 、21n - B 、2n C 、1 2n - D 、2n 3、TTL 与非门多余输入端的处理是( )。 A 、接低电平 B 、任意 C 、 通过 100W 电阻接地 D 、通过 100k W 电阻接地 4、OD 非门在输入为低电平(输出端悬空)情况下,输出为( )状态。 A 、高电平 B 、低电平 C 、开路 D 、不确定 5、与()Y A B A =e e 相等的逻辑函数为( )。 A 、Y B = B 、Y A = C 、Y A B =? D 、Y A B =e 6、下列(,,)F A B C 函数的真值表中1Y =最少的为( )。 A 、Y C = B 、Y AB C = C 、Y AB C =+ D 、Y BC C =+ 7、( )是组合逻辑电路的特点。 A 、输出仅取决于该时刻的输入 B 、后级门的输出连接前级门的输入 C 、具有存储功能 D 、由触发器构成 8、半加器的两个加数为A 和B ,( )是进位输出的表达式。 A 、AB B 、A B + C 、AB D 、AB 9、欲使JK 触发器1 n Q Q +=,J 和K 取值正确的是( )。 A 、,J Q K Q == B 、J K Q == C 、0J K == D 、,1J Q K == 10、字数为128的ROM 存储器存储容量为1204位,字长为( )位,地址线为( )根。 A 、8,8 B 、8,7 C 、4,7 D 、4,8 11、一个四位二进制减法计数器初始状态为0110,经过101个脉冲有效沿触发后,它的输出是 ( )。 A 、0000 B 、0001 C 、0011 D 、0010 12、要用1K×8的RAM 扩展成8K×16的RAM ,需选用( )译码器。 A 、 3线-8线 B 、2线-4线 C 、1线-2线 D 、4线-16线

数字电路相关面试题

3 用D触发器实现2倍分频的逻辑电路? Verilog描述: module divide2( clk , clk_o, reset); input clk , reset; output clk_o; wire in; reg out ; always @ ( posedge clk or posedge reset) if ( reset) out <= 0; else out <= in; assign in = ~out; assign clk_o = out; endmodule 图形描述: 6 请画出微机接口电路中,典型的输入设备与微机接口逻辑示意图(数据接口、控制接口、 所存器/缓冲器)。 8 可编程逻辑器件在现代电子设计中越来越重要,请问:你所知道的可编程逻辑器件有哪 些? PAL,PLD,CPLD,FPGA。 9 试用VHDL或VERILOG、ABLE描述8位D触发器逻辑。 module dff8(clk , reset, d, q); input clk; input reset; input [7:0] d; output [7:0] q;

reg [7:0] q; always @ (posedge clk or posedge reset) if(reset) q <= 0; else q <= d; endmodule 10 设想你将设计完成一个电子电路方案。请简述用EDA软件(如PROTEL)进行设计(包 括原理图和PCB图)到调试出样机的整个过程。在各环节应注意哪些问题? 电源的稳定上,电容的选取上,以及布局的大小。 11 用逻辑门和cmos电路实现ab+cd 12 用一个二选一mux和一个inv实现异或 13 给了reg的setup,hold时间,求中间组合逻辑的delay范围。 Delay < period - setup - hold 15 用verilog/vhdl写一个fifo控制器 包括空,满,半满信号。 16 用verilog/vddl检测stream中的特定字符串 分状态用状态机写。 17 用mos管搭出一个二输入与非门。 18 集成电路前段设计流程,写出相关的工具。 19 名词IRQ,BIOS,USB,VHDL,SDR IRQ: Interrupt ReQuest BIOS: Basic Input Output System USB: Universal Serial Bus VHDL: VHIC Hardware Description Language SDR: Single Data Rate 20 unix 命令cp -r, rm,uname 21 用波形表示D触发器的功能 22 写异步D触发器的verilog module module dff8(clk , reset, d, q);

数字电子技术模拟考试试题及答案

数字电子技术模拟考试试 题及答案 Last revision on 21 December 2020

《数字电子技术》模拟试题 一、填空题(每题2分,共20分) 1、十六进制数97,对应的十进制数为 (1) 。 2、“至少有一个输入为0时,输出为 (2) ”描述的是与运算的规则。 3、 (3) 变量逻辑函数有16个最小项。 4、基本逻辑运算有: (4) 、 (5) 和 (6) 运算。 5、两二进制数相加时,不考虑低位的进位信号是 (7) 加器。 6、TTL 器件输入脚悬空相当于输入 (8) 电平。 7、RAM 的三组信号线包括: (9) 线、地址线和控制线。 8、采用四位比较器对两个四位数比较时,先比较 (10) 位。 二、单项选择题(每个3分,共15分) 1、图1的国标逻辑符号中 (11) 是异或门。 图1 2、下列逻辑函数表达式中可能存在竞争冒险的是 (12) 。 A ))((C B B A F ++= B ))((C B B A F ++= C ))((C B B A F ++= D ))((C B B A F ++= 3、下面逻辑式中,不正确的是_ (13)____。 A.C B A ABC ??= B. A AB A += C. ()A A B A += D. AB BA = 4、时序逻辑电路中必须有___(14)___。 A. 输入逻辑变量 B. 时钟信号 C. 计数器 D. 编码器 5、有S1,S2两个状态,条件 (15) 可以确定S1和S2不等价。 A. 输出相同 B. 输出不同 C. 次态相同 D. 次态不同

1、证明:B A B A A +=+(4分) 2、某逻辑函数的真值表如表1所示,画出卡诺图。(6分) 表1 某逻辑函数的真值表 A B C F 0 0 0 0 0 0 1 1 0 1 0 1 0 1 1 X 1 0 0 X 1 0 1 0 1 1 0 1 1 1 1 X 四、分析题(20分) 图2 分析图2所示电路的逻辑功能。 1)列出其时钟方程:(2分) CP1= ;CP0= 。 2)列出其驱动方程:(4分) J1= ;K1= ;J0= ;K0= 。 3)列出其输出方程:(1分) Z = 4)求次态方程:(4分) =+11n Q ;=+10n Q 5)作状态表及状态图(9分) Z

java笔试面试题及答案

java笔试面试题及答案

一.选择题(30分) 1.下列哪些情况能够终止当前线程的运行? a. 抛出一个异常时。 b. 当该线程调用sleep()方法时。 c. 当创立一个新线程时。(与当前进程无关) d. 当一个优先级高的线程进入就绪状态时。 2. 下面哪些为构造函数的特性定义 a. 在类中声明构造函数时,名称应该与类名相同 b. 具有重载特性,能够建立多个相同的名称 c. 使用类建立新对象时,会自动执行构造函数,因此在构造函 数内设定变量的初值或进行内存分配 d. 以上都是 3. 关于异常处理机制的叙述哪些正确 a. catch部分捕捉到异常情况时,才会执行finally部分(无论是否有毛病,都执行) b. 当try区段的程序发生异常时,才会执行catch区段的程序 c. 不论程序是否发生错误及捕捉到异常情况,都会执行finally 部分 d. 以上都是 4. 下列关于接口的叙述中哪些是正确的 a. 接口中的数据必须设定初值(就是接口中的常量) b. 接口中的方法都是抽象方法

c. 接口能够声明引用 d. 以上都正确 5. Java语言中,方法的重写(Overriding)和重载(Overloading)是多态性的不同表现。下边哪些说法是正确? A.重写是父类与子类之间多态性的一种表现。 B.重写是一个类中多态性的一种表现。 C.重载是一个类中多态性的一种表现。 D.重载是父类与子类之间多态性的一种表现。 6.在Struts应用的视图中包含哪些组件? A. JSP B. Servlet C. ActionServlet D. Action E. 代表业务逻辑或业务数据的JavaBean F. EJB G. 客户化标签 7. struts框架中,关于FormBean,下列哪些说法是正确的: A FormBean是一种数据bean,主要用来封装表单提交上来的数据,并把这些数据传递给Action B 在FormBean中能够对页面上传递来的参数进行一下格式上的验证,这种验证是一种客户端的验证 C 用户每次提交表单,都会产生一个新的FormBean实例 D 动态FormBean不能进行验证操作 8哪些方法能够进行servlet的调试?()

2017年数字IC类笔试面试试题

2017年数字IC类笔试面试试题 威盛logic design engineer考题 1。一个二路选 择器,构成一个4路选择器,满足真值表要求、 2。已知A,B,C三个信号的波形,构造一个逻辑结构,使得从AB可以得到C,并且说明如何避免毛刺 3。一段英文对信号波形的描述,理解后画出波形,并采用verilog 实现。 4。169.6875转化成2进制和16进制 5。阐述中断的概念,有多少种中断,为什么要有中断,举例 6。这道比较搞,iq题,5名车手开5种颜色的车跑出了5个耗油量(milespergallon),然后就说什么颜色的车比什么车手的耗油量多什么的,判断人,车,好油量的排序ft致死,看了一堆FSM和数字电路没啥用,结果基本的冬冬把自己搞死了。 不过mixedsignal里的数字部分到是很全的考察了数字的冬冬(转)几道威盛电子的FPGA工程师试题 7、解释setup和hold time violation,画图说明,并说明解决办法. 17、给出某个一般时序电路的图,有Tsetup,Tdelay,Tck->q,还有clock 的delay,写出决定最大时钟的因素,同时给出表达式. 18、说说静态、动态时序模拟的优缺点. 19、一个四级的Mux,其中第二级信号为关键信号如何改善timing 22、卡诺图写出逻辑表达使. 23、化简F(A,B,C,D)=m(1,3,4,5,10,11,12,13,14,15)的和 28Please draw the transistor level schematic of a cmos2input AND gate andexplain which input has faster response for output rising edge.(less del aytime). 30、画出CMOS的图,画出tow-to-one mux gate. 45、用逻辑们画出D触发器46、画出DFF的结构图,用verilog实现之. 68、一个状态机的题目用verilog实现73、画出可以检测10010串的状态图,并verilog实现之. 80、 Please draw schematic of a common SRAM cell with6transistors,point o utwhich nodes can store data and which node is word line control?(威盛笔试circuit design)(转) VIA数字IC笔试试题 1。解释setup和hold time violation,画图说明,并说明解决办法。

各大公司面试笔试题汇总

各大公司面试/笔试题汇总 IBM: your greatest achievement in the past 4-5 years??? 2. What are your short & long term career objectives What do you think is the most ideal job for you 3. Why do you want to join IBM What do you think you can contribute to IBM Shell company: wold your colleagues /classmates describe you in five words On what evidence would they base this assessment. you are asked to recruit the best graduates for shell, what would you do to attract them What would you do to select them describe a new activity that you have initiated and implemented. Please highlight your role out. 4. Please describe your outstanding non-academic achievements. describe any other significant activities you have been involved including organizing people. 6. Imagine that Shell has found oil in an inland province of China, near a large river. You are responsible for planning how to transport the oil to the coast thousands of miles away. What are the main issue you would consider, and what would you do Hongkong Bank 1. Please state why you chose to follow these activities and how they have contributed to your personal may wish to give details of your role whether anyone else was involved and any difficulties you encountered. 2. Please state how you have benefited from your work experience. 3. How much is your present monthly salary including allowances. 4. Do you need to compensate your present employer if you resign If so, please give details. 5. Other than academic success, what has been your greatest achievement to date What do you see as your personal strength, why state why the position you have applied for is appropriate for you; Why you have selected HongKong Bank and what your career objectives are. 德勤--推理题 五个人来自不同地方,住不同房子,养不同动物,吸 不同牌子香烟,喝不同饮料,喜欢不同食物。根据以 下线索确定谁是养猫的人。 1,红房子在蓝房子的右边,白房子的左边(不一定紧邻) 2,黄房子的主人来自香港,而且他的房子不在最左边。3,爱吃比萨饼的人住在爱喝矿泉水的人的隔壁。 4,来自北京的人爱喝茅台,住在来自上海的人的隔壁。5,吸希尔顿香烟的人住在养马的人右边隔壁。 6,爱喝啤酒的人也爱吃鸡。 7,绿房子的人养狗。 8,爱吃面条的人住在养蛇的人的隔壁。 9,来自天津的人的邻居(紧邻)一个爱吃牛肉,另一 个来自成都。 10,养鱼的人住在最右边的房子里。 11,吸万宝路香烟的人住在吸希尔顿香烟的人和吸“555”香烟的人的中间(紧邻) 12,红房子的人爱喝茶。 13,爱喝葡萄酒的人住在爱吃豆腐的人的右边隔壁。14,吸红塔山香烟的人既不住在吸健牌香烟的人的隔壁,也不与来自上海的人相邻。 15,来自上海的人住在左数第二间房子里。 16,爱喝矿泉水的人住在最中间的房子里。 17,爱吃面条的人也爱喝葡萄酒。 18,吸“555”香烟的人比吸希尔顿香烟的人住的靠右。 微软面试题(迷语篇) 微软,软件业的巨人,是每个的特别是年轻软件开发 人的梦想之地,微软的面试是非常严格的,录取比例

2017年数字电路面试题集锦

2017年数字电路面试题集锦 1、同步电路和异步电路的区别是什么?(仕兰微电子) 2、什么是同步逻辑和异步逻辑?(汉王笔试) 同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系。 3、什么是"线与"逻辑,要实现它,在硬件特性上有什么具体要求?(汉王笔试) 线与逻辑是两个输出信号相连可以实现与的功能。在硬件上,要用oc门来实现,由于不用oc门可能使灌电流过大,而烧坏逻辑门。同时在输出端口应加一个上拉电阻。 4、什么是Setup 和Holdup时间?(汉王笔试) 5、setup和holdup时间,区别.(南山之桥) 6、解释setup time和hold time的定义和在时钟信号延迟时的变化。(未知) 7、解释setup和hold time violation,画图说明,并说明解决办法。(威盛VIA 2003.11.06 上海笔试试题) Setup/hold time 是测试芯片对输入信号和时钟信号之间的时间要求。建立时间是指触发器的时钟信号上升沿到来以前,数据稳定不变的时间。输入信号应提前时钟上升沿(如上升沿有效)T时间到达芯片,这个T就是建立时间-Setup time.如不满足setup time,这个数据就不能被这一时钟打入触发器,只有在下一个时钟上升沿,数据才能被打入

触发器。保持时间是指触发器的时钟信号上升沿到来以后,数据稳定不变的时间。如果hold time 不够,数据同样不能被打入触发器。 建立时间(Setup Time)和保持时间(Hold time)。建立时间是指在时钟边沿前,数据信号需要保持不变的时间。保持时间是指时钟跳变边沿后数据信号需要保持不变的时间。如果不满足建立和保持时间的话,那么DFF将不能正确地采样到数据,将会出现metastability的情况。如果数据信号在时钟沿触发前后持续的时间均超过建立和保持时间,那么超过量就分别被称为建立时间裕量和保持时间裕量。 8、说说对数字逻辑中的竞争和冒险的理解,并举例说明竞争和冒险怎样消除。(仕兰微电子) 9、什么是竞争与冒险现象?怎样判断?如何消除?(汉王笔试) 在组合逻辑中,由于门的输入信号通路中经过了不同的延时,导致到达该门的时间不一致叫竞争。产生毛刺叫冒险。如果布尔式中有相反的信号则可能产生竞争和冒险现象。解决方法:一是添加布尔式的消去项,二是在芯片外部加电容。 10、你知道那些常用逻辑电平?TTL与COMS电平可以直接互连吗?(汉王笔试) 常用逻辑电平:12V,5V,3.3V;TTL和CMOS不可以直接互连,由于TTL是在0.3-3.6V之间,而CMOS则是有在12V的有在5V的。CMOS输出接到TTL是可以直接互连。TTL接到CMOS需要在输出端口加一上拉电阻接到5V或者12V。 11、如何解决亚稳态。(飞利浦-大唐笔试)

模拟集成电路设计经典教材

1、 CMOS analog circuit design by P.E.ALLEN 评定:理论性90 实用性70 编写 100 精彩内容:运放的设计流程、比较器、 开关电容 这本书在国内非常流行,中文版也 翻译的很好,是很多人的入门教材。 建议大家读影印版,因为ic 领域 的绝大部分文献是以英文写成的。 如果你只能读中文版,你的学习资料 将非常有限。笔者对这本书的评价 并不高,认为该书理论有余,实用性 不足,在内容的安排上也有不妥的地 方,比如没有安排专门的章节讲述反 馈,在小信号的计算方面也没有巧方法。本书最精彩的部分应该就是运放的设计流程了。这是领域里非常重要的问题,像Allen 教授这样将设计流程一步一步表述出来在其他书里是没有的。这正体现了Allen 教授的治学风格:苛求理论的完整性系统性。但是,作为一项工程技术,最关键的是要解决问题,是能够拿出一套实用的经济的保险的方案。所以,读者会发现,看完最后一章关于ADC/DAC 的内容,似乎是面面俱到,几种结构的ADC 都提到了,但是当读者想要根据需求选择并设计一种ADC/DAC 时,却无从下手。书中关于比较器的内容也很精彩,也体现了Allen 教授求全的风格。不过,正好其它教科书里对比较器的系统讲述较少,该书正好弥补了这一缺陷。Allen 教授是开关电容电路和滤波器电路的专家。书中的相关章节很适合作为开关电容电路的入门教材。该书的排版、图表等书籍编写方面的工作也做的很好。像Allen 这样的理论派教授不管在那所大学里,大概都会很快的获得晋升吧。另外,Allen 教授的学生Rincon Moca 教授写的关于LDO 的书非常详尽,值得一读。 2、 CMOS Circuit Design Layout and Simulation CMOS Mixed-Signal Circuit Design by R.J.Baker 评定:理论性80 实用性100 编写80 精彩内容:数据转换器的建模和测量、hspice 网表这本书的风格和Allen 的书刚好相反: 理论的系统性不强,但是极为实用,甚至给出 大量的电路仿真网表和hspice 仿真图线。 这本书的中文版翻译的也很好。最近出了第二 版,翻译人员换了,不知道翻译的水平如何。 不过,第二版好贵啊~~ Baker 教授在工业界 的实战经验丰富,曾经参加过多年的军方项目 的研发,接收器,锁相环,数据转换器,DRAM 等曾设计过。所以,书中的内容几乎了包含 了数字、模拟的所有重要电路,Baker 教授

(完整版)数字电路自试题3答案

数字电路自测题3答案 一、填空题:(每空1分,共20分) 1.八进制数 (34.2 ) 8 的等值二进制数为 11100.01 ;十进制数 98 的 8421BCD 码为 10011000 。 2.试写出下列图中各门电路的输出分别是什么状态 (高电平、低电平) ?(其中(A )(B )为TTL 门电路,而(C )为CMOS 门电路) (A ) (B ) (C ) Y 1= 02 Y 2= 1 Y 3= 1 3.一个 JK 触发器有 2 个稳态,它可存储 1 位二进制数。 4. 单稳态触发器 有一个稳定状态和一个暂稳状态。 施密特触发器 有两个稳定状态、有两个不同的触发电平,具有回差特性。 多谐振荡器 没有稳定状态,只有两个暂稳态。以上三种电路均可由 555定时器 外接少量阻容元件构成。 5.常用逻辑门电路的真值表如右图所示,则 F 1 、F 2 、F 3 分别属于何种常用逻辑门。F 1 同或 ,F 2 与非门 ,F 3 或非 。 6.OC 门的输出端可并联使用,实现__线与____功能;三态门的输出状态有______0________、 1 、 高阻 三种状态。 7.时序逻辑电路的输出不仅和____输入 ___有关,而且还与___电路原来状态____有关。 二、选择题: (选择一个正确答案填入括号内,每题2分,共20分 ) 1.在四变量卡诺图中,逻辑上不相邻的一组最小项为:( D ) A .m 1 与m 3 B .m 4 与m 6 C .m 5 与m 13 D .m 2 与m 8 2.L=AB+C 的对偶式为:( B ) A B F 1 F 2 F 3 0 0 1 1 0 0 1 0 1 1 1 0 0 1 1 1 1 1 0 1

面试笔试题(带答案)

面试笔试题(带答案) https://www.360docs.net/doc/a413723783.html,work Information Technology Company.2020YEAR

1:当你在嘈杂环境中忽然接到面试电话,你会? A:无所谓,留在原地,继续接听 B:立刻找一个比较安静的地方 C:附近没有安静的地方,请对方留下联系方式,然后迅速打过去 D:附近没有安静的地方,请对方留下联系方式,第二天再打 标准选项:B,此题考察的是情商,会表现跟人的沟通、交际能力。 2:对方要求你于某日某时到该公司面试,但并未告诉你该公司详细地址,你会? A:在电话中向对方询问公司的具体地址 B:若对方态度和善,不但会问具体地址,还会询问行车路线 C:挂断电话后才想起来,没办法,按照刚才的号码再打回去询问吧 D:挂断电话后才想起来,没关系,我上网查查去,如有好几个地址,那再打电话询问 标准选项:D,此题考察是求职者的专业素质,开拓精神,以及主观能动性。3:面试前,你是否会特地整理一下个人形象和卫生? A:不会,我对自己的形象很有信心,恩,明天打算穿那套看起来很青春的牛仔装 B:不会,我相信面试官会更看重我衣衫滥屡的外表下,那出色的才能 C:会,洗洗头发洗洗澡,以干净、清爽、利落的形象出现在面试官面前 D:说不定,看心情还有要去面试的公司,知名外企我会适当修饰以下,小公司就算了 E:会,我会洗洗头发洗洗澡,再洒点香水,画个妆,这让我更有信心 标准选项:C。此题考察的是求职者对自己整体形象的包装,通过包装可以了解一个人 的性格。 4:当你历尽千辛万苦终于赶到公司之后,你发现你比预定时间早到了半个小时,这时你会 A:直接进公司找前台,平静地联系面试人员

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