FPGA程序设计实验报告 JK触发器

FPGA程序设计实验报告——JK触发器

一．实验目的

JK触发器是一种基础电子元件，这个程序用Quartus模拟JK触发器的功能，具有异步信号清零或置1功能，同时在JK触发器程序基础上进行修改，使其具有对输出q的显示功能，在q取1时显示1，在q取0时显示0。这里使用的是上升沿触发式JK触发器。

二．程序代码

module JK(clk,j,k,q,r,s,seg);

input clk,j,k,r,s;

output q;

output [7:0]seg;

reg q=0;

reg [7:0]seg;

always @(posedge clk)

begin

if(r==1 && s==0)

begin q<=0;

end

if(r==0 && s==1)

begin q<=1;

end

if(r==0 && s==0)

begin

if(j==1 && k==1)

begin q<=~q;

end

if(j==1 && k==0)

begin q<=1;

end

if(j==0 && k==0)

begin q<=q;

end

if(j==0 && k==1)

begin q<=0;

end

end

end

always @(q)

begin

if(q==0)

begin seg<=8'b0011_1111;

end

if(q==1)

begin seg<=8'b0000_0110;

end

end

endmodule

三．仿真结果

对程序进行编译仿真之后，得到以下结果：

仿真结果说明：

对于上升沿式JK触发器，仅在上升沿到来是触发改变q的取值。r和s是两个异步信号输入端，在r取1，s取0时，无论j，k输入端如何，q始终取0。在r取0，s取1时，无论j，k输入端如何，q始终取1。在r和s都取0时，触发器正常工作，其q值取决于上升沿到来时的j，k以及之前一个周期的q值。由于在r取1，s取1时，触发器处于不正常工作状态，q值不定，因此在这里不做定义。

仿真时，q初始值取0，先令r=1，s=0，则q被强制置零，seg数码管显示0。

然后我们使r=0，s=1，则q被强制置1，seg数码管显示1。

然后我们使r=0，s=0，使触发器正常工作，先后使j=0，k=0（1），j=1，k=0（2），j=0，k=0（3），j=0，k=1（4），j=0，k=0（5），j=1，k=1（6），根据q n+1=j~q+~kq，可以得到

当前状态时的q值，结果如下：

（1）j=0，k=0，q值保持先前状态，取1。

（2）j=1，k=0，q取1。

（3）j=0，k=0，q值保持先前状态，取1。

（4）j=0，k=1，q取0。

（5）j=0，k=0，q值保持先前状态，取0。

（6）j=1，k=1，q值为先前状态取反，则在每个上升沿处，q都要翻转一次，先后取1，0，1。

四．实验小结

通过一个学期对Quartus软件的学习，已经能够使用其简单的功能实现一些比较基础的程序设计。对于其并行的程序处理方式有了一定的了解，在设计程序的过程中也出现过在两个并行进程中对同一个变量进行处理的冲突，但已经通过修改解决了这些问题。对于简单verilog HDL的语法已经能够基本应用，分频、数据选择这样的基础小程序已经能够独立编写。

最后需要感谢老师一个学期以来在FPGA以及Quartus方面的指导，使我们能够对其有所了解。

五．参考资料

《verilog黄金参考指南中文版》