1HZ时钟信号源电路

1 设计要求

设计1Hz 的时钟信号源电路，要求要有稳定的频率,非线性失真小

2 设计方案与论证 2.1 设计分析

此电路分为两个部分，首先是产生时钟信号的部分，要求电路要有稳定而精确的频率，然后对电路进行分频，最后得到设计要求的1Hz 的时钟信号。系统设计框图：

2.2 各模块方案选择和论证 2.2.1 时钟信号发生电路的选择

方案一：

用RC 环形多谐振荡器，如图2。它有两个暂稳态。设某时刻VE →VA ，因为电容上的电压不能突变，所以，然后，高电平经R 对电容C 充电，是逐渐升高，此时电路处于第一个暂稳态。当

上升到

时，门U3导通，，同时VD,然

后随着电容C 经R 、门

输出端放电，使

逐渐降低，这时电路处于第二个暂

稳态。当降到时，门U3截止，VE，电路又开始重复第一个过程，并且不停

的振荡，器输出脉冲周期T=2.2?R?C。

方案一图：

方案二：

555定时器是一种集模拟、数字于一体的中规模集成电路，用555可连接成时钟脉冲发生器。如图3，电容C被充电，当上升到时，使为低电平，同时放电三极管T导通，此时电容C通过和T放电，下降。当下降到

时，翻转为高电平。当放电结束时，T截止，将通过、向电容器C

充电。当上升到时，电路又翻转为低电平。如此周而复始，于是，在

电路的输出端就得到一个周期性的矩形波。电路的振荡频率为：

f==

方案二图：

方案三：

用石英晶体组成石英晶体振荡器，在电气上它可以等效成一个电容和一个电阻并联再串联一个电容的二端网络，这个网络有两个谐振点，以频率的高低分其中较低的频率是串联谐振，较高的频率是并联谐振。由于晶体自身的特性致使这两个频率的距离相当的接近，在这个极窄的频率范围内，晶振等效为一个电感，所以只要晶振的两端并联上合适的电容它就会组成并联谐振电路。这个并联谐振电路加到一个负反馈电路中就可以构成正弦波振荡电路。如图4，G1用于震荡；G2用于缓冲整形；R是反馈电阻，通常在几兆欧到几十兆欧间选取；R1起稳定振荡的作用，通常取十至几百欧之间；C1是频率微调电容，C2是温度特性校正用电容，C1，C2串联等与负载电容。它们与晶体共同构成反馈网络。电路的震

荡频率及取决于石英晶体的并联谐振频率，与R、C的数值无关。

方案三图：

方案分析选择：

以上三种方案，方案一，方案二的振荡周期不仅与时间常数RC有关而且方

案一还取决于门电路的阈值电压。由于容易受温度、电源电压及干扰的影

响，因此频率稳定性较差，只能应用于对频率稳定性要求不高的场合。而本系统要求要产生稳定性非常高的时钟信号，所以采用方案三。

2.2.2 分频电路模块

分频电路的功能主要是产生稳定标准的秒脉冲。因为32768Hz= Hz，所以可以先对晶振产生的时钟信号进行十四级分频，然后再进行二级分频，就能得到频率为1Hz的时钟脉冲。

分频流程图：

3 设计原理及电路图 3.1 系统原理图

3.2 PCB 图

3.3 信号发生电路模块

晶振引脚的内部通常是一个反相器, 或者是奇数个反相器串联。在晶振输出引脚 XO 和晶振输入引脚 XI 之间用一个电阻连接, 对于CMOS 芯片通常是数M 到数十M 欧之间. 很多芯片的引脚内部已经包含了这个电阻, 引脚外部就不用接了。这个电阻是为了使反相器在振荡初始时处与线性状态, 反相器就如同一个有很大增益的放大器, 以便于起振。石英晶体也连接在晶振引脚的输入和输出之间, 等效为一个并联谐振回路, 振荡频率应该是石英晶体的并联谐振频率。晶体旁边的两个电容接地, 实际上就是电容三点式电路的分压电容, 接地点就是分压点. 以接地点即分压点为参考点, 振荡引脚的输入和输出是反相的, 但从并联谐振回路即石英晶体两端来看, 形成一个正反馈以保证电路持续振荡。在芯片设计时, 这两个电容就已经形成了, 一般是两个的容量相等, 容量大小依工艺和版图而不同, 但终归是比较小, 不一定适合很宽的频率范围。外接时大约是数 PF 到数十 PF, 依频率和石英晶体的特性而定。并且，这两个电容串联的值是并联在谐振回路上的, 会影响振荡频率. 当两个电容量相等时, 反馈系数是 0.5, 一般是可以满足振荡条件的, 但如果不易起振或振荡不稳定可以减小输入端对地电容量, 而增加输出端的值以提高反馈量。

本系统中；选取R=10MΩ，选取C1=C2=30pF；

3.4 分频电路模块

选取的晶振频率为32768Hz，所以先对时钟信号进行14级分频，选用CD4060；然后再进行二级分频就得到1Hz的时钟信号，二级分频器可采用中规模集成电路74LS390或者74LS73等构成，这里选用74LS390。

CD4060介绍：

CD4060由一振荡器和14级二进制串行计数器位组成，振荡器的结构可以是RC或晶振电路，CR为高电平时，计数器清零且振荡器使用无效。所有的计数器位均为主从触发器。在CP1(和CP0)的下降沿计数器以二进制进行计数。在时钟脉冲线上使用斯密特触发器对时钟上升和下降时间无限制。

CD4060引脚功能图

74LS390介绍：

逻辑图：

特点：A 和B 触发器都有独立的时钟，可以构成两个2 分频和两个5 分频计数器。1.每个计数器都有直接清除2.有效提高系统密度3.缓冲输出减小集电极转换的可能性

典型参数：工作频率f =35MHz Pd=75mW

外引线排列图：

说明：这种双单片电路有八个主从触发器和附加门，以构成两个独立的 4 位计数器，可以实现等于2 分频、5 分频乃至100 分频的任何累加倍数的周期长度。当连成二—五进制计数器时，可以用独立的 2 分频电路在最后输出级形成对称波形（矩形波）。每个计数器又有一个清除输入和一个时钟输入。由于每个计数级都有并行输出，所以系统定时信号可以获得输入计数频率的任何因子。

功能表：

H=高电平 L=低电平

注A：对于BCD（十进）计数，输出QA 连到输入B 计数

注B：对于5-2 进制计数，输出QD 连到输入A 计数

4 元器件清单

5 硬件制作与调试

5.1 电路仿真调整

1.在Multisim软件上进行仿真。如果在输出脉冲频率产生偏移，且调整微调电容C1无效的情况下，可用频率计测出其振荡频率，将其与标称频率32768Hz相比较。若测得频率大于32768Hz，说明负载电容CL偏小。这时可并联一个附加电容CS，以产生所需的总负载电容CI，即CI=CL CS；若测得频率小于32768Hz，说明负载电容CL偏大，可串联一个加电容CS，以产生所需的总负载电容CI，即1/CI=1/CL 1/CS。通过对辅助电容CS逐步调整，使振荡频率最终达到或逼近32768Hz。

2.如果当波形出现削峰,畸变时,可增加负载电阻调整。

5.2 焊接与信号检测

按系统原理图将电路焊接好，然后用示波器进行信号检测。

注意事项：

1.使晶振、外部电容器（如果有）与芯片之间的信号线尽可能保持最短。当非常低的电流通过IC晶振振荡器时，如果线路太长，会使它对 EMC、ESD 与串扰产生非常敏感的影响。而且长线路还会给振荡器增加寄生电容。

2.当心晶振和地的走线

3.将晶振外壳接地

如果实际的负载电容配置不当,第一会引起线路参考频率的误差.另外如在发射接收电路上会使晶振的振荡幅度下降(不在峰点),影响混频信号的信号强度与信噪.当波形出现削峰,畸变时,可增加负载电阻调整(几十K到几百K).要稳定波形是并联一个1M左右的反馈电阻.

5.3 设计结果分析

设计方案经实际焊接后，在确认焊接无误后进行示波器测试，结果示波器显示较好的1HZ信号，故本次电子测量与仪器课程设计较为成功。电子测量技术的应用范围极其广泛，繁杂，在众多的领域都可以借助于电子技术来实现对某种参数或功能进行检测和测量。本次设计的1HZ时钟信号源电路可以设计数字电子钟，作为数字电子钟整个系统的时基信号。

设计心得

本次电子测量与仪器课程设计，让我更进一步地掌握了各芯片的工作原理，了解了一般性测量工具的设计思路，熟练了焊接技能。电子测量技术的应用范围极其广泛，繁杂，在众多的领域都可以借助于电子技术来实现对某种参数或功能进行检测和测量，本次课设的过程让我懂得了电子测量技术如何给我们生活带来便利。虽然这只是一次简单的课程设计，但通过一系列的查阅学习学到了许多知识。

参考文献

[1] 阮德生.自动测试技术与计算机仪器系统设计.西安：西安电子科技大学出版社，1997

[2] 电子技术基础.数字部分/康华光主编；北京：高等教育出版社，2006.1

[3] 电子技术基础.模拟部分/康华光主编；北京：高等教育出版社，2006.1

[4] 郑家祥，博崇伦.电子测量基础.北京：国防工业出版社，1981

[5] 杨吉祥等.电子测量技术基础.南京：东南大学出版社，1999

[6] 古天祥等.电子测量原理. 北京：机械工业出版社，2004

时钟电路基本原理

1时钟供电组成时钟电路主要由时钟发生器（时钟芯片）、、、和等组成。 ● 时钟芯片时钟芯片主要有S. Winbond、 PhaseLink. C-Medi a、IC. IMI等几个品牌，主板上见得最多的是ICS和Winbond两种，如图6-1、图6-2所示。 ● 晶振时钟芯片通常使用的晶振，如图6-3所示。晶振与组成一个谐振回路，从晶振的两脚之问产生的输入到时钟芯片，如图6-4所示。判断品振是否工作，可以用测量晶振两脚分别对地是否有（以上），这是晶振工作的前提条件，再用示波器测量晶振任意一脚是否有与标称频率相同的振荡正弦波输出（这是最准确的方法）。在没有示波器的情况下，可以直接更换新的晶振和谐振电容，用替换法来排除故障。 2 时钟电路工作原理时钟电路的1=作原理图，如图6-5所示。时钟芯片有电压输入后（有的时钟芯片还有一组电压），再有一个好信号，表示主板各部位所有的供电止常，于是时钟芯片开始工作。晶振两脚产生的基本频率输入到时钟芯片内部的，从振荡器出来的基本频率经过“频率扩展锁相网路”进行频率扩展后输入到各个，

最后得到不同频率的时钟输出。初始默认输出频率由频率选择锁存器输入引脚FS（4:0）设置，之后可以通过IIC总线再进行设置。多数时钟芯片都支持IIC总线控制，通过一根双向的数据线（SD ATA）和一根时钟线（ SCLK）对芯片的时钟输出频率进行设置。图6-5中： 48MHz USB与48MHz DOT为固定48MHz时钟输出；3V66（3：1）共3组为的66MHz时钟输出： CPUCLKT （2:0）共3组为CPU时钟输出；CPUCLKC （2:0）共3组为CPU时钟输出，与CPUCLKT互为；CLK （6:0）共7组为 33MHz 的PCI时钟输出，输出到PCI插槽，有多少个PCI插槽就使用多少组。主板的时钟分布如图6-6所示，内存总线时钟由北桥供给，部分主板电路设计有独立的内存时钟发生器，如图中虚线所示。外频进入CPU后，乘以CPU的就是CPU实际的运行频率。例如外频是200MHz，CPU的倍频是14，那么CPU的实际运行频率是：200MHz ×14=。前端总线的频率是外频的整倍数。例如外频足133MHz，CPU 需要使用的前端总线频率是533MHz，那么就必须将133MHz外频4倍扩展，即133MHz×4=532MHz≈533MHz。 3 时钟电路故障检测时钟电路故障通常足：全部无时钟，部分无时钟，时钟信号幅值（最高点电压）偏低。其表现是开机无显示或不能开机。诊断卡只能诊断PCI插槽或插槽有无时钟信号，并不代表主板其他部分的时钟就正常。最好使用示波器测量各个插槽的时钟输入脚或时钟芯片的各个时钟输出脚，看其频率和幅值是否符合，这是最准确的方法。现在的CPU外频都已达到200MHz或更高，所以要测量CPU外频，要求示波器的带宽应在200MHz以上。

几种简单的函数信号发生器电路图分析

几种简单的函数信号发生器电路图分析时间：2012-01-10 15:30 作者：赛微编辑来源：赛微电子网引言随着模拟电路技术和电力电子技术发展，电路设计中对信号的精度、稳定性、抗干扰能力等要求进一步提高，电子行业中将一些功能进行集成到IC芯片供其他的厂家来使用。在电路设计中，我们除了正常的电源输入之外，还需要提供三角波、方波、正弦波、脉冲波、单次脉冲等特殊的波形来给某个电路提供输入。这种可以提供三角波、方波、正弦波、脉冲波、单次脉冲等特殊的波形的电路或者仪器（函数信号发生器的种类），我们可以称之为函数信号发生器，它对电子工程师设计的整个系统来说，发挥着重要的作用，它具有各种内置信号、自定义的任意波形和脉冲能力，能帮助您验证设计，检验新的构想，从而让整个设计更具有可靠性。本文结合几种简单的函数信号发生器电路图，并对其工作原理（函数信号发生器原理）、可以实现的功能和性能、电路特点等方面做了详细的分析，供电子发烧友参考。程控函数信号发生器电路图它主要由主控制器LPC2114、MAX038、D/A转换器以及八选一模拟开关CD4051LED显示、键盘、波段切换，波形处理和峰值检波等部分组成，研究了LPC2114通过D/A转换器实现对MAX038频就绪和占空比的调控方法，并给出

了在0.1Hz～20MHz内产生精确的正弦波、方波和三角波的方法。此外，它还具有可调范围大、精度高、信号稳定等特点，可以应用于各种电子测量和控制场合。 LPC2114主要通过D/A转换器TLC5618、DAC0832和八选一模拟开关CD4051对MAX038输出的波形、频率以及占空比进行控制。通过对A1和A0端的不同设置来选择不同的波形。当A1为高电平、A0为任意时，输出波形为正弦波;当A1、A0同时为低电平时，输出波形为方波;当A1为低电平、A0为高电平时，输出波形为三角波。 MAX038输出波形的幅值为2 V(P-P)，最大输出电流为+20 mA，输出阻抗的典型值为0.1 Ω。可直接驱动100 Ω的负载。为了得到更大的输出幅度和驱动能力，就需要对波形信号作进一步处理，下图为一个波形输出与驱动电路。

简易信号发生器

唐山学院《单片机原理及应用》课程设计题目简易信号发生器系 (部) 信息工程系班级姓名学号指导教师 2013 年 12 月 30 日至 2014 年 1 月 3 日共 1 周2014年 1 月 3 日

《单片机原理及应用》课程设计任务书

课程设计成绩评定表

目录 1 引言 (1) 2 总体设计 (2) 2.1系统原理设计 (2) 2.1.1设计原理 (2) 2.1.2设计方案论证 (2) 2.1.3设计思想 (3) 2.1.4设计功能 (3) 2.2硬件原理框图 (4) 2.3电路构成 (4) 2.3.1主控电路 (4) 2.3.2 数模转换电路 (5) 2.3.3 按键接口电路 (6) 2.3.4 复位及时钟电路 (6) 2.4器件选择 (7) 2.5软件设计 (7) 2.5.1 软件设计原理 (7) 2.5.2 软件流程图 (7) 3 设计总结 (10) 参考文献 (11) 附录 (12)

引言 AT89C51单片机随着大规模集成电路技术的发展，由中央处理器(CPU)、随机存取存储器(RAM)、只读存储器(ROM)、(I/O)接口、定时器/计数器和串行通信接口，以及其他一些计算机外围电路等均可集成在一块芯片上构成单片微型计算机。单片机具有体积小、成本低，性能稳定、使用寿命长等特点。其最明显的优势就是可以嵌入到各种仪器、设备中，这是其他计算机和网络都无法做到的[1，2] 信号发生器是指其输出信号的频率、幅度、调制系数等在一定范围内连续可调，并且读数准确、稳定、屏蔽良好的中、高档信号发生器。信号发生器应用广泛，种类繁多，性能各异，分类也不尽一致。本实验介绍一种用AT89C51单片机构成的波形发生器，可产生方波、三角波、正弦波、锯齿波等多种波形，波形的频率可调，并由DAC0832转换模块单输入缓冲方式，输入的数字量转换为模拟量得到波形，具有线路简单、结构紧凑、性能优越等特点。

数字时钟设计原理

数字时钟设计——原理图一．实验目的设计一个多功能数字中电路，基本功能为：①准确计时，以数字形式显示分、秒的时间；②分和秒的计时要求为60进位；③校正时间。二．设计框图和工作原理由振荡器产生高稳定的高频脉冲信号，作为数字钟的时间基准（系统时钟），再经分频器输出标准秒脉冲信号。秒计数器计满60后向分计数器进位，分计数器计满60后重新开始计时。计数器的输出经译码器送显示器。计时出现误差时可以用校时电路进行校分。三．设计方案

1.振荡器的设计振荡器是数字钟的核心。振荡器的稳定度及频率的精确度决定了数字钟计时的准确程度，通常选用石英晶体构成振荡器电路。一般来说，振荡器的频率越高，计时精度越高。在这里我们选用由集成电路定时器555与RC组成的多谐振荡器。这里选用555构成的多谐振荡器，输出振荡频率v0＝1KHz的脉冲，电路参数如下图所示。 2.分频器的设计选用3片中规模集成电路计数器74LS90可以完成分频功能。因为每片为1／10分频，3片级联则可获得所需要的频率信号，即第1片的Q3端输出频率为100HZ，第2片的Q3端输出为10Hz，第3片的Q3端输出为1Hz。分频电路如下图所示：

3.分秒计数器的设计分和秒计数器都是模M=60的计数器，其计数规律为：00-01-… -58-59-00…选74LS92作十位计数器，74LS90作个位计数器。再将它们级联组成模数M=60的计数器。分秒计数电路如下： 74LS90的原理图如下： 74LS92的原理图如下： 4.校时电路的设计当数字钟接通电源或者计时出现误差时，需要校正时间(或称校时)。校时是数字钟应具备的基本功能。一般电子手表都具有时、分、秒等校时功能。为使

时钟发生器电路 ROHM

SAM3U系列时钟发生器由以下部件组成： ?1个低功耗的频率为32768Hz的慢时钟振荡器，可以被旁路。 ?1个低功耗RC振荡器时钟。 ?1个频率为3-20MHz的晶体振荡器（使用USB时必须为12MHz），可以被旁路。 ?1个出厂已编程的快速RC振荡器，有3种输出频率可供选择：4、8或12MHz，默认情况下为 4Mhz。 ?1个480MHz UTMI PLL，为高速USB设备控制器提供时钟。 ?1个频率为96-192MHz的可编程PLL（输入频率为8-16MHz），可向处理器和外设提供MCK 时钟。它能够提供如下时钟： ?SCLK，慢时钟，也即系统内唯一的常设时钟。 ?MAINCLK，主时钟振荡器（Main Clock Oscillator）选择单元的输出时钟：晶体振振荡器或 4/8/12MHz快速RC振荡器。 ?PLLACK，分频器和PLL（PLLA）的输出时钟，其中PLL（PLLA）的频率可编程为96- 192MHz。 ?UPLLCK，480MHz UTMIPLL（UPLL）的输出时钟。时钟发生器用户接口内嵌在功耗管理控制器中，27.13节“功耗管理控制器（PMC）用户接口”中描述了时钟发生器的用户接口。不过，时钟发生器寄存器命名的前缀为CKGR_。 461

26.2 2626--1.框图 Slow Clock SLCK Main Clock MAINCK PLLA Clock PLLACK UPLL Clock UPLLCK SAM3U 系列 62

SAM3U系列由低速晶体振荡器或低速RC振荡器产生。慢时钟源可通过设置供电控制器的控制寄存器（SUPC_CR）的XTALSEL位来选择。默认情况下，选择RC振荡器。 26.6.33.1RC振荡器默认情况下，慢时钟RC振荡器是被选中和允许的，用户必须考虑RC振荡器可能产生的漂移。更多细节可以参考本数据手册“DC特性”小节中。通过设置供电控制器的控制寄存器（SUPC_CR）中XTALSEL位可禁止慢时钟RC振荡器。 26.6.33.2晶振时钟发生器集成了一个频率为32,768Hz的低功耗振荡器。XIN和XOUT引脚必须连接到一个频率为 32,768Hz的晶振上。如图26-2所示，此时还必须连接两个外部电容。更多细节可参考本产品数据手册“DC特性”小节。注意：用户不是必须得使用慢时钟晶振，可以使用RC振荡器来代替慢时钟晶振。在这种情况下，可以不连接XIN和XOUT引脚。 26--2.典型慢时钟晶振连接图26 慢时钟晶振，这样就不用连接晶振。在这种情况下，用户必须向XIN引脚提供外部时钟信号。在本产品手册电气特性章节中描述了XIN引脚在这些条件下的输入特性。程序员必须确保将供电控制器模式寄存器（SUPC_MR）中的OSCBYPASS位和供电控制器控制寄存器（SUPC_CR）中的XTALSEL位置1。 463

信号发生器电路的焊接与调试-电路图

一、信号发生器电路安装与调试考核评分表准考证号姓名规定时间分钟开始时间结束时间实用时间得分考核内容及要求配分评分标准扣分 1 元器件清点检查：在10分钟内对所有元器件进行检测，并将不合格元器件筛选出来进行更换，缺少的要求补发。 10 超时更换或要求补发按损坏元件扣分，扣3分/个。 2 安装电路：按装配图进行装接，要求不装错，不损坏元器件，无虚焊，漏焊和搭锡，元器件排列整齐并符合工艺要求。 30 漏装，错装或虚焊、漏焊、搭锡，扣2分/个，安装不整齐和不符合工艺要求的扣1 分/处，损坏元件扣3分/个。 3 电源电路：接通交流电源，测量交流电压和各直流电压+12V、-12V、V CC 、-5V。信号发生器电路：接通+12V、-12V、V CC 、 -5V电源。测量函数信号波形：方波、正弦波、三角波形。 20 电压测试方法不正确扣10 分，测量值有误差扣5分。 4 选择C=10uf，调节RW13、RW14、RW15，记录方波的占空比： 1、 2、 3、 10 不会用示波观察输出信号波形扣10分，调节不正确扣5分，波形记录不正确扣5分。 5 改变电容：100nf——100uf，并调节RW11，记录正弦波输出频率f： 1、 2、 3、 10 最大不失真电压测试方法不正确扣5分，测量值不准确扣5分，不会计算最大不失真功率扣5分。 6 调节RW21、RW22，记录正弦波输出Vpp： 1、 2、 3、 10 不会测试功放电路的灵敏度扣5分，不会计算电压放大倍数扣5分。 7 调节电位器RW16、RW17，记录正弦波形的失真： 1、 2、 3、 10 测量方法不正确扣5分，测量数据每处2分，不会绘制频响曲线扣5分开始时间：结束时间：实用时间：

单片机时钟电路的设计

单片机时钟电路的设计单片机内部虽有振荡电路，但要形成时钟必须在外总附加电路。 MCS-51单片机的时钟产生方法有如下两种。 1内部时钟方式利用芯片内部的振荡电路，在XTAL1和XTAL2引脚上外接定时元件，内部振荡电路便产生自激振荡，用示波器可以观察到XTAL2输出时的时钟信号。最常用的内部时钟方式是采用外接晶体（在频率稳定性要求不高而希望尽可能廉价时，可选用陶瓷谐振器）和电容组成的并联谐振回路，HMOS型和CHMOS型单片机和并联，谐振回路及参数相同。振荡晶体可在1. 2MHz~12MHz之间。电容值无严格要求，但电容取值对振荡频率输出的稳定性、大小和振荡电路起振速度有少许影响，CX1和CX2可在20p~100pF间取值，但在60PF~70PF时振荡器有较高的频率稳定性。在设计PCB板时，晶体或陶瓷谐振器和电容应尽可能靠近单片机芯片安装，以减少寄生电容，更好的保护振荡电路稳定可靠的工作。为了提高温度稳定性，采用NPO电容。2外部时钟方式外部时钟方式是利用外部振荡信号源直接接入XRAL1或XTAL2。由于HMOS和CHMOS单片机内部时钟进入的引脚不同（CHMOS型单片同由XTAL1进入，HMOS 型单片机由XTAL2进入），其外部振荡信号源的接入方法也不同。HMOS型单片机的外部振荡信号接至XTAL2，而内部的反相放大器的输入端XTAL1应接地。由于XTAL2端的逻辑电平不是TTL的，故建议外接一个上拉电阻。而XTAL2不可以接地。在CMOS电路中，因内部时钟引入端取自反相放大器的输入端（即与非门的输入端），故采用外部振荡信号源时接线方式与HNOS型有所不同，外部信号接至XTAL1，而XTAL2不可以接地。外部振荡信号通过去一个2分频的触发器而成为一个时钟信号。故对外部信号的占空比没什么要求，但高电平持续时间和低电平持续时间应大于20ns.

秒脉冲发生器

设计题目：秒脉冲发生器的设计设计小组：第三组

1 秒脉冲发生器整体设计方案 1.1秒脉冲发生设计方案概述秒脉冲发生器是由100HZ时钟产生电路和分频电路两部分构成，其中100HZ时钟产生电路主要由555定时器组成的时钟电路，主要用来产生100HZ的脉冲信号；分频电路主要由74LS192组成的100进制计数器电路，主要用于将100HZ 脉冲信号分成1HZ脉冲信号。该方案通过了Multisim软件仿真，并得到了1HZ的脉冲信号，基本实现了工程训练的要求。

1.2 秒脉冲发生器整体设计电路设计图图1 秒脉冲发生器整体设计电路设计图1.3 秒脉冲发生器整体设计电路仿真图图2 秒脉冲发生器整体设计电路仿真图

2 各分电路的元件介绍及设计方案 2.1 100HZ时钟产生电路图3 100HZ时钟产生电路 2.1.1元件介绍 555芯片引脚图及引脚描述： 555的8脚是集成电路工作电压输入端，电压为5～18V，以UCC表示；从分压器上看出，上比较器A1的５脚接在R1和R2之间，所以5脚的电压固定在2UCC/3上；下比较器A2接在R2与R3之间，A2的同相输入端电位被固定在UCC/3上。 1脚为地。2脚为触发输入端；3脚为输出端，输出的电平状态受触发器控制，而触发器受上比较器6脚和下比较器2脚的控制。当触发器接受上比较器A1从R脚输入的高电平时，触发器被置于复位状态，3脚输出低电平； 2脚和6脚是互补的，2脚只对低电平起作用，高电平对它不起作用，即电压小于1Ucc/3，此时3脚输出高电平。6脚为阈值端，只对高电平起作用，低电平对它不起作用，即输入电压大于2 Ucc/3，称高触发端，3脚输出低电平，但有一个先决条件，即2脚电位必须大于1Ucc/3时才有效。3脚在高电位接近电源电压Ucc，输出电流最大可打200mA。 4脚是复位端，当4脚电位小于0.4V时，不管2、6脚状态如何，输出端3脚都输出低电平。 5脚是控制端。

DDS信号发生器电路设计

1. 信号产生部分 1.1 频率控制字输入模块 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; use ieee.std_logic_arith.all; entity ddsinput is port(a,b,c,clk,clr:in std_logic; q1,q2,q3,q4,q5:buffer unsigned(3 downto 0)); end ddsinput; architecture a of ddsinput is signal q:std_logic_vector(2 downto 0); begin q<=c&b&a; process(cp,q,clr) begin if clr='1'then q1<="0000";q2<="0000";q3<="0000";q4<="0000";q5<="0000"; elsif clk 'event and clk='1'then

DDS信号信号发生器电路设计 case q is when"001"=>q1<=q1+1; when"010"=>q2<=q2+1; when"011"=>q3<=q3+1; when"100"=>q4<=q4+1; when"101"=>q5<=q5+1; when others=>NULL; end case; end if; end process; end a; 1.2 相位累加器模块 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; use ieee.std_logic_arith.all; entity xiangwei is port(m:in std_logic_vector(19 downto 0); clk,clr:in std_logic; data:out std_logic_vector(23 downto 0)); end xiangwei; architecture a of xiangwei is signal q:std_logic_vector(23 downto 0); begin process(clr,clk,m,q) begin if clr='1'then q<="000000000000000000000000"; elsif (clk'event and clk='1')then q<=q+m; end if; data<=q; end process; end a;

数字钟电路pcb设计

￥摘要本设计针对数字钟PCB板设计较为复杂的问题，利用国内知名度较高、应用最广泛的电路辅助设计软件protel99se进行了电路板的设计。本设计介绍了各部分电路的构成及准确完成了数字钟PCB电路板的设计。本设计数字钟原理图分析入手，说明了在平台中完成原理图设计，电气检测，网络表生成，PCB设计的基本操作程序。数字钟的主要电路是由电源电路、显示电路、校时电路、晶体振荡电路组成。PCB是电子元器件的支撑体，是电子元器件电气连接的提供者。PCB的设计是以电路原理图为根据，实现电路设计者所需要的功能。优秀的版图设计可以节约生产成本，达到良好的电路性能和散热性能。关键词：数字钟；PCB；原理图；芯片 — 【

目录前言 (1) 第一章@ 第二章绪论 (2) 数字钟的研究背景和意义 (2) 数字钟的发展和趋势 (2) 第二章系统电路的绘制 (3) 电路组成方框图 (3) 电路原理图制作 (3) 原理图环境设置 (4) 绘制原理图 (5) $ 电气规则检查及网络表输出 (7) 原理图分析 (10) 晶体振荡器 (10) 分频器 (11) 计数器电路 (12) 显示和译码电路 (12) 电源电路 (13) 第三章电路板PCB设计 (14) , PCB设计规范 (14) PCB设计流程 (17) 输出光绘文件 (21) PCB制件作 (23)

心得体会 (25) 参考文献 (26) 附图 (27) 附表 (28) "

前言 PCB（Printed Circuit Board），中文名称为印制线路板，简称印制板，是电子工业的重要部件之一。几乎每种电子设备，小到电子手表、计算器，大到计算机，通讯电子设备，军用武器系统，只要有集成电路等电子元器件，为了它们之间的电气互连，都要使用印制板。在较大型的电子产品研究过程中，最基本的成功因素是该产品的印制板的设计、文件编制和制造。印制板的设计和制造质量直接影响到整个产品的质量和成本，甚至导致商业竞争的成败。 Protel系列电子设计软件是在EDA行业中，特别是在PCB设计领域具有多年发展历史的设计界软件，由于其功能强大，操作简单实用，近年来成为国内发展最快。 Protel 99已不是单纯的PCB（印制电路板）设计工具，而是由多个模块组成的系统工具，分别是SCH（原理图）设计、SCH（原理图）仿真、PCB（印制电路板）设计、Auto Router（自动布线器）和FPGA设计等，覆盖了以PCB为核心的整个物理设计。该软件将项目管理方式、原理图和PCB图的双向同步技术、多通道设计、拓朴自动布线以及电路仿真等技术结合在一起，为电路设计提供了强大的支持。随着计算机事业的发展，在信息化时代，电路设计中的很多工作都可以用计算机来完成。这样就大大减轻了设计人员的体力劳动强度，并且保证了设计的规范性准确性。而Protel99SE技术已越来越为人们所关注,人们利用protel99SE绘制各种原理图，进而制作出各种各样的科技产品已经成为当今世界的一个不可或缺的组成部分，所以说Protel99SE技术已越来越显得重要。

主板时钟电路工作原理

时钟电路工作原理：3.3v电源经过二极管和电感进入分频器后，分频器开始工作，和晶体一起产生振荡，在晶体的两脚均可以看到波形。晶体的两脚之间的阻值在450---700欧之间。在它的两脚各有1V左右的电压，由分频器提供。晶体两脚常生的频率总和是14.318M。总频（OSC）在分频器出来后送到PCI槽的B16脚和ISA的B30脚。这两脚叫OSC测试脚。也有的还送到南桥，目的是使南桥的频率更加稳定。在总频OSC线上还电容。总频线的对地阻值在450---700欧之间，总频时钟波形幅度一定要大于2V电平。如果开机数码卡上的OSC灯不亮，先查晶体两脚的电压和波形；有电压有波形，在总频线路正常的情况下，为分频器坏；无电压无波形，在分频器电源正常情况下，为分频器坏；有电压无波形，为晶体坏。没有总频，南、北桥、CPU、CACHE、I/O、内存上就没有频率。有了总频，也不一定有频率。总频一定正常，可以说明晶体和分频器基本上正常，主要是晶体的振荡电路已经完全正常，反之就不正常。当总频产生后，分频器开始分频，R2将分频器分过来的频率送到南桥，在南桥处理过后送到P CI槽B8和ISA的B20脚，这两脚叫系统测试脚，这个测试脚可以反映主板上所有的时钟是否正常。系统时钟的波形幅度一定要大于1.5V，这两脚的阻值在450---700欧之间，由南桥提供。在主板上RESET和CLK者是南桥处理的，在总频正常下，如果RESET和CLK都没有，在南桥电源正常情况下，为南桥坏。主板不开机，RESET不正常，先查总频。在主板上，时钟线比AD线要粗一些，并带有弯曲。二、主板时钟芯片电路及时序关系讲解 1、概述主板时钟芯片电路提供给CPU，主板芯片组和各级总线（CPU总线，AGP总线，PCI总线，ISA总线等）和主板各个接口部分基本工作频率，有了它，电脑才能在CPU控制下，按步就班，协调地完成各项功能工作： 2、石英晶体多谐振荡器 a、解释说明，主板时钟芯片即分频器的原始工作振荡频率，由石英晶体多谐振荡器的谐振频率来产生，提供给分频率一个基准的14.318MHZ的振荡频率，它是一个多谐振荡器的正反馈环电路，也就是说它把输入作为输出，把输出作为输入的反馈频率，象这样一个永无休止的循环自激过程。 b、基本电路部分： c、分频器（时钟芯片）电路部分：分频器基本工作条件；石英晶体多谐振荡器提供14.318MHZ基准频率.；VCC(3.3V)工作电压(依具体时钟芯片而定)；V SS接地线(~)；滤波电容(对分频器产生的各级频率进行标正微调；分频器产生的各级总线时钟；CPU外部总线时钟频率(CPU CLOCK):66MHZ.100MHZ.133MHZ内存控制管理器总线时钟频率(DIMM):66MHZ.100.133MHZ；AGP总线时钟频率:66MH Z；PCI总线时钟频率:33MHZ；ISA总线时钟频率:8MHZ。 d、基本时序关系： CPU 66、100、133 PCI（33MHZ） ISA（8MHZ）三、图解频率发生器芯片

电子技术数字时钟报告电路原理图

电子技术课程设计报告设计题目：数字电子时钟班级：学生姓名：学号：指导老师：完成时间：一.设计题目：数字电子时钟二.设计目的： 1.熟悉集成电路的引脚安排和各芯片的逻辑功能及使用方法。 2.了解数字电子钟的组成及工作原理。 3.熟悉数字电子钟的设计与制作。三、设计任务及要求用常用的数字芯片设计一个数字电子钟，具体要求如下： 1、以24小时为一个计时周期； 2、?具有“时”、“分”、“秒”数字显示； 3、?数码管显示电路； 4、具有校时功能； 5、整点前10秒，数字钟会自动报时，以示提醒； 6、?用PROTEUS画出电路原理图并仿真验证；四、设计步骤：电路图可分解为：1.脉冲产生电路；2.计时电路；3.显示电路；4校时

电路；5整点报时电路。 1.脉冲电路是由一个555定时器构成的一秒脉冲，即频率为1HZ；电路图如下： 2.计时电路即是计数电路，通过计数器集成芯片如：74LS192 、74LS161、74LS163等完成对秒脉冲的计数，考虑到计数的进制，本设计采用的是74LS192。秒钟个位计到9进10时，秒钟个位回0，秒钟十位进1，秒钟计到59，进60时，秒钟回00，分钟进1；分钟个位计到9进10时，分钟个位回0，分钟十位进1，分钟计到59，进60时，分钟回00，时钟进1；时钟个位记到9进10时，时钟个位回0，时钟十位进1，当时钟计数到23进24时，时钟回00.电路图如下： 3.显示电路是完成各个计数器的计数结果的显示，由显示译码器和数码管组成，译码器选用的是4511（七段显示译码器），LED数码管选用的是共阴极七段数码管，数码管要加限流电阻,本设计采用的是400欧姆的电阻。电路图如下： 4.校时电路通过RS触发器及与非门和与门对时和分进行校准，电路图如下： 5.整点报时电路即在时间出现整点的前几秒，数值时钟会自动提醒，本设计采用连续蜂鸣声；根据要求，电路应在整点前10秒开始整点报时，也就是每个小时的59分50秒

基于单片机的信号发生器(完整电路_程序)资料

电子与信息工程学院综合实验课程报告实验名称：基于单片机的信号发生器的设计与实现班级：10电工2班学号：20101851046 姓名：李俊指导教师：时间：

摘要本文以STC89C51单片机为核心设计了一个低频函数信号发生器。信号发生器采用数字波形合成技术,通过硬件电路和软件程序相结合,可输出自定义波形,如正弦波、方波、三角波、三角波、梯形波及其他任意波形，波形的频率和幅度在一定范围内可任意改变。波形和频率的改变通过软件控制，幅度的改变通过硬件实现。介绍了波形的生成原理、硬件电路和软件部分的设计原理。本系统可以产生最高频率798.6HZ的波形。该信号发生器具有体积小、价格低、性能稳定、功能齐全的优点。关键词:低频信号发生器;单片机;D /A转换; 1设计选题及任务设计题目：基于单片机的信号发生器的设计与实现任务与要求：设计一个由单片机控制的信号发生器。运用单片机系统控制产生多种波形，这些波形包括方波、三角波、锯齿波、正弦波等。信号发生器所产生的波形的频率、幅度均可调节。并可通过软件任意改变信号的波形。基本要求： 1. 产生三种以上波形。如正弦波、三角波、矩形波等。 2.最大频率不低于500Hz。并且频率可按一定规律调节，如周期按1T,2T,3T,4T 或1T，2T，4T，8T变化。 3.幅度可调，峰峰值在0——5V之间变化。扩展要求：产生更多的频率和波形。 2系统概述 2.1方案论证和比较 2．1．1总体方案：方案一：采用模拟电路搭建函数信号发生器，它可以同时产生方波、三角波、正弦波。但是这种模块产生的不能产生任意的波形（例如梯形波），并且频率调节很不方便。方案二：采用锁相式频率合成器，利用锁相环，将压控振荡器（VCO）的输出频率锁定在所需频率上，该方案性能良好，但难以达到输出频率覆盖系数的要求，且电路复杂。

单片机实时时钟电路的原理及应用

单片机实时时钟电路的原理及应用 1 引言现在流行的串行时钟电路很多，如DS1302、DS1307、PCF8485 等。这些电路的接口简单、价格低廉、使用方便，被广泛地采用。本文介绍的实时时钟电路DS1302 是DALLAS 公司的一种具有涓细电流充电能力的电路，主要特点是采用串行数据传输，可为掉电保护电源提供可编程的充电功能，并且可以关闭充电功能。采用普通32.768kHz 晶振。 2 DS1302 的结构及工作原理DS1302 是美国DALLAS 公司推出的一种高性能、低功耗、带RAM 的实时时钟电路，它可以对年、月、日、周日、时、分、秒进行计时，具有闰年补偿功能，工作电压为2.5V～5.5V。采用三线接口与CPU 进行同步通信，并可采用突发方式一次传送多个字节的时钟信号或RAM 数据。DS1302 内部有一个31×8的用于临时性存放数据的RAM 寄存器。DS1302 是DS1202 的升级产品，与DS1202 兼容，但增加了主电源/后背电源双电源引脚，同时提供了对后背电源进行涓细电流充电的能力。 2.1 引脚功能及结构图1 示出DS1302 的引脚排列,其中Vcc1 为后备电源，VCC2 为主电源。在主电源关闭的情况下，也能保持时钟的连续运行。DS1302 由Vcc1 或Vcc2 两者中的较大者供电。当Vcc2 大于Vcc1＋0.2V 时，Vcc2 给DS1302 供电。当Vcc2 小于Vcc1 时，DS1302 由Vcc1 供电。X1 和X2 是振荡源，外接32.768kHz 晶振。RST 是复位/片选线，通过把RST 输入驱动置高电平来启动所有的数据传送。RST 输入有两种功能：首先，RST 接通控制逻辑，允许地址/命令序列送入移位寄存器；其次，RST 提供终止单字节或多字节数据的传送手段。当RST 为高电平时，所有的数据传送被初始化，允许对DS1302 进行操作。如果在传送过程中RST 置为低电平，则会终止此次数据传送，I/O 引脚变为高阻态。上电运行时，在Vcc≥2.5V之前，RST 必须保持低电平。只有在SCLK 为低电平时，才能将RST 置为高电平。

信号发生器的基本原理

信号发生器的基本原理- 信号发生器使用攻略信号发生器的基本原理现代信号发生器的结构非常复杂，与早期的简易信号发生器天差地别，但总体基本结构功能单元还是类似的。信号发生器的主要部件有频率产生单元、调制单元、缓冲放大单元、衰减输出单元、显示单元、控制单元。早期的信号发生器都采用模拟电路，现代信号发生器越来越多地使用数字电路或单片机控制，内部电路结构上有了很大的变化。频率产生单元是信号发生器的基础和核心。早期的高频信号发生器采用模拟电路LC振荡器，低频信号发生器则较多采用文氏电桥振荡器和RC移相振荡器。由于早期没有频率合成技术，所以上述LC、RC振荡器优点是结构简单，可以产生连续变化的频率，缺点是频率稳定度不够高。早期产品为了提高信号发生器频率稳定度，在可变电容的精密调节方面下了很多功夫，不少产品都设计了精密的传动机构和指示机构，所以很多早期的高级信号发生器体积大、重量重。后来，人们发现采用石英晶体构成振荡电路，产生的频率稳定，但是石英晶体的频率是固定的，在没有频率合成的技术条件下，只能做成固定频率信号发生器。之后也出现过压控振荡器，虽然频率稳定度比LC振荡器好些，但依然不够理想，不过压控振荡器摆脱了LC振荡器的机械结构，可以大大缩减仪器的体积，同时电路不太复杂，成本也不高。现在一些低端的函数信号发生器依然采用这种方式。随着PLL锁相环频率合成器电路的兴起，高档信号发生器纷纷采用频率合成技术，其优点是频率输出稳定（频率合成器的参考基准频率由石英晶体产生），频率可以步进调节，频率显示机构可以用数字化显示或者直接设置。早期的高精度信号发生器为了得到较小的频率步进，将锁相环做得非常复杂，成本很高，体积和重量都很大。目前的中高端信号发生器采用了更先进的DDS频率直接合成技术，具有频率输出稳定度高、频率合成范围宽、信号频谱纯净度高等优点。由于DDS芯片高度集成化，所以信号发生器的体积很小。信号发生器的工作频率范围、频率稳定度、频率设置精度、相位噪声、信号频谱纯度都与频率产生单元有关，也是信号发生器性能的重要指标。信号发生器的一大特性就是可以操控仪器输出信号的幅度，信号通过特定组合衰减量的衰减器达到预定的输出幅度。早期的衰减器是机械式的，通过刻度来读取衰减量或输出幅度。现代中高档信号发生器的衰减器单元由单片机控制继电器来切换，向电子芯片化过渡，衰减单元的衰减步进量不断缩小，精度相应提高。大频率范围的高精度衰减器和高精度信号输出属于高科技技术，这也是国内很少有企业能制造高端信号发生器的原因之一。信号发生器的信号输出范围和输出电平的精度和准确度也是标志信号发生器性能的重要指标。

60s计时器的设计与实现

电子系统设计创新实验报告题目60s计时器的设计与实现学生姓名高权黄盼徐传武易孟华学生学号016321232404 07 14 15 专业名称电子信息工程指导教师肖永军 2016年11月17 日

设计要求： 1、利用单片机定时器/计数器T0中断设计秒表。 2、实现基本的0-60秒计时。 3、以数码管作为显示器件，用单片机进行控制。

摘要数字电子秒表具有显示直观、读取方便、精度高等优点，在计时中广泛使用。本设计用单片机组成数字秒表，用AT89C51系列单片机为中心器件，利用其定时器/计数器定时和记数的原理，结合硬件晶振电路，复位电路，数码管显示电路来设计计时器，将软、硬件有机地结合起来。其中软件系统采用汇编语言编写程序，硬件系统利用PROTEUS强大的功能来实现，简单切易于观察，在仿真中就可以观察到实际的工作状态。关键字：AT89C51 单片机数码管

一、系统总体设计系统总体设计框图如图1所示，该系统共由时钟电路模块、复位电路模块、AT89C51单片机及数码管显示电路组成。其中主控制器用于系统控制，可以控制电路的开关的功能，系统中AT89C51单片机作为主控元件，计数器显示电路由数码管和驱动电路组成。图1 系统总体设计框图二、系统硬件设计（1）复位电路采用上电+按键复位电路，上电后，由于电容充电，使RST持续一段高电平时间。当单片机已在运行之中时，按下复位键也能使用使RST 持续一段时间的高电平，从而实现上电加开关复位的操作。这不仅能使单片机复位，而且还能使单片机的外围芯片也同时复位。当程序出现错误时，可以随时使电路复位。复位电路如图2所示：

pwm波信号发生器

电子技术综合训练设计报告题目：PWM信号发生器的设计姓名：学号：班级：同组成员：指导教师：日期：摘要本次课程设是基于TTL系列芯片的简易PWM信号发生器,PWM信号发生器应用所学的数字电路和模拟电路的知识进行设计。在设计过程中，所有电路仿真均基于Multisim10仿真软件。本课程设计介绍了PWM信号发生器的设计方案及其基本原理，并着重介绍了PWM信号发生器各单元电路的设计思路，原理及仿真，整体电路的的工作原理，控制器件的工作情况。设计共有三大组成部分：一是原理电路的设计，本部分详细讲解了电路的理论实现，是关键部分；二是性能测试，这部分用于

测试设计是否符合任务要求。三是是对本次课程设计的总结。关键字：目录 1 设计任务和要求…………………………………………………………? 1.1设计任务……………………………………………………………? 1.2设计要求…………………………………………………………….? 2 系统设计…………………………………………………………………? 2.1系统要求…………………………………………………………….? 2.2方案设计……………………………………………………………? 2.3系统工作原理……………………………………………………….? 3 单元电路设计……………………………………………………………? 3.1 单元电路A(单元电路的名称) ……………………………………? 3.1.1电路结构及工作原理……………………………………………? 3.1.2电路仿真…………………………………………………………?

3.1.3元器件的选择及参数确定……………………………………………? 3.2单元电路B(单元电路的名称) ……………………………………? 3.2.1电路结构及工作原理…………………………………………? 3.2.2电路仿真…………………………………………………………? 3.2.3元器件的选择及参数确定…………………………………………….? …… 4 系统仿真……………………………………………………………………?. 5 电路安装、调试与测试……………………………………………………? 5.1电路安装………………………………………………………………? 5.2电路调试………………………………………………………………? 5.3系统功能及性能测试…………………………………………………? 5.3.1测试方法设计………………………………………………………? 5.3.2测试结果及分析……………………………………………………? 6 结论…………………………………………………………………………?

时钟电路的工作原理

时钟电路的工作原理：DC3.5V电源经过二极管和L1（L1可以用0欧电阻代替）进入分频器后，分频器开始工作。，和晶体一起产生振荡，在晶体的两脚均可以看到波形。晶体的两脚之间的阻值在450-700之间。在它的两脚各有1V左右的电压，由分频器提供。晶体产生的频率总和是14。318M。总频OSC在分频器出来后送到PCI的B16脚和ISA的B30脚，这两脚叫OSC测试脚。也有的还送到南桥，目的是使南桥的频率更加稳定。在总频OSC的线上还有电容，总频线的对地阻值在450-700欧之间。总频的时钟波形幅度一定要大于2V。如果开机数码卡上的OSC灯不亮，先查晶体两的电压和波形。有电压有波形，在总频线路正常的情况下，为分频器坏；无电压

无波形，在分频器电源正常的情况下，为分频器坏；有电压无波形为晶体坏。没有总频，南、北桥、CPU、CACHE、I/O、内存上就没有频率。有了总频，南、北桥、内存、CPU、CACHE、I/O上不一定有频率。总频一旦正常，分频器开始分频，R2将分频器分过来的频率送到南桥，在面桥处理过后送到PCI的B39脚（PCICLK）和ISA的B20脚（SYSCLK），这两脚叫系统时钟测试脚。这个测试脚可以反映主板上所有的时钟是否正常。系统时钟的波形幅度一定要大于1。5V，这两脚的阻值在450-700欧之间，由南桥提供。在主板上，RST和CLK都是由南桥处理的，在总频正常，如果RST和CLK都没有，在南桥电源正常的情况下，为南桥坏。主板

不开，RST不正常，是先查总频。在数码卡上有OSC灯和RST灯，没有CLK灯的故障：先查R3输出的分频有没有，没有，在线路正常的情况下，分频器坏。 CLK的波形幅度不够：查R3输出的幅度够不够，不够，分频器坏。够，查南桥的电压够不够，够南桥坏；不够，查电源电路。 R1将分频器分过来的频率送给CPU的第六脚，这个脚为CPU时钟脚。CPU如果没有时钟，是绝对不会工作的，CPU的时钟有可能是由北桥提供。如果南桥上有CLK信号而CPU上没有，就可能是分频器或南桥坏。R4为I/O提供频率。在主板上，时钟线比AD线要粗一些，并

(Proteus数电仿真)序列信号发生器电路设计

实验8 序列信号发生器电路设计一、实验目的： 1．熟悉序列信号发生器的工作原理。 2．学会序列信号发生器的设计方法。 3．熟悉掌握ＥＤＡ软件工具Proteus 的设计仿真测试应用。二、实验仪器设备：仿真计算机及软件Proteus 。 74LS161、74LS194、74LS151 三、实验原理： 1、反馈移位型序列信号发生器反馈移位型序列信号发生器的结构框图如右图所示，它由移位寄存器和组合反馈网络组成，从寄存器的某一输出端可以得到周期性的序列码。设计按一下步骤进行：（1）确定位移寄存器位数n ，并确定移位寄存器的M 个独立状态。 CP 将给定的序列码按照移位规律每 n 位一组，划分为M 个状态。若M 个状态中出现重复现象，则应增加移位寄存器的位数。用n+1位再重复上述过程，直到划分为M 个独立状态为止。（2）根据M 各不同状态列出寄存器的态序表和反馈函数表，求出反馈函数F 的表达式。（3）检查自启动性能。（4）画逻辑图。 2、计数型序列信号发生器计数型序列信号发生器和组合的结构框图如图所示。它由计数器和组合输出网络两部分组成，序列码从组合输出网络输出。设计过程分为以下两步：（1）根据序列码的长度M 设计模M （2）按计数器的状态转移关系和序列码的要求组合输出网络。由于计数器的状态设置和输出序列没有直接关系，因此这种结构对于输出序列的更改比较方便，而且还能产生多组序列码。四、计算机仿真实验内容及步骤、结果： 1、设计一个产生100111序列的反馈移位型序列信号发生器。 1、根据电路图在protuse 中搭建电路图