CPLD实验报告

CPLD实验课程报告

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实验一

1、实验目的：熟悉利用QuartusII的原理图输入方法设计简单组合电路，通过仿真过程分析电路功能。

2、实验内容：（1）工程项目：运行Quartus Ⅱ软件，执行File=>New Project Wizard 命令，建立工程。在所弹出的New Project Wizard对话框中，填写Directory， Name, Top-Level Entity项目，分别对应工程项目目录、项目名称和项目顶层设计实体的名称。单击Next按钮，出现添加工程文件的对话框，若原来己有文件，可选择相应文件，这单直接单击Next进行下一步，选择FPGA器件的型号，在Family下拉框中，根据需要选择一种型号的FPGA，然后在“Available devices:”中根据需要的FPGA型号选择FPGA 型号，比如“EP1C3T144C8”，注意在Filters一栏中选中“Show Advanced Devices”以显示所有的器件型号。再单击Next按钮，对于弹出的其他EDA工具的对话框，不需要作任何改动。单击Next进入工程的信息总概对话框，单击Finish按钮就建立了一个空的工程项目。

（2）编辑设计图形文件：执行File => New 命令，弹出新建文件对话框，选择“Block Diagram/Schematic File ”，单击OK即建立一个空的原理图文件。执行File=> Save as 命令保存原理图文件，文件后缀为.bdf。将“Add file to current project”选项选中，添加原理图文件到刚建立的工程中去。

原理图

74161是4位2进制加法计数器，异步清零，同步置数。由原理图得知当QA、QB输出状态为低电平时，计数器置数0000。但由于初始状态为0000，所以Q0Q1Q2Q3输出全为低电平、COUNT输出为高电平，不能实现四进制计数器功能。时序仿真图为：

将初始状态修改为ABCD:1100时，计数器有效状态图为:

能够实现四进制计数器功能。时序仿真图为：

（3）分析下图所示电路的逻辑功能。

原理图

时序仿真图为：

电路真值表为：

由真值表得：Y等于A与B同或，与仿真波形一致。

实验二

1、实验目的：设计一个带有异步复位和同步时钟时能的一位十进制加法计数器，用VHDL 语言编写程序实现，并在实验箱上验证设计是否正确。

2、实验内容：1、VHDL程序代码：

library ieee;

use ieee.std_logic_1164.all;

use ieee.std_logic_unsigned.all;

entity cnt10 is

port(clk,rst,en:in std_logic;

count:out std_logic;

cq:out std_logic_vector(3 downto 0));

end cnt10;

architecture one of cnt10 is

begin

process(clk,rst,en)

variable x: std_logic_vector(3 downto 0);

begin

if rst='1' then x:=(others=>'0');

elsif clk'event and clk='1' then

if en='1' then

if x<9 then x:=x+1;

else x:=(others=>'0');

end if;

end if;

end if;

if x=9 then count<='1';

else count<='0';

end if;

cq<=x;

end process;

end one;

时序仿真图

实验三

1、实验目的：设计一个带有异步复位和同步时钟时能的一位十进制加法计数器，用VHDL 语言编写程序实现，并在实验箱上通过数码管上静态显示。

2、实验内容：1、数码管：实验箱上的数码管为共阴极7段数码管，引脚定义图如下图所示：

数字0—9的编码如下表所示

VHDL程序代码：

library ieee;

use ieee.std_logic_1164.all;

use ieee.std_logic_unsigned.all;

entity display is

port(clk,rst,en:in std_logic;

count:out std_logic;

cq:out std_logic_vector(7 downto 0));

end display;

architecture one of display is

signal cqi: std_logic_vector(3 downto 0); begin

process(clk,rst,en)

variable x: std_logic_vector(3 downto 0); begin

if rst='1' then x:=(others=>'0');

elsif clk'event and clk='1' then

if en='1' then

if x<9 then x:=x+1;

else x:=(others=>'0');

end if;

end if;

end if;

if x=9 then count<='1';

else count<='0';

end if;

cqi<=x;

end process;

process(cqi)

begin

case cqi is

when "0000"=>cq<="00111111"; when "0001"=>cq<="00000110"; when "0010"=>cq<="01011011"; when "0011"=>cq<="01001111"; when "0100"=>cq<="01110110"; when "0101"=>cq<="01101101"; when "0110"=>cq<="01111101"; when "0111"=>cq<="00000111"; when "1000"=>cq<="01111111"; when "1001"=>cq<="01101111";

when others =>cq<="11111111"; end case;

end process;

end one;

时序仿真图：

实物图：

实验四

1、实验目的：设计一个带有异步复位和同步时钟时能的一位八进制加法计数器，用VHDL 语言编写程序实现，并在实验箱上通过数码管动态显示。

2、实验内容：

VHDL程序代码：

library ieee;

use ieee.std_logic_1164.all;

use ieee.std_logic_unsigned.all;

entity sample is

port(clk,rst,en:in std_logic;

count:out std_logic;

wela: out std_logic_vector(2 downto 0);

cq:out std_logic_vector(7 downto 0));

end sample;

architecture one of sample is

signal cqi: std_logic_vector(3 downto 0);

begin

process(clk,rst,en)

variable x: std_logic_vector(3 downto 0);

begin

if rst='1' then x:=(others=>'0');

elsif clk'event and clk='1' then

if en='1' then

if x<7 then x:=x+1;

else x:=(others=>'0');

end if;

end if;

end if;

if x=7 then count<='1';

else count<='0';

end if;

cqi<=x;

end process;

process(cqi)

begin

case cqi is

when "0000"=>cq<="00111111";

wela<="000";

when "0001"=>cq<="00000110";

wela<="001";

when "0010"=>cq<="01011011";

wela<="010";

when "0011"=>cq<="01001111";

wela<="011";

when "0100"=>cq<="01100110";

wela<="100";

when "0101"=>cq<="01101101";

wela<="101";

when "0110"=>cq<="01111101"; wela<="110";

when "0111"=>cq<="00000111";

wela<="111";

when others =>cq<="11111111"; end case;

end process;

end one;

时序仿真图：

实物图：

实验五

1、实验目的：设计一个四位十进制数字频率计，用VHDL语言编写程序实现，并在实验箱上验证设计是否正确。

2、实验内容：1、VHDL程序代码：

library ieee;

use ieee.std_logic_1164.all;

use ieee.std_logic_unsigned.all;

use ieee.std_logic_arith.all;

entity fqy_cnt is

port(clk:in std_logic; --clk为16HZ

xclk:in std_logic; -- 待测信号

wela: out std_logic_vector(2 downto 0); --we2,we1,we0

led: out std_logic_vector(7 downto 0));-- dp,g,f,e,d,c,b,a end fqy_cnt;

architecture one of fqy_cnt is

signal count0: std_logic_vector(3 downto 0):="0000"; --个位signal count1: std_logic_vector(3 downto 0):="0000"; --十位signal count2: std_logic_vector(3 downto 0):="0000"; --百位signal count3: std_logic_vector(3 downto 0):="0000"; --千位signal div: std_logic_vector(3 downto 0):="0000";

signal num: std_logic_vector(3 downto 0):="0000";

signal discnt: std_logic_vector(1 downto 0):="00";

signal lock0: std_logic_vector(3 downto 0):="0000";

signal lock1: std_logic_vector(3 downto 0):="0000";

signal lock2: std_logic_vector(3 downto 0):="0000";

signal lock3: std_logic_vector(3 downto 0):="0000";

signal clr,en,c0,c1,c2 : std_logic;

begin

p1:process(clk)

variable cnt : integer range 0 to 7;

variable x : std_logic;

begin

if clk 'event and clk = '1' then

if cnt<7 then

cnt:=cnt+1;

else

cnt:=0;

x:=not x;

end if;

end if;

en<=x;

end process p1;

p2:process(clk)

begin

if clk 'event and clk = '1' then

div<=div+'1';

if div="1111" then

clr<='1';

else

clr<='0';

end if;

end if;

end process p2;

p3:process(xclk,clr,en) --个位计数器

begin

if clr = '1' then

count0<="0000" ;

elsif (xclk 'event and xclk = '1') and (en='1') then if count0="1001" then

count0<="0000"; c0<='0';

else

count0<=count0+'1'; c0<='1';

end if;

end if;

end process p3;

p4:process(c0,clr,en) --十位计数器

begin

if clr = '1' then

count1<="0000";

elsif (c0 = '0') and (en='1') then

if count1="1001" then

count1<="0000"; c1<='0';

else

count1<=count1+'1'; c1<='1';

end if;

end if;

end process p4;

p5:process(c1,clr,en) --百位计数器

begin

if clr = '1' then

count2<="0000";

elsif (c1 = '0') and (en='1') then if count2="1001" then

count2<="0000"; c2<='0';

else

count2<=count2+'1'; c2<='1';

end if;

end if;

end process p5;

p6:process(c2,clr,en) --千位计数器begin

if clr = '1' then

count3<="0000";

elsif (c2 = '0') and (en='1') then if count3="1001" then

count3<="0000";

else

count3<=count3+'1';

end if;

end if;

end process p6;

p7:process(xclk)

begin

if xclk 'event and xclk = '1' then discnt<=discnt+'1';

end if;

end process p7;

p8:process(discnt)

begin

if discnt="00" then

wela<="000"; num<=count3;

elsif discnt="01" then

wela<="001"; num<=count2;

elsif discnt="10" then

wela<="010"; num<=count1; elsif discnt="11" then

wela<="011"; num<=count0; end if;

end process p8;

p9:process(num)

begin

case num is

when "0000"=>led<="00111111"; when "0001"=>led<="00000110"; when "0010"=>led<="01011011"; when "0011"=>led<="01001111"; when "0100"=>led<="01100110"; when "0101"=>led<="01101101"; when "0110"=>led<="01111101"; when "0111"=>led<="00000111"; when "1000"=>led<="01111111"; when "1001"=>led<="01101111"; when others =>led<="11111111"; end case;

end process p9;

p10:process(en)

begin

if en='0' then

lock0<=count0;

lock1<=count1;

lock2<=count2;

lock3<=count3;

end if;

end process p10;

end one;

时序仿真图

实验心得：

本学期中我们学习了CPLD/FPGA这门课程，在6周的实验学习中对这门以前十分陌生的课程有了一定的了解，虽然在学习的过程中遇到了很多困难，但还是很有收获的。实验一初步掌握了Quartus II 软件的使用方法，了解原理图输入的原理和过程。实验二我掌握了Quartus II软件VHDL语言输入的方法，了结VHDL的基本语法知识，并学会十进制计数器的编程。实验三和实验四在实验二的基础上加入数码管程序，使计数器输出分别静态显示、动态显示。实验五在前四个实验的基础上，设计一个四位十进制数字频率计，是对所有实验的总结。本次的实验课程学习，我受益匪浅，不仅了解了CPLD/FPGA技术，初步掌握了Quartus II软件的使用，加深了自己对数字频率计的基本原理和基本构造的认知，锻炼了自己的动手能力让我能够更好的提高自己。虽然在做的过程中出现了各种各样的问题，在老师的耐心讲解和同学的帮组下一一解决，培养了独立专研，耐心细致的科研精神，为以后学习奠定基础。