Verilog HDL加法计数器的设计

H a r b i n I n s t i t u t e o f T e c h n o l o g y

V e r i l o g H D L加法计数器的

设计

课程名称：数字电子技术基础

院系：航天学院

班级：1121101班

姓名：

学号：

指导教师：

哈尔滨工业大学

1 设计要求

利用Verilog HDL设计一个以自己学号后三位（107）为模的计数器。

2 设计内容

2.1 所使用的软件

Quartus II 11.0 (32-Bit)和ModelSim-Altera 6.6d (Quartus II 11.0)。

2.2 设计思想

从0计数到106，到106之后同步清零，实现以107为模的计数器。

2.3 源程序

module count_107(out,reset,clk);

output[7:0] out;

input clk,reset;

reg[7:0] out;

always@(posedge clk )

begin

if((!reset)||(out==8'h6A))

out<=8'h00;

else

out<=out+8'h01;

end

endmodule

2.4 仿真电路图

RTL Viewer仿真电路如图1所示：

图1 计数器的RTL Viewer仿真电路图Technology Map Viewer仿真电路如图2所示：

图2 计数器的Technology Map Viewer仿真电路图2.5 Test Benches程序

// Generated on "12/20/2013 11:57:54"

// Verilog Test Bench template for design : count_107

// Simulation tool : ModelSim-Altera (Verilog)

`timescale 1 ps/ 1 ps

module count_107_vlg_tst();

reg eachvec;

reg clk;

reg reset;

wire [7:0] out;

count_107 i1 (

.clk(clk),

.out(out),

.reset(reset)

);

initial

begin

#1 clk=0;

#2 reset=0;

#3 reset=1;

$display("Running testbench");

end

always

#5 clk=~clk;

begin

end

endmodule

2.6 仿真波形图

仿真波形图如图3所示，可以看出计数周期为0~106，实现了以107为模的计数器。

图3 计数器的仿真波形图