基于FPGA的高速AD采样设计

２０１０年第１期２０１０年２月

航空兵器

ＡＥＲ０ＷＥＡＰＯＮＲＹ

２０１０Ｎｏ．１

Ｆｅｂ．２０１０基于ＦＰＧＡ的高速ＡＤ采样设计

齐红涛，苏涛

（西安电子科技大学雷达信号处理国家重点实验室，西安７１００７１）

摘要：随着雷达技术及现代宽带通信技术的发展，高速ＡＤＣ在数字化宽带接收器的设计中起了重要作用。本文提出基于ＦＰＧＡ的高速ＡＤ采样设计，给出了基于ＦＰＧＡ的高速采样时钟设计方案以及ＦＰＧＡ对时钟芯片ＡＤ９５１６－４与ＡＤＣ的配置设置，并对采样结果有效位数进行测定。结果证明该设计灵活、简单、通用性强。

关键词：ＦＰＧＡ；高速ＡＤ；ＡＤ９５１６＿４有效位数

中图分类号：ＴＮ９１１．７文献标识码：Ａ文章编号：１６７３—５０４８（２０１０）０１—００３５—０５

ＤｅｓｉｇｎｏｆＨｉｇｈＡＤＳａｍｐｌｉｎｇＢａｓｅｄｏｎＦＰＧＡ

ＱＩＨｏｎｇ—ｔａｏ．ＳＵｔａｏ

（ＮａｔｉｏｎａｌＫｅｙＬａｂｏｆＲａｄａｒＳｉｇｎａｌＰｒｏｃｅｓｓｉｎｇ，ＸｉｄｉａｎＵｎｉｖｅｒｓｉｔｙ，Ｘｉ’ａｎ７１００７１，Ｃｈｉｎａ）Ａｂｓｔｒａｃｔ：Ａｌｏｎｇｗｉｔｈｔｈｅｄｅｖｅｌｏｐｍｅｎｔｏｆｔｈｅｔｅｃｈｎｏｌｏｇｙｏｆｒａｄａｒａｎｄｍｏｄｅｒｎｗｉｄｅｂａｎｄｃｏｍｍｕｎｉｃａ－ｔｉｏｎｓ．ｈｉｓｈＡＤＣｐｌａｙｅｄ８１１ｉｍｐｏｒｔａｎｔｒｏｌｅｉｎｔｈｅｄｅｓｉｇｎｏｆｄｉｇｉｔａｌｗｉｄｅｂａｎｄｒｅｃｅｉｖｅｒ．７１１１ｉｓｐａｐｅｒｓｉｒｅｓａｄｅｓｉｇｎｏｆｈｉｇｈＡＤｓａｍｐｌｉｎｇｂａｓｅｄｏｎＦＰＧＡ，ｔｈｅｈｉｇｈｓａｍｐｌｉｎｇｃｌｏｃｋｂａｓｅｄｏｎＦＰＧＡａｎｄｔｈｅｃｏｎｆｉｇｕｒｅｄｃｈｉｐｓｏｆＡＤ９５１６＿４ａｎｄＡＤＣｂｙＦＰＧＡ．ＥｆｆｅｃｔｉｖｅＮｕｍｂｅｒＯｆＢｉｔｓ（ＥＮＯＢ）ｏｆｔｈｅｓａｍｐｌｉｎｇｒｅｓｕｌｔａｒｅｍｅａｓｕｒｅｄ．１１１ｅｒｅｓｕｌｔｓｈｏｗｓｔｈａｔｔｈｅｄｅｓｉｇｎｉｓｆｌｅｘｉｂｌｅ．ｓｉｍｐｌｅａｎｄｇｅｎｅｒａｌ—ｐｕｒｐｏｓｅ．

Ｋｅｙｗｏｒｄｓ：ＦＰＧＡ；Ｈｉｇｈ—ｓｐｅｅｄＡＤ；ＡＤ９５１６＿４ＥＮＯＢ

０引言

随着雷达技术及现代宽带通信技术的发展，系统对模拟输入带宽的要求越来越宽，这时对ＡＤＣ…的性能要求也会越来越高，传统的采集系统已经不能满足高数据率的要求。在研究中遇到４００Ｍ模拟输入的情况，根据奈奎斯特采样定理旧Ｊ。这时ＡＤＣ需要更高的采样率，为此选用了Ａｔｍｅｌ公司的高速双通道８位ＡＤＣ芯片ＡＴ８４ＡＤ００１，ＡＤＣ的高速采样时钟则由ＡＤ９５１６＿４提供。ＦＰＧＡ接收ＡＤＣ采样后的高速数据流，同时负责对ＡＤＣ和时钟芯片ＡＤ９５１６—４的配置控

收稿日期：２００９—０７—０４

作者简介：齐红涛（１９８４一），男，陕西扶风人，硕士研究生，研究方向为高速实时信号处理，雷达信号处理。制，摆脱了采用ＤＳＰ、单片机等微处理器进行配置的传统方法。

１系统硬件整体设计

系统采用ＦＰＧＡ对时钟芯片ＡＤ９５１６ｊ和ＡＤＣ的参数进行配置控制，并接收ＡＤＣ采样数据的结构。ＦＰＧＡ选用Ａｌｔｅｒａ公司的ＳｔｒａｔｉｘＩＩｐ１系列ＥＰ２￥６０Ｆ１０２０。它具有专用的ＬＶＤＳ差分逻辑接收通道，每个ＬＶＤＳ通道数据传输速率最高可达６４０ＭＳ／ｓ。由于ＡＤＣ的输出和ＦＰＧＡ的输入均设计为ＬＶＤＳ逻辑标准，因此，ＡＤＣ可与ＦＰＧＡ实现无缝连接。Ｓｔｒａｔｉｘ１Ｉ系列ＦＰＧＡ内部具有专门的ＬＶＤＳ处理单元，可实现ＬＶＤＳ逻辑到ｒＩｒＩ’Ｌ的电平转换，转换后的数据可直接提供给内部信号处理单元进行处理。但是由于在板卡７５Ｍ时钟输入下，芯片内的ＰＬＬ不能精确输出系统所需要的８００Ｍ的时钟

万方数据