cpld与fpga实验报告

CPLD 与FPGA 实验报告

实验二：计数器及时序电路

一．实验目的：

1．了解时序电路的VHDL 语言设计方法。

2．了解同步计数器的使用方法。

3．理解时序电路和同步计数器加译码电路的联系，设计任意编码计数器。二．实验设备：

1．PC 机

2．EDA 实验箱（主芯片是ALTERA EPM7128SLC84-15）。

三．实验内容：

1．用VHDL 语言输入法设计一个同步四位二进制加法计数器和六进制同步计数器。

2．用74LS161 两个宏连接成八位二进制同步计数器。

3．用74LS161 宏，同时采用清零和置数法组成六进制和十二进制计数器。四．实验步骤：

1．采用文本编辑器输入VHDL 语言源程序，或采用原理图输入法从MF 库中调用器件 74161 ，生成原理图，之后建立工程。

2．编译。

3．仿真。

4．对芯片进行编程。

5．根据管脚分配情况连线

（1）根据芯片特点，管脚分配时一般将时钟信号分配给83 脚，复位信号分配给 1 脚。若有使能信号，使能信号分配给84 脚。

（2）时钟信号的连接：将实验板上提供的时钟与芯片的83 脚相连。

（3）复位信号的连接：将实验板上的某按键开关输出与芯片的1 脚相连。（4）将计数器的输出端分别与LED 灯相连。

6．按动复位键，观察实验结果。

7．改变输入时钟信号的频率，观察实验结果。

五．实验程序

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

USE IEEE.STD_LOGIC_UNSIGNED.ALL;

ENTITY wt1 IS

PORT(CLK:IN STD_LOGIC;

Q:BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0)); END wt1;

ARCHITECTURE ART OF wt1 IS

BEGIN

PROCESS(CLK)

BEGIN

IF(CLK'EVENT AND CLK='1') THEN

IF Q=15 THEN

Q<="0000";

ELSE

Q<=Q+1;

END IF;

END IF;

END PROCESS;

END ARCHITECTURE ART;

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

USE IEEE.STD_LOGIC_UNSIGNED.ALL;

ENTITY wt IS

PORT(CLK,CLR,EN:IN STD_LOGIC;

P:OUT STD_LOGIC;

Q:OUT STD_LOGIC_VECTOR(2 DOWNTO 0));

END wt;

ARCHITECTURE ART OF wt IS

signal cntout:std_logic_vector(2 downto 0); begin

Q<=cntout;

process(clk)

begin

if (CLK'event and clk='1') then

if CLR='1'then

cntout<="000";

P<='0';

elsif en='1'then

if cntout="101"then

cntout<="000";

P<='1';

else

cntout<=cntout+'1';

P<='0';

end if;

end if;

end if;

end process; end art;

六．实验电路图：

用74LS161 两个宏连接成八位二进制同步计数器

电路运行图：

用74LS161 宏，同时采用清零六进制电路图

电路运行图：

清零法组成六进制电路图：

电路运行图：

置数法组成六进制电路图

电路运行图：

置数法组成十二电路图

电路运行图：

实验三扫描驱动显示电路设计（设计性实验）

一、实验目的

1．了解实验箱中8位七段数码管显示模块的工作原理。

2．熟悉VHDL 硬件描述语言及设计专用数字集成电路的自顶向下的设计思想。3．掌握利用CPLD/FPGA设计8位七段数码管扫描显示驱动电路的方法。

二、实验设备

1．计算机（配置为：P4 CPU 128M内存）；

2． MAX+plusⅡ开发工具软件；

3． EL教学实验箱；

4．万用表；

5． DS 5022M型双踪数字示波器；

三、扫描原理

为了减少8位显示信号的接口连接线，实验箱中的数码显示采用扫描显示工作模式。即8位数码管的七段译码输入（a,b,c,d,e,f,g）是并联在一起的，而每一个数码管是通过一个3位选择sel[2..0]来选定的。sel与数码管之间是一3-8译码的关系，即sel为“000”时，选中第一个数码管，sel为“111”时，选中第八个数码管。

四、实验任务

本实验要求在给定子模块程序的基础上，画出设计原理图。自行编写顶层模块程序，完成扫描显示驱动电路的设计，实现在8个数码管上轮流显示字符0－F的功能。

五、设计要求

1．要求在Max+plusⅡ平台上用VHDL语言编写顶层模块程序，调试、仿真成功后，下载至ALTER EPM7128SLC84-15芯片，再利用外接电路实现以上设计功能。2．扫描驱动显示电路有2个输入端（clk,reset）,14个输出端（a,b,c,d,e,f,g）和（y0,y1,y2,y3,y4,y5,y6,y7）,全部为TTL电平，管脚分配任意，如下图所示。

3．根据芯片特点，管脚分配时将时钟信号分配给83脚，复位信号分配给1脚，使能信号分配给84脚。

六、实验程序

library ieee;

use ieee.std_logic_1164.all;

entity wt31 is

port(clk,reset: in std_logic;

a,b,c,d,e,f,g: out std_logic;

y: out std_logic_vector(2 downto 0));

end wt31;

architecture beha of wt31 is

component counter16

port(clk,clr: in std_logic;

count: out std_logic_vector(3 downto 0));

end component;

component decdisp

port(datain: in std_logic_vector(3 downto 0);

a,b,c,d,e,f,g: out std_logic);

end component;

component yima3

port(x: in std_logic_vector(2 downto 0);

y: out std_logic_vector(2 downto 0));

end component;

signal cont: std_logic_vector(3 downto 0);

signal sel3: std_logic_vector(2 downto 0);

begin

d1:counter16

port map(clk=>clk,clr=>reset,count=>cont);

d2:decdisp

port map (datain=>cont,a=>a,b=>b,c=>c,d=>d,e=>e,f=>f,g=>g);

d3:yima3 port map(x=>cont(2 downto 0),y=>y);

end beha;

library ieee;

use ieee.std_logic_1164.all;

use ieee.std_logic_unsigned.all;

entity counter16 is

port(clk,clr: in std_logic;

count: out std_logic_vector(3 downto 0);

sel: out std_logic_vector(2 downto 0));

end counter16;

architecture beha of counter16 is

signal cnt: std_logic_vector(3 downto 0);

begin

process(clk,clr)

begin

if clr='0'then

cnt<="0000";

elsif clk='1' and clk'event then cnt<=cnt+'1'; end if; count<=cnt;

sel<=cnt(2 downto 0);

end process;

end beha;

library ieee;

use ieee.std_logic_1164.all;

entity decdisp is

port(datain: in std_logic_vector(3 downto 0);

a,b,c,d,e,f,g: out std_logic);

end decdisp;

architecture beha of decdisp is

signal dataout: std_logic_vector(6 downto 0);

begin

a<=dataout(6);

b<=dataout(5);

c<=dataout(4);

d<=dataout(3);

e<=dataout(2);

f<=dataout(1);

g<=dataout(0);

process(datain)

begin

case datain is

when "0000"=> dataout<="1111110";

when "0001"=> dataout<="0110000";

when "0010"=> dataout<="1101101";

when "0011"=> dataout<="1111001";

when "0100"=> dataout<="0110011";

when "0101"=> dataout<="1011011";

when "0110"=> dataout<="1011111";

when "0111"=> dataout<="1110000";

when "1000"=> dataout<="1111111";

when "1001"=> dataout<="1111011";

when "1010"=> dataout<="1110111";

when "1011"=> dataout<="0011111";

when "1100"=> dataout<="1001110";

when "1101"=> dataout<="0111101";

when "1110"=> dataout<="1001111";

when "1111"=> dataout<="1000111";

when others=> dataout<="XXXXXXX"; end case;

end process;

end beha;

library ieee;

use ieee.std_logic_1164.all;

entity yima3 is

port( x: in std_logic_vector(2 downto 0);

y: out std_logic_vector(2 downto 0)); end yima3;

architecture beha of yima3 is

begin

y<=x;

end beha;

七、程序仿真结果：