DDR内存布线指导_Micron观点
DDR内存布线指导
在现代高速数字电路的设计过程中，工程师总是不可避免的会与DDR或者DDR2，SDRAM打交道。DDR 的工作频率很高，因此，DDR的Layout也就成为了一个十分关键的问题，很多时候，DDR的布线直接影响着信号完整性。下面本文针对DDR的Layout问题进行讨论。（Micron观点）
信号引脚说明
VSS为数字地，VSSQ为信号地，若无特别说明，两者是等效的。VDD为器件内核供电，VDDDQ为器件的DQ和I/O供电，若无特别说明，两者是等效的。
对于DRAM来说，定义信号组如下：
?数字信号组DQ，DQS，xDM，其中每个字节又是内部的一个信道Lane组，如DQ0~DQ7，DQS，LDM 为一个信号组。
?地址信号组：ADDRESS
?命令信号组：CAS#，RAS#，WE#
?控制信号组：CS#，CKE
?时钟信号组：CK，CK#
印制电路板叠层，PCB Stackups
推荐使用6层电路板，分布如下：
?电路板的阻抗控制在50~60ohm
?印制电路板的厚度选择为1.57mm(62mil)
?填充材料Prepreg厚度可变化范围是4~6mil
?电路板的填充材料的介电常数一般变化范围是3.6~4.5，它的数值随着频率，温度等因素变化。
FR-4就是一种典型的介电材料，在100MHz时的平均介电常数为4.2。推荐使用FR-4作为PCB的填充材料，因为它便宜，更低的吸湿性能，更低的电导性。
一般来说：DQ，DQS和时钟信号线选择VSS作为参考平面，因为VSS比较稳定，不易受到干扰；地址/命令/控制信号线选择VDD作为参考平面，因为这些信号线本身就含有噪声。
电路板的可扩展性
根据JEDEC标准，不同容量的内存芯片一般引脚兼容，为了实现电路板的可扩展性，可以做如下处理，如128Mb
与256Mb的兼容应用。
未用的DQ引脚
对于x16的DDR器件来说，未用的引脚要作一定的处理。例如x16的DDR来说，DQ15：DQ8未用，则处理如下，将相关的UDM/DQMH拉高用来屏蔽DQ线，DQ15：DQ8通过1~10k的电阻接地用来阻止迸发写时的噪声。
端接技术
串行端接，主要应用在负载DDR器件不大于4个的情况下。
对于双向I/O信号来说，例如DQ，串行端接电阻Rs放置在走线的中间，用来抑制振铃，过冲和下冲。
对于单向的信号来说，例如地址线，控制线，串行端接电阻放置在走线中间或者是信号的发送端，推荐放置在信号的发送端。
说明：DDR的CK与CK# 是差分信号，要用差分端接技术。
并行端接，主要应用在负载SDRAM器件大于4个，走线长度>2inch，或者通过仿真验证需要并行端接的情况下。
并行端接电阻Rt取值大约为2Rs，Rs的取值范围是10~33ohm，故Rt的取值范围为22~66ohm。
如果有必要的话，所有DDR的数据，地址，命令，控制线都是SSTL_2接口，要使用single-ended Parallel Termination，如上图。CKE也可以使用这种端接。
导线宽度和间距：
导线间距和导线宽度S1，S2，S3的定义如下：
?S1表示同一信号组内两相邻导线之间的间距
?S2表示不同信号组之间两相邻导线之间的间距
?S3表示导线的宽度
导线宽度选择为：
Recommended S3 for functional signal sets:
DQ lines =4 mil minimum, 6 mil nominal
DQS lines =4 mil minimum, 6 mil nominal
Address lines =4 mil minimum, 6 mil nominal
Command/control lines = 4 mil minimum, 6 mil nominal
Clock lines = 4 mil minimum, 6-10 mil nominal
导线间距选择：
Signal Set
Signal
Spacing Type
Min Nom
Max
Unit
Notes
DQ to DQ
S1 8 12 — mil DQ to DQS
S2 8 12 — mil
DQS in byte #1 to DQS in byte lane #2 S1 — — — mil 1 Data/Data strobe DQ and DM
S2 8 12 — mil Adjacent address lines S1 6 12 — mil Address
Address lines
S2 6 12 — mil Command/Control CAS#,RAS#,WE#,CS#,CKE S1 6 15 — mil CK# to CK
S1 4 — 6 mil CK#(or CK in group of two)to DQS line S2 — — — mil 2 Clock
Differential pair (CK,CK#) to any other signal
S2
8
12
—
mil
几点说明：
1、DQS 一般布线的位置是数据信号组内同一信号组中DQ 走线的中间，因此DQS 与DQS 之间的间距一般
不提； 2、DQS 与时钟信号线不相邻；
3、为了避免串扰，数据信号组与地址/命令/控制信号组之间的走线间距至少20mil，建议它们在不同的信号层走线；
4、时钟信号组走线尽量在内层，用来抑制EMI； 导线走线长度:
所有DDR 的差分时钟线CK 与CK#必须在同一层布线，误差+-20mil，最好在内层布线以抑制EMI。如果系统有多个DDR 器件的话，要用阻值100~200ohm 的电阻进行差分端接。
(1) 若时钟线的分叉点到DDR 器件的走线长度<1000mil，要使用100~120ohm 的差分端接，如下图：
(2) 若时钟线的分叉点到DDR 器件的走线长度>1000mil，要使用200~240ohm 的电阻差分端接，因为两个200~240ohm 的电阻并联值正好为100~120ohm。如下图所示。
?数据信号组的走线长度与时钟信号线的误差为+/-500mil，组内同一信道的信号线走线误差为+/-50mil，从而可以得到，组内不同信道的走线误差为+/-1000mil，相同信道的DQS一般走线在DQ中间；
?地址线/命令/控制信号线与时钟信号走线的误差为+/-400mil，组内走线误差为+/-50mil；
? 所有信号的走线长度控制在2inch(5cm)最好；
去耦电容
?推荐使用低ESL(2nH)的电容，大小在0.01uF~0.22uF，其中0.01uF针对高频，0.22uF针对低频 ?建议使用钽电容。相对于电解电容来说，虽然它比较贵，但它具有较好的稳定性，较长的使用周期。一般电解电容随着使用时间的加长，性能下降较多。
参考电压
对于较轻的负载(<4DDR器件)，可使用下图的方法：
对于较重的负载(>4 DDR器件)，可使用IC来产生VREF。IC内部集成了两种电压VTT和VREF，其中VTT 在重负载的情况下最高电流可达3.5A，平均电流为0A，VREF的电流比较小，一般只有3mA左右。
VREF走线控制
具体如下图所示：
DDR的VTT设计
当数据线地址线负载较重时，VTT的暂态电流峰值可达到3.5A左右，这种暂态电流的平均值为0A。一些情况下不需要VTT技术(并行端接)。
?系统中有2个或更少的DDR
?总线上需要的电流不是很高，中等左右
?通过仿真验证不需要
VTT电压的产生一般用IC，厂商包括：Intersilm Philips, Semiconductors, Fairchild, National, TI 等等。（并行端接主要是在尽量靠近负载端的位置加上拉和/或下拉阻抗以实现终端的阻抗匹配。）
选用了IC实现VTT，推荐使用下面的原则：
?VTT用Rt端接地址/控制/命令信号线，端接数据信号组VTT=VDDQ/2；
?VTT不接并端时钟信号线，时钟信号线使用前面说的差分端接技术；
?VTT与VREF走线/平面在同一层，必须具有150mil的距离，推荐它们在不同层；
?VTT走线/平面需要至少2个4~7uF的解耦电容，2个100uF的电容。具体放置位置是VTT的两个端点（at each end）；
?VTT表面走线宽度至少150mil，推荐250mil；
?上电时序：VTT开始上电必须在VDDQ之后，避免器件latch-up，推荐VTT和VREF同时上电；
?如果走线要分支的话，建议使用T型分支。具体见下图；
注：
VTT电压：VTT是AGTL总线终端电压。针对不同型号的CPU有1.8V，1.5V，1.125.测量点在cpu 插座旁边,有很多56 的排阻,就是它了。
正确的DDR内存工作条件!（纠正很多人一个错误的认识!包括论坛里的很多高手都会有的错误!）
DDR 184pin的电压不是DDR内存的工作电压!
这里正确的名称应该是VDDSPD，也就是内存SPD芯片的工作电压!
DDR内存真正的工作电压VDD应该是7,38,46.....180一系列~ 他们是连在一起的 可以直接测量7pin 或180pin就可以了~
1pin是内存参考电压,91,92是系统管理总线！
总结一下DDR内存正常工作的条件:
1pin VREF参考电压 1.25V左右
7pin(或者测量180pin) VDD供电 电压2.5V左右
91,92pin 系统管理总线SMBDATA，SMBCLK 3.3V左右
184pin VDDSPD内存条SPD的工作电压 2.5V(多)/3.3V(少) 16.17.137.138.75.76 6条时钟 1.6V（1-1.8V）
上拉供电 VTT_DDR 1.25V-1.35V （一般不能大于1.4V）测量点
内存型号说明
Samsung 具体含义解释 主要含义： 第1位——芯片功能K，代表是内存芯片。 第2位——芯片类型4，代表DRAM。 第3位——芯片的更进一步的类型说明，S代表SDRAM、H代表DDR、G代表SGRAM 、T代表DDR2 DRAM、D表示GDDR1（显存颗粒）。 第4、5位——容量和刷新速率，容量相同的内存采用不同的刷新速率，也会使用不同的编号。64、62、63、65、66、67、6A代表64Mbit的容量；28、27、2A 代表128Mbit的容量；56、55、57、5A代表256Mbit的容量；51代表512Mbit 的容量。 第6、7位——数据线引脚个数，08代表8位数据；16代表16位数据；32代表32位数据；64代表64位数据。 第8位——为一个数字，表示内存的物理Bank，即颗粒的数据位宽，有3和4两个数字，分别表示4Banks和8Banks。对于内存而言，数据宽度×芯片数量＝数据位宽。这个值可以是64或128，对应着这条内存就是1个或2个bank。例如256M内存32×4格式16颗芯片：4×16=64，双面内存单bank；256M内存 16M×16格式 8颗芯片：16×8=128，单面内存双bank。所以说单或双bank和内存条的单双面没有关系。另外，要强调的是主板所能支持的内存仅由主板芯片组决定。内存芯片常见的数据宽度有4、8、16这三种，芯片组对于不同的数据宽度支持的最大数据深度不同。所以当数据深度超过以上最大值时，多出的部分主板就会认不出了，比如把256M认成128M就是这个原因，但是一般还是可以正常使用。 第9位——由一个字符表示采用的电压标准，Q：SSTL-1.8V （1.8V，1.8V）。与DDR的2.5V电压相比，DDR2的1.8V是内存功耗更低，同时为超频留下更大的空间。 第10位——由一个字符代表校订版本，表示所采用的颗粒所属第几代产品，M 表示1st，A-F表示2nd-7th。目前，长方形的内存颗粒多为A、B、C三代颗粒，而现在主流的FBGA颗粒就采用E、F居多。靠前的编号并不完全代表采用的颗粒比较老，有些是由于容量、封装技术要求而不得不这样做的。 第11位——连线“-”。 第12位——由一个字符表示颗粒的封装类型，有G，S：FBGA（Leaded）、Z，Y：FBGA（Leaded-Free）。目前看到最多的是TSOP和FBGA两种封装，而FBGA是主流（之前称为mBGA）。其实进入DDR2时代，颗粒的封装基本采用FBGA了，因为TSOP封装的颗粒最高频率只支持到550MHz，DDR最高频率就只到400MHz，像DDR2 667、800根本就无法实现了。 第13位——由一个字符表示温控和电压标准，“C”表示Commercial Temp.( 0°C ~ 85°C) & Normal Power，就是常规的1.8V电压标准；“L”表示Commercial Temp.( 0°C ~ 85°C) & Low Power，是低电压版，适合超频，
全面教你认识内存参数
全面教你认识内存参数 内存热点 Jany 2010-4-28
内存这样小小的一个硬件，却是PC系统中最必不可少的重要部件之一。而对于入门用户来说，可能从内存的类型、工作频率、接口类型这些简单的参数的印象都可能很模糊的，而对更深入的各项内存时序小参数就更摸不着头脑了。而对于进阶玩家来说，内存的一些具体的细小参数设置则足以影响到整套系统的超频效果和最终性能表现。如果不想当菜鸟的话，虽然不一定要把各种参数规格一一背熟，但起码有一个基本的认识，等真正需要用到的时候，查起来也不会毫无概念。 内存种类 目前，桌面平台所采用的内存主要为DDR 1、DDR 2和DDR 3三种，其中DDR1内存已经基本上被淘汰，而DDR2和DDR3是目前的主流。 DDR1内存 第一代DDR内存 DDR SDRAM 是 Double Data Rate SDRAM的缩写，是双倍速率同步动态随机存储器的意思。DDR内存是在SDRAM内存基础上发展而来的，仍然沿用SDRAM生产体系，因此对于内存厂商而言，只需对制造普通SDRAM 的设备稍加改进，即可实现DDR内存的生产，可有效的降低成本。 DDR2内存 第二代DDR内存
DDR2 是 DDR SDRAM 内存的第二代产品。它在 DDR 内存技术的基础上加以改进，从而其传输速度更快（可达800MHZ ），耗电量更低，散热性能更优良。 DDR3内存 第三代DDR内存 DDR3相比起DDR2有更低的工作电压，从DDR2的1.8V降落到1.5V，性能更好更为省电；DDR2的4bit 预读升级为8bit预读。DDR3目前最高能够1600Mhz的速度，由于目前最为快速的DDR2内存速度已经提升到800Mhz/1066Mhz的速度，因而首批DDR3内存模组将会从1333Mhz的起跳。 三种类型DDR内存之间，从内存控制器到内存插槽都互不兼容。即使是一些在同时支持两种类型内存的Combo主板上，两种规格的内存也不能同时工作，只能使用其中一种内存。 内存SPD芯片 内存SPD芯片
电脑内存时序
举例9-9-9-27，一般1600的条子spd出厂就这么设置的 前面2个9对性能很重要，第2个9又比第1个9重要，比如说 我要超1866或者2133，设置成9-10-X-X基本没有问题，但是 设置成10-9-X-X就开不了机了，很多条子都这样子的，比如说 现在很火的3星金条。 第3位9基本上是打酱油的了，设置成9,10,11都对性能木有太大影响。 第4位数字基本就无视好了，设置21-36对测试都没变化，原来稳定的 还是稳定，原来开不了机的还是开不了。 以前的ddr2时代对内存的小参数很有影响，现在ddr3了，频率才是王道哦。 2133的-11-11-11-30都要比1866的-9-9-9-27测试跑分的多。当然平时用是感觉不出来的。 最后我再鄙视下金士顿的XX神条马甲套装，当年不懂事大价钱买的，就是YY用的， 1.65v上个1866都吃力，还要参数放的烂。 对性能影响最大的是CL 第一个9对性能影响最大。l第二个9对超频稳定性影响最大 最普通的ddr3 1333内存都可以1.5V运行在7-8-6-1666 CR1，77 Z博士： 一般来说，体现内存延迟的就是我们通常说的时序，如DDR2-800内存的标准时序：5-5-5-18，但DDR3-800内存的标准时序则达到了6-6-6-
15、DDR3-1066为7-7-7- 20、而DDR3-1333更是达到了9-9-9-25！ 土老冒： 俺想知道博士所说的5-5-5- 18、6-6-6-15等数字每一个都代表什么。 Z博士： 这4个数字的含义依次为： CAS Latency（简称CL值）内存CAS延迟时间，这也是内存最重要的参数之一，一般来说内存厂商都会将CL值印在产品标签上。 第二个数字是RAS－to－CAS Delay（tRCD），代表内存行地址传输到列地址的延迟时间。 第三个则是Row－precharge Delay（tRP），代表内存行地址选通脉冲预充电时间。 第四个数字则是Row－active Delay（tRAS），代表内存行地址选通延迟。 除了这四个以外，在AMD K8处理器平台和部分非Intel设计的对应Intel芯片组上，如NVIDIA nForce 680i SLI芯片组上，还支持内存的CMD 1T/2T Timing 调节，CMD调节对内存的性能影响也很大，其重要性可以和CL相比。 其实这些参数，你记得太清楚也没有太大用处，你就只需要了解，这几个参数越低，从你点菜到上菜的时间就越快。 土老冒： 好吧，俺自己也听得一头雾水，只需要记得它越低越好就行了。那么俺想问，为什么DDR3内存延迟提高了那么多，Intel和众多的内存模组厂商还要大力推广呢？
SDRAM内存详解(经典)
SDRAM内存详解（经典） 我们从内存颗粒、内存槽位接口、主板和内存之间的信号、接口几个方面来详细阐述SDRAM内存条和主板内存系统的设计思路... 虽然目前SDRAM内存条价格已经接底线，内存开始向DDR和Rambus内存过渡。但是由于DDR内存是在SDRAM基础上发展起来的，所以详细了解SDRAM内存的接口和主板设计方法对于设计基于DDR内存的主板不无裨益。下面我们就从内存颗粒、内存槽位接口、主板和内存之间的信号接口几个方面来详细阐述SDRAM内存条和主板内存系统的设计思路。 内存颗粒介绍 对于DRAM（Dynamic Random Access Memory）内存我想凡是对于计算机有所了解的读者都不会陌生。这种类型的内存都是以一个电容是否充有电荷来作为存储状态的标志，电容冲有电荷为状态1，电容没有电荷为状态0。其最大优点是集成度高，容量大，但是其速度相对于SRAM (Static Random Access Memory) 内存来说慢了许多。目前的内存颗粒封装方式有许多种，本文仅仅以大家常见的TSSOP封装的内存颗粒为例子。 其各个管脚的信号定义和我们所使用的DIMM插槽的定义是相同的，对于不同容量的内存，地址信号的位数有所不同。另外一个需要注意的地方就是其供电电路。Vcc和Vss是为内存颗粒中的存储队列供电，而VccQ和VssQ是为内存颗粒中的地址和数据缓冲区供电。两者的作用不同。 我们对内存颗粒关心的问题主要是其颗粒的数据宽度（数据位数）和容量（寻址空间大小）。而对于颗粒自检、颗粒自刷新等等逻辑并不需要特别深入的研究，所以对此我仅仅是一笔带过，如果读者有兴趣的读者可以详细研究内存颗粒的数据手册。虽然内存颗粒有这么多的逻辑命令方式，但是由于目前北桥芯片和内存颗粒的集成度非常高，只要在布线和元器件的选择上严格按照内存规范来设计和制造，需要使用逻辑分析仪来调试电路上的差错的情况比较少，并且在设计过程中尽量避免出现这种情况。 168线DIMM内存插槽的信号定义 我们目前PC和Server使用的内存大都是168 Pins的SDRAM，区别只是其工作频率有的可能是100MHz频率，有的可能是133MHz频率的。但是只要是SDRAM，其DIMM插槽的信号定义是一样的。而这些引脚得定义就是设计内存条和主板所必须遵从的规范。 内存引脚主要分为如下几类：地址引脚、数据引脚（包含校验位引脚）、片选等控制信号、时钟信号。整个内存时序系统就是这些引脚上的信号配合产生。下面的表中就是内存插槽的引脚数量和引脚定义，对于一些没有定义或者是保留以后使用的信号就没有列出来。 符号功能详细描述 DQ [0-63] I/O 数据输入/输出 CB [0-7] I/O ECC内存的ECC校验输入/输出 A [0-13] I/O 地址选择 BA [0-1] Control Bank选择 CS [0-3] Control 片选信号 RAS Control 行地址选择信号 CAS Control 列地址选择信号 DQMB [0-7] Control 数据掩码控制（DQ Mask）高有效* WE Control 写允许信号 CK [0-3] Clock 时钟信号 CKE [0-1] Clock 时钟允许信号** REGE Control 寄存器 (Registered) 允许信号
DDR系列内存详解及硬件设计规范-Michael
D D R 系列系列内存内存内存详解及硬件详解及硬件 设计规范 By: Michael Oct 12, 2010 haolei@https://www.360docs.net/doc/e412703036.html,
目录 1.概述 (3) 2.DDR的基本原理 (3) 3.DDR SDRAM与SDRAM的不同 (5) 3.1差分时钟 (6) 3.2数据选取脉冲（DQS） (7) 3.3写入延迟 (9) 3.4突发长度与写入掩码 (10) 3.5延迟锁定回路（DLL） (10) 4.DDR-Ⅱ (12) 4.1DDR-Ⅱ内存结构 (13) 4.2DDR-Ⅱ的操作与时序设计 (15) 4.3DDR-Ⅱ封装技术 (19) 5.DDR-Ⅲ (21) 5.1DDR-Ⅲ技术概论 (21) 5.2DDR-Ⅲ内存的技术改进 (23) 6.内存模组 (26) 6.1内存模组的分类 (26) 6.2内存模组的技术分析 (28) 7.DDR 硬件设计规范 (34) 7.1电源设计 (34) 7.2时钟 (37) 7.3数据和DQS (38) 7.4地址和控制 (39) 7.5PCB布局注意事项 (40) 7.6PCB布线注意事项 (41) 7.7EMI问题 (42) 7.8测试方法 (42)
摘要： 本文介绍了DDR 系列SDRAM 的一些概念和难点，并分别对DDR-I/Ⅱ/Ⅲ的技术特点进行了论述，最后结合硬件设计提出一些参考设计规范。 关键字关键字：：DDR, DDR, SDRAM SDRAM SDRAM, , , 内存模组内存模组内存模组, , , DQS DQS DQS, DLL, MRS, ODT , DLL, MRS, ODT , DLL, MRS, ODT Notes : Aug 30, 2010 – Added DDR III and the PCB layout specification - by Michael.Hao
DDR3内存的PCB仿真与设计说明
本文主要使用时域分析工具对DDR3设计进行量化分析，介绍了影响信号完整性的主要因素对DDR3进行时序分析，通过分析结果进行改进及优化设计。 1 概述 当今计算机系统DDR3存储器技术已得到广泛应用，数据传输率一再被提升，现已高达1866Mbps。在这种高速总线条件下，要保证数据传输质量的可靠性和满足并行总线的时序要求，对设计实现提出了极大的挑战。 本文主要使用了Cadence公司的时域分析工具对DDR3设计进行量化分析，介绍了影响信号完整性的主要因素对DDR3进行时序分析，通过分析结果进行改进及优化设计，提升信号质量使其可靠性和安全性大大提高。 2 DDR3介绍 DDR3存与DDR2存相似包含控制器和存储器2个部分，都采用源同步时序，即选通信号(时钟)不是独立的时钟源发送，而是由驱动芯片发送。它比DR2有更高的数据传输率，最高可达1866Mbps；DDR3还采用8位预取技术，明显提高了存储带宽；其工作电压为1.5V，保证相同频率下功耗更低。 DDR3接口设计实现比较困难，它采取了特有的Fly-by拓扑结构，用“Write leveling”技术来控制器件部偏移时序等有效措施。虽然在保证设计实现和信号的完整性起到一定作用，但要实现高频率高带宽的存储系统还不全面，需要进行仿真分析才能保证设计实现和信号质量的完整性。 3 仿真分析 对DDR3进行仿真分析是以结合项目进行具体说明：选用PowerPC 64位双核CPU模块，该模块采用Micron公司的MT41J256M16HA—125IT为存储器。Freescale公司P5020为处理器进行分析，模块配置存总线数据传输率为 1333MT/s，仿真频率为666MHz。 3.1仿真前准备 在分析前需根据DDR3的阻抗与印制板厂商沟通确认其PCB的叠层结构。在高速传输中确保传输线性能良好的关键是特性阻抗连续，确定高速PCB信号线的阻抗控制在一定的围，使印制板成为“可控阻抗板”，这是仿真分析的基础。DDR3总线单线阻抗为50Ω，差分线阻抗为100Ω。 设置分析网络终端的电压值；对分析的器件包括无源器件分配模型；确定器件类属性；确保器件引脚属性(输入＼输出、电源＼地等)……
SDRAM-高手进阶,终极内存技术指南——完整进阶版
序：不得不说的话（高手进阶，终极内存技术指南——完整/进阶版） 作为电脑中必不可少的三大件之一（其余的两个是主板与CPU），内存是决定系统性能的关键设备之一，它就像一个临时的仓库，负责数据的中转、暂存…… 不过，虽然内存对系统性能的至关重要，但长期以来，DIYer并不重视内存，只是将它看作是一种买主板和CPU时顺带买的“附件”，那时最多也就注意一下内存的速度。这种现象截止于1998年440BX主板上市后，PC66/100的内存标准开始进入普通DIYer的视野，因为这与选购有着直接的联系。一时间，有关内存时序参数的介绍文章大量出现（其中最为著名的恐怕就是CL参数）。自那以后，DIYer才发现，原来内存也有这么多的学问。接下来，始于2000年底/2001年初的VIA芯片组4路交错（4-Way Interleave）内存控制和部分芯片组有关内存容量限制的研究，则是深入了解内存的一个新开端。本刊在2001年第2期上也进行了VIA内存交错控制与内存与模组结构的详细介绍，并最终率先正确地解释了这一类型交错（内存交错有多种类型）的原理与容量限制的原因。从那时起，很多关于内存方面的深入性文章接踵而至，如果说那时因此而掀起了一股内存热并不夸张。大量的内存文章让更多的用户了解了内存，以及更深一层的知识，这对于DIY当然是一件好事情。然而，令人遗憾的是这些所谓的内存高深技术文章有不少都是错的（包括后来的DDR 与RDRAM内存的介绍），有的甚至是很低级的错误。在这近两年的时间里，国内媒体上优秀的内存技术文章可谓是寥若晨星，有些媒体还编译国外DIY网站的大篇内存文章，但可惜的是，外国网站也不见得都是对的（这一点，国内很多作者与媒体似乎都忽视了）。就这样，虽然打开了一个新的知识领域，可“普及”的效果并不那么好，很多媒体的铁杆读者高兴地被带入内存深层世界，但也因此被引向了新的误区。 不过，从这期间（2001年初至今）各媒体读者对这类文章的反映来看，喜欢内存技术的玩家大有人在且越来越多，这是各媒体“培养”的成果。这些用户已经不满足如何正确的使用内存，他们更渴望深入的了解这方面原来非常贫乏的知识，这些知识可能暂时不会对他们在使用内存过程中有什么帮助，但会大大满足他们的求知欲。在2001年初，我们揭开VIA芯片组4路交错内存控制和部分芯片组有关内存容量限制之迷时，还是主要围绕着内存使用的相关话题来展开，而且在这期间有关内存技术的话题，《电脑高手》也都是一笔带过。但在今天，在很多人希望了解内存技术而众多媒体的文章又“力不从心”时，我们觉得有必要再次站出来以正视听，也就是说，我们这次的专题不再以内存使用为中心，更多的是纯技术性介绍，并对目前现存的主要内存技术误区进行重点纠正。 在最后要强调的是，本专题以技术为主，由于篇幅的原因，不可能从太浅的方面入手，所以仍需要有一定的技术基础作保证，而对内存感兴趣的读者则绝不容错过，这也许是您最好的纠正错误认识的机会！ 在本专题里，当讲完内存的基本操作之后，我们会给大家讲一个仓库的故事，从中相信您会更了解内存这个仓库是怎么工作的，希望您能喜欢。 SDRAM内存模组的物理Bank与芯片位宽 虽然有关内存结构与时序的基础概念，在本刊2001年第2期的专题中就已有阐述，但在这里为了保证专题的可读性，我们需要再次加强这方面的系统认识。正确并深刻理解内存的基础概念，是阅读本专题的第一条件。因为即使是RDRAM，在很多方面也是与SDRAM相似的，而至于DDR与DDR-Ⅱ、QBM等形式的内存更是与SDRAM有着紧密的联系。 SDRAM内存模组与基本结构
超频内存时序表
内存时序 一种参数，一般存储在内存条的SPD上。2-2-2-8 4个数字的含义依次为：CAS Latency（简称CL值）内存CAS延迟时间，他是内存的重要参数之一，某些牌子的内存会把CL值印在内存条的标签上。RAS－to－CAS Delay（tRCD），内存行地址传输到列地址的延迟时间。Row－precharge Delay（tRP），内存行地址选通脉冲预充电时间。Row－active Delay（tRAS），内存行地址选通延迟。这是玩家最关注的4项时序调节，在大部分主板的BIOS中可以设定，内存模组厂商也有计划的推出了低于JEDEC认证标准的低延迟型超频内存模组，在同样频率设定下，最低“2-2-2-5”这种序列时序的内存模组确实能够带来比“3-4-4-8”更高的内存性能，幅度在3至5个百分点。 在一些技术文章里介绍内存设置时序参数时，一般数字“A-B-C-D”分别对应的参数是 “CL-tRCD-tRP-tRAS”，现在你该明白“2-3-3-6”是什么意思了吧？！^_^下面就这几个参数及BIOS设置中影响内存性能的其它参数逐一给大家作一介绍： 一、内存延迟时序“CL-tRCD-tRP-tRAS”的设置 首先，需要在BIOS中打开手动设置，在BIOS设置中找到“DRAM Timing Selectable”，BIOS设置中可能出现的其他描述有：Automatic Configuration、DRAM Auto、Timing Selectable、Timing Configuring By SPD等，将其值设为“Menual”（视BIOS的不同可能的选项有：On/Off或Enable/Disable），如果要调整内存时序，应该先打开手动设置，之后会自动出现详细的时序参数列表： Command Per Clock(CPC) 可选的设置：Auto，Enable(1T)，Disable(2T)。 Command Per Clock(CPC：指令比率，也有翻译为：首命令延迟)，一般还被描述为DRAM Command Rate、CMD Rate等。由于目前的DDR内存的寻址，先要进行P-Bank的选择（通过DIMM上CS片选信号进行），然后才是L-Bank/行激活与列地址的选择。这个参数的含义就是指在P-Bank选择完之后多少时间可以发出具体的寻址的L-Bank/行激活命令，单位是时钟周期。 显然，也是越短越好。但当随着主板上内存模组的增多，控制芯片组的负载也随之增加，过短的命令间隔可能会影响稳定性。因此当你的内存插得很多而出现不太稳定的时间，才需要将此参数调长。目前的大部分主板都会自动设置这个参数。 该参数的默认值为Disable(2T)，如果玩家的内存质量很好，则可以将其设置为Enable(1T)。CAS Latency Control(tCL) 可选的设置：Auto，1，1.5，2，2.5，3，3.5，4，4.5。 一般我们在查阅内存的时序参数时，如“3-4-4-8”这一类的数字序列，上述数字序列分别对应的参数是“CL-tRCD-tRP-tRAS”。这个3就是第1个参数，即CL参数。 CAS Latency Control(也被描述为tCL、CL、CAS Latency Time、CAS Timing Delay)，CAS latency是“内存读写操作前列地址控制器的潜伏时间”。CAS控制从接受一个指令到执行指令之间的时间。因为CAS主要控制十六进制的地址，或者说是内存矩阵中的列地址，所以它是最为重要的参数，在稳定的前提下应该尽可能设低。 内存是根据行和列寻址的，当请求触发后，最初是tRAS（Activeto Precharge Delay），预充电后，内存才真正开始初始化RAS。一旦tRAS激活后，RAS（Row Address Strobe ）开始进行需要数据的寻址。首先是行地址，然后初始化tRCD，周期结束，接着通过CAS访问所需数据的精确十六进制地址。期间从CAS开始到CAS结束就是CAS延迟。所以CAS是找到数据的最后一个步骤，也是内存参数中最重要的。 这个参数控制内存接收到一条数据读取指令后要等待多少个时钟周期才实际执行该指令。同时该参数也决定了在一次内存突发传送过程中完成第一部分传送所需要的时钟周期数。这个参数越小，则内存的速度越快。必须注意部分内存不能运行在较低的延迟，可能会丢失数据，因此在提醒大家把CAS延迟设为2或2.5的同时，如果不稳定就只有进一步提高它了。而且提高延迟能使内存运行在更高的频率，所以需要对内存超频时，应该试着提高CAS延迟。
WHO 数据完整性指南：良好的数据和记录规范(最终版)中文版--实例部分
WHO 数据完整性指南：良好的数据和记录规范（最终版）中文版--实例部分 附件1 在纸质和电子系统中实施ALCOA(+)的期望和详细风险管理考虑的实例 为了保证记录和数据在他们整个使用期间即数据生命周期内的准确、完整、一致和可靠企业应该遵循良好文件规范（GDocP）。原则上要求文件应该有可追溯、清晰、同步记录、原始和准确的属性（有时候也称作ALCOA）。 在此附件中的表格提供了纸质和电子记录和系统的常规ALCOA要求实施的进一步的指导。另外，详细的风险管理的实例以及几个例证演示了这些措施是如何典型实施的。 这些例证提供来帮助理解概念和如何达到基于风险的成功实施。这些例子不应该作为新的规范要求。 可追溯的。可追溯的意思是在记录中获取信息以便此信息是唯一可以确定执行者的数据（如人员、计算机系统）。 为了确保行为和记录可以追溯到唯一的个人控制方面详细的风险管理考虑 1) 对于有法律约束的签名，在唯一、可识别的（实际）人员签名和签名的事件之间应该有一个可验证的、安全的联系。签名应该永久性地链接至被签的记录。使用一个应用程序用于签文件另一个用来储存签发的文件的系统应该确保两个保持链接以确保其属性不被破坏。 2) 签名和个人印章应该在审核或执行被记录的事件或行为的同时进行。
3) 使用个人印章去签署文件需要额外的风险管理控制，比如手写日期和要求印章储存在安全的地方访问权限仅仅限制给指定的人员或有其他避免潜在被滥用的其他方法的程序。 4) 使用个人手写签名的数字图片签署文件通常是不接受的。当这些储存的图片没有保存在只允许指定的人员访问的地方或者没有其他预防滥用的措施和没有放置在文档和邮件中它们就能很容易地被复制和被其他人重复使用，这种行为在这些签名的真实性方面的信心就会大打折扣。有法规约束的、手写签名应该在签名的同时签日期，电子签名应该包含签名的时间/日期标记来记录签署的事件的同时发生的性质。 5) 不鼓励使用混合系统，但是在有原有遗留系统等待替换的地方，现场应该有（风险）降低措施。应该避免使用共享和通用的登录凭证以确保在电子记录中记录的行为可以追溯到唯一的个人。这个适用于人员可能实施行为的软件应用层级和所有适用的网络环境（如工作站和服务器操作系统）。在没有技术控制或不可行的地方，比如，在原有遗留的电子系统中或登录将终止应用程序或停止过程运行的地方，应该使用纸质和电子记录的组合来满足追溯行为到相关个人的要求。在这种情况下，在GXP活动的过程中产生的原始记录必须是完整的，必须在记录保留期间以允许完全重现GXP活动的方式维护。 6)当系统缺乏电子签名的可行性时提供足够的安全保护的情况下混合的方法可以例外地用来签署电子记录。这种混合的方法可能比完全的电子方法更繁冗；因此推荐尽可能使用电子签名。例如，执行和归属使用手写签名附件的电子记录可以通过一个简单的方法来执行，为系统使用和数据审核创建一个与书面程序相关联的单页的受控表格。这个文件应该列出审核的电子数据集和提交审核的任何元数据，和将要提供给数据集创建人、审核人和/或批准人去插入手写签名的域的清单。带有手写签名的纸质记录应该是安全并可追踪地链接至点击数据集，无论是通过程序化的方法，比如使用详细的检索索引，还是技术方法，比如将签名页的真实副本的扫描图片放入电子数据集中。 7)应该优先替换混合系统。 8) 使用记录员代替另一个操作人员记录的行为仅仅考虑在特殊情况和仅仅发生在以下情况： --记录行为发生在对产品或活动有风险的地方，比如无菌区操作人员记录生产线的干扰活动； --为了适应文化或者降低员工的读写/语言能力的不足；比如，由操作人员执行操作，但由主管或指挥者来见证和记录。 在这两种情况下，监督者的记录必须是与执行的任务同步的，并应该明确执行被观察任务的人员和完成记录的人员。如果可能执行被观察任务的人员应该在记录上确认签名，尽管这个确认签名的步骤是回顾式的也是可以接受的。监督（代写）文件完成的过程应该描述在批准的程序中，规定哪些过程的哪些行为可以。 清晰、可追踪和永久的
DDR内存时序设置详解
内存时序设置详解 内容概要 关键词：内存时序参数设置 导言：是否正确地设置了内存时序参数，在很大程度上决定了系统的基本性能。本文详细介绍了内存时序相关参数的基本涵义及设置要点。 与传统的SDRAM相比，DDR（Dual date rate SDRSM：双倍速率SDRAM），最重要的改变是在界面数据传输上，其在时钟信号上升缘与下降缘时各传输一次数据，这使得DDR 的数据传输速率为传统SDRAM的两倍。同样地，对于其标称的如DDR400，DDR333，DDR266数值，代表其工作频率其实仅为那些数值的一半，也就是说DDR400 工作频率为200MHz。 FSB与内存频率的关系 首先请大家看看FSB(Front Side Bus：前端总线)和内存比率与内存实际运行频率的关系。 FSB/MEM比率实际运行频率 1/1 200MHz 1/2 100MHz 2/3 133MHz 3/4 150MHz 3/05 120MHz 5/6 166MHz 7/10 140MHz 9/10 180MHz 对于大多数玩家来说，FSB和内存同步，即1:1是使性能最佳的选择。而其他的设置都是异步的。同步后，内存的实际运行频率是FSBx2，所以，DDR400的内存和200MHz的FSB正好同步。如果你的FSB为240MHz，则同步后，内存的实际运行频率为240MHz x 2 = 480MHz。
FSB与不同速度的DDR内存之间正确的设置关系 强烈建议采用1：1的FSB与内存同步的设置，这样可以完全发挥内存带宽的优势。内存时序设置 内存参数的设置正确与否，将极大地影响系统的整体性能。下面我们将针对内存关于时序设置参数逐一解释，以求能让大家在内存参数设置中能有清晰的思路，提高电脑系统的性能。 涉及到的参数分别为： ?CPC : Command Per Clock ?tCL : CAS Latency Control ?tRCD : RAS to CAS Delay ?tRAS : Min RAS Active Timing ?tRP : Row Precharge Timing ?tRC : Row Cycle Time ?tRFC : Row Refresh Cycle Time ?tRRD : Row to Row Delay(RAS to RAS delay) ?tWR : Write Recovery Time ?……及其他参数的设置 CPC : Command Per Clock 可选的设置：Auto，Enable(1T)，Disable(2T)。 Command Per Clock(CPC：指令比率，也有翻译为：首命令延迟)，一般还被描述为DRAM Command Rate、CMD Rate等。由于目前的DDR内存的寻址，先要进行P-Bank的选择（通过DIMM上CS片选信号进行），然后才是L-Bank/行激活与列地址的选择。这个参数的含义就是指在P-Bank选择完之后多少时间可以发出具体的寻址的L-Bank/行激活命令，单位是时钟周期。
高手进阶,终极内存技术指南——完整
高手进阶，终极内存技术指南——完整/进阶版发布日期：2002年12月17日 作者/编辑： 特约作者 赵效民 警告：本文原载于《电脑高手》杂志2002年第12期，由《电脑高手》杂志授权PCPOP 网站转载，《电脑高手》杂志及作者拥有本文的独家版权，任何个人或媒体未经许可不得使用本文文字与图片！ 注：您现在看到的版本是本专题的完整/进阶版，而非《电脑高手》杂志2002年第12期上的“精华版”，在这里您能看到专题的完整内容。 作为电脑中必不可少的三大件之一（其余的两个是主板与CPU），内存是决定系统性能的关键设备之一，它就像一个临时的仓库，负责数据的中转、暂存…… 不过，虽然内存对系统性能的至关重要，但长期以来，DIYer并不重视内存，只是将它看作是一种买主板和CPU时顺带买的“附件”，那时最多也就注意一下内存的速度。这种现象截止于1998年440BX主板上市后，PC66/100的内存标准开始进入普通DIYer的视野，因为这与选购有着直接的联系。一时间，有关内存时序参数的介绍文章大量出现（其中最为著名的恐怕就是CL参数）。自那以后，DIYer才发现，原来内存也有这么多的学问。接下来，始于2000年底/2001年初的VIA芯片组4路交错（4-Way Interleave）内存控制和部分芯片组有关内存容量限制的研究，则是深入了解内存的一个新开端。本刊在2001年第2期上也进行了VIA内存交错控制与内存与模组结构的详细介绍，并最终率先正确地解释了这一类型交错（内存交错有多种类型）的原理与容量限制的原因。从那时起，很多关于内存方面的深入性文章接踵而至，如果说那时因此而掀起了一股内存热并不夸张。大量的内存文章让更多的用户了解了内存，以及更深一层的知识，这对于DIY当然是一件好事情。然而，令人遗憾的是这些所谓的内存高深技术文章有不少都是错的（包括后来的DDR与RDRAM内存的介绍），有的甚至是很低级的错误。在这近两年的时间里，国内媒体上优秀的内存技术文章可谓是寥若晨星，有些媒体还编译国外DIY网站的大篇内存文章，但可惜的是，外国网站也不见得都是对的（这一点，似乎国内很多作者与媒体似乎都忽视了）。就这样，虽然打开了一个新的知识领域，可“普及”的效果并不那么好，很多媒体的铁杆读者高兴地被带入内存深层世界，但也因此被引向了新的误区。 不过，从这期间（2001年初至今）各媒体读者对这类文章的反映来看，喜欢内存技术的玩家大有人在且越来越多，这是各媒体“培养”的成果。这些用户已经不满足如何正确的使用内存，他们更渴望深入的了解这方面原来非常贫乏的知识，这些知识可能暂时不会对他们在使用内存过程中有什么帮助，但会大大满足他们的求知欲。在2001年初，我们揭开VIA芯片组4路交错内存控制和部分芯片组有关内存容量限制之迷时，还是主要围绕着内存使用的相关话题来展开，而且在这期间有关内存技术的话题，《电脑高手》也都是一笔带过。但在今天，在很多人希望了解内存技术而众多媒体的文章又“力不从心”时，我们觉得有必要再次站出来以正视听，也就是说，我们这次的专题不再以内存使用为中心，更多的是纯技术性介绍，并对目前现存的主要内存技术误区进行重点纠正。
SDRAM时序控制
SDRAM的时序控制 一、SDRAM的外在物理结构 (1)P-Bank 为保证CPU的正常工作，SDRAM必须一次传输完CPU在一个传输周期内所需要的数据量，也就是CPU数据总线的位宽（bit），这个位宽也就是物理Bank（Physical Bank, P-Bank）的位宽，所以内存需要组成P-Bank来与CPU打交道。 (2)芯片位宽与芯片数量 然而每个内存芯片都有自己的位宽，即每个传输周期能提供的数据量。由于技术要求、成本和实用性等方面限制，内存芯片的位宽一般都小于P-Bank的位宽，这就需要多颗内存芯片并联工作，以提供CPU正常工作时一个传输周期内所需要的数据量。所以，P-Bank实际上就是一组内存芯片的集合，这个集合的位宽总和=P-Bank的位宽=CPU数据位宽，但这个集合的数据容量没有限制。 一个SDRAM只有一个P-Bank已经不能满足容量的需要，所以，多个芯片组可以支持多个P-Bank，一次选择一个P-Bank工作。 (3)SDRAM的封装 SIMM: Single In-line Memory Module，单列内存模组，内存模组就是我们常说的内存条，所谓单列是指模组电路板与主板插槽的接口只有一列引脚（虽然两侧都有金手指pin）DIMM: Double In-line Memory Module, 双列内存模组，所谓双列是指模组电路板与主板插槽的接口有两列引脚，模组电路板的每侧金手指对应一列引脚。 DIMM是SDRAM集合形式的最终体现。前文讲过P-Bank对芯片集合的位宽有要求，对芯片集合的容量则没有任何限制。高位宽的芯片可以让DIMM的设计简单一些（因为所用的芯片少），但在芯片容量相同时，这种DIMM的容量就肯定比不上采用低位宽芯片的模组，因为后者在一个P-Bank中可以容纳更多的芯片。 SDRAM的引脚与封装： 二、SDRAM内部逻辑结构 (1)L-Bank SDRAM的内部实际上是一个存储阵列，就如同表格一样，而每个单元格就称为存储单元，这张表格就成为逻辑Bank(Logical Bank, L-Bank)。考虑到技术、成本、执行效率等方面原因，不可能只需要一个全容量的L-Bank，所以人们在SDRAM内部分割多个L-Bank，目前基本都是4个，内存访问时，一次只能是一个L-Bank。
DDR3_desigin guide_V1.3
龙芯CPU DDR3布线设计指导及软件调试说明 产品型号：龙芯3A 2013年1月 龙芯中科技术有限公司
阅读指南 本手册是龙芯3A、3B及2G芯片的内存软硬件设计指导，分为两部分，第一部分为硬件设计的指导及布线约束文件，第二部分为软件调试说明，适用于针对龙芯3A、3B及2G处理器的主板设计。
修订历史
目录 第一部分DDR3硬件设计指导 (5) 1. 说明 (5) 2. 电源设计要求 (5) 3、PCB布局及走线要求 (5) 3.1 信号分组（DDR3 signal groups） (6) 3.2 叠层和布线层使用 (6) 3.3 参考平面 (8) 3.4 时钟信号组布线要求 (8) 3.5 控制信号 (9) 3.6 命令信号 (10) 3.7 数据信号 (12) 3.8 数据选通信号 (13) 第二部分DDR3软件调试说明 (15) 4. 内存基础知识 (15) 5. 龙芯芯片的访存流程 (16) 6. Pmon内存初始化代码介绍（3A/B、2G/H） (16) 7. 内存故障诊断 (18)
第一部分 DDR3硬件设计指导 1. 说明 本文档为基于龙芯3A、3B及2G芯片的主板设计提供内存设计及layout指导，根据我们针对现有的开发系统的信号测试结果及龙芯CPU的特点，给出了目前我们认为比较合理的内存设计方案。本方案针对采用DDR3 DIMM插槽的主板设计方案，其它情况我们后续会补充完善，现阶段请跟我们技术人员联系。 2. 电源设计要求 Vref信号，该信号电流较小，但是该信号的不稳定会导致时序误差、产生比较大的jitter 等问题，所以需要保证Vref电压值稳定，波动范围小于+-2%。对于Vref的走线要求：1）走线宽度30mils，推荐走在表层 2）距离其它信号走线距离大于20mil，距其它干扰源（power switch，晶振等）250mil 以上 3）Vref通过1%的电阻对DIMM_VDD分压产生，在DIMM插槽的每一个Vref引脚和CPU 的每个Vref引脚附近至少放置0.01uF和0.1uF电容各一个，在分压电阻附近放置1个0.1uF 电容。 VTT电压的设计及走线要求 1）VTT瞬间电流需求较大，请采用专用的电源芯片产生，禁止使用电阻分压方式 2）VTT铺铜走在表层，产生VTT的电源电路距DIMM插槽上的VTT引脚尽量近 3）VTT的铺铜平面上靠近DIMM插槽的位置放置4个0.1uF电容，另外需再放1~2个10~22uF的电容。 时钟、命令和控制信号线在内存条上以MEM_VDD作为参考平面，而在Loongson 3A上参考平面为GND。为解决信号线跨分割带来的信号完整性问题，需要在DIMM条附近增加连接MEM_VDD和GND的电容。 3、PCB布局及走线要求 本节主要包括DDR3接口PCB设计指导。任何偏离该指导中给定的信号拓扑和走线均需要通过仿真和验证，以确定满足DDR3 SDRAM和系统时序要求。 DDR3接口的PCB设计主要包括信号线的线宽/线距、叠层与阻抗控制、走线的长度限制等方面，本文档对于这几个方面都有详细的说明。 对于每个DDR控制器连接2个DIMM插槽的设计，推荐使用下面的信号连接方式：DIMM0 CLK0&1；SCSN0&1；ODT0&1；CKE0 DIMM1 CLK2&3；SCSN2&3；ODT2&3；CKE1
内存的时序以及内存时序优化
一种参数，一般存储在内存条的SPD上。2-2-2-8 4个数字的含义依次为：CAS Latency（简称CL值）内存CAS延迟时间，他是内存的重要参数之一，某些牌子的内存会把CL值印在内存条的标签上。RAS－to－CAS Delay（tRCD），内存行地址传输到列地址的延迟时间。Row－precharge Delay（tRP），内存行地址选通脉冲预充电时间。Row－active Delay（tRAS），内存行地址选通延迟。这是玩家最关注的4项时序调节，在大部分主板的BIOS中可以设定，内存模组厂商也有计划的推出了低于JEDEC认证标准的低延迟型超频内存模组，在同样频率设定下，最低“2-2-2-5”这种序列时序的内存模组确实能够带来比“3-4-4-8”更高的内存性能，幅度在3至5个百分点。 在一些技术文章里介绍内存设置时序参数时，一般数字“A-B-C-D”分别对应的参数是“CL-tRCD-tRP-tRAS”，现在你该明白“2-3-3-6”是什么意思了吧？！^_^下面就这几个参数及BIOS设置中影响内存性能的其它参数逐一给大家作一介绍： 一、内存延迟时序“CL-tRCD-tRP-tRAS”的设置 首先，需要在BIOS中打开手动设置，在BIOS设置中找到“DRAM Timing Selectable”，BIOS设置中可能出现的其他描述有：Automatic Configuration、DRAM Auto、Timing Selectable、Timing Configuring By SPD等，将其值设为“Menual”（视BIOS的不同可能的选项有：On/Off 或Enable/Disable），如果要调整内存时序，应该先打开手动设置，之后会自动出现详细的时序参数列表： Command Per Clock(CPC) 可选的设置：Auto，Enable(1T)，Disable(2T)。 Command Per Clock(CPC：指令比率，也有翻译为：首命令延迟)，一般还被描述为DRAM Command Rate、CMD Rate等。由于目前的DDR内存的寻址，先要进行P-Bank的选择（通过DIMM上CS片选信号进行），然后才是L-Bank/行激活与列地址的选择。这个参数的含义就是指在P-Bank选择完之后多少时间可以发出具体的寻址的L-Bank/行激活命令，单位是时钟周期。 显然，也是越短越好。但当随着主板上内存模组的增多，控制芯片组的负载也随之增加，过短的命令间隔可能会影响稳定性。因此当你的内存插得很多而出现不太稳定的时间，才需要将此参数调长。目前的大部分主板都会自动设置这个参数。 该参数的默认值为Disable(2T)，如果玩家的内存质量很好，则可以将其设置为Enable(1T)。 CAS Latency Control(tCL) 可选的设置：Auto，1，1.5，2，2.5，3，3.5，4，4.5。 一般我们在查阅内存的时序参数时，如“3-4-4-8”这一类的数字序列，上述数字序列分别对应的参数是“CL-tRCD-tRP-tRAS”。这个3就是第1个参数，即CL参数。 CAS Latency Control(也被描述为tCL、CL、CAS Latency Time、CAS Timing Delay)，CAS latency 是“内存读写操作前列地址控制器的潜伏时间”。CAS控制从接受一个指令到执行指令之间的时间。因为CAS主要控制十六进制的地址，或者说是内存矩阵中的列地址，所以它是最为重要的参数，在稳定的前提下应该尽可能设低。 内存是根据行和列寻址的，当请求触发后，最初是tRAS（Activeto Precharge Delay），预充电后，内存才真正开始初始化RAS。一旦tRAS激活后，RAS（Row Address Strobe ）开始进行需要数据的寻址。首先是行地址，然后初始化tRCD，周期结束，接着通过CAS访问所需数据的精确十六进制地址。期间从CAS开始到CAS结束就是CAS延迟。所以CAS是找到数据的最后一个步骤，也是内存参数中最重要的。 这个参数控制内存接收到一条数据读取指令后要等待多少个时钟周期才实际执行该指令。同时该参数也决定了在一次内存突发传送过程中完成第一部分传送所需要的时钟周期数。这个参数越小，则内存的速度越快。必须注意部分内存不能运行在较低的延迟，可能会丢失