EDA技术与FPGA应用设计实验报告--4位二进制加法计数器

本科实验报告

课程名称：EDA技术与FPGA应用设计实验项目：4位二进制加法计数器

实验地点：跨越机房

专业班级：学号：

学生姓名：

指导教师：

2012年6 月20 日

一、实验目的：

1．学习时序电路的VHDL描述方法。

2．掌握时序进程中同步、异步控制信号的设计。

3．熟悉EDA的仿真分析和硬件测试技术。

二、实验原理：

设计一个含计数使能、异步复位和并行预置功能的4位加法计数器，RST是异步复位信号，高电平有效；CLK是时钟信号；当使能信号ENA为“1”'时，加法计数，COUT为计数进位输出，OUTY为计数输出。

三、实验内容：

1．编写4位二进制加法计数器的VHDL程序。

2．在ispDesignEXPERT System上对编码器进行仿真。

3．将输入引脚连接到拨码开关，时钟输入锁定到相应频率的时钟信号，输出连接到发光二极管，下载后在实验板上验证其功能，记录实验结果。

四、实验程序：

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL

USE IEEE.STD_LOGIC_UNSIGNED.ALL

ENTITY CNT4B IS

PORT(CLK:IN STD_LOGIC；

RST:IN STG_LOGIC;

ENA:IN STD_LOGIC;

OUTY:OUT STD_LODGIC_VECTOR(3 DOWNTO 0);

COUT:OUT STD_LOGIC

);

END CNT4B;

ARCHITECTURE BEHAV OF CNT4B IS

SIGNAL CQI:STD_LOGIC_VECTOR(3 DOWNTO 0);

BEGIN

P_REG: PROCESS(CLK,RST,ENA)

BEGIN

IF RST=’1’THEN CQI<=”0000”;

ELSIF CLK’EVENT AND CLK=’1’THEN

IF ENA= ’1’THEN CQI<=CQI+1;

ENG IF;

END IF;

OUTY <= CQI;

END PROCESS P_REG;

COUT<= CQI(0) AND CQI(1) AND CQI(2) AND CQI(3); END BEHAV;

五、仿真结果：

1.时序图：

2.功能图：

六、心得体会：

通过本实验，让我对VHDL编程有了一定的了解和认识，让我初步学习了VHDL的编写及调试过程，实验中有错误产生，但是经过细心的改正，解决了问题，希望下次实验能有更大的提高。