24小时计时器设计

24小时计时器设计

摘要：使用硬件描述语言VHDL进行编程，设计六十进制和二十四进制计数器，利用原理图输入设计方法，使用两片六十进制计数器和一片二十四进制计数器，设计出了一个24小时计时器系统。使用QuartusII软件进行编译，时序仿真，来验证该系统的正确性。整个系统设计简单，使用方便，具有24小时计时显示功能，可以分别对时，分，秒进行校正。

关键词：VHDL 计数器24小时计时器

目录

1.设计背景 (1)

2.设计方案 (1)

2.1.六十进制计数器设计 (2)

2.2.二十四进制计数器设计 (3)

3.方案实施 (5)

4.仿真结果 (6)

5.参考文献 (7)

1.设计背景

随着EDA技术的发展和应用领域的扩大，EDA技术在电子信息、通信、自动控制及计算机应用等领域的重要性日益突出。基于EDA技术的数字系统设计，一般可以再单片PLD实现，具有功能强、功耗低，体积小、可靠性高等特点，成为当今数字系统设计的主流。

此次EDA课程大作业，我的设计课题是24小时计时器系统设计，根据要求使用平时所学VHDL语言进行编程和原理图输入设计方法来完成。报告书主要包括设计背景、设计方案、方案实施、仿真波形。设计方案主要介绍了我对于设计课题的大致设计思路，之后各个部分将会详细介绍设计组成及程序。

2.设计方案

24小时计时器的原理图如图2.1所示。它由两片六十进制计时器和一片二十四进制计数器构成，输入CLK为1Hz的时钟，经过60分频后产生1分钟时钟信号，再经过60分频后，产生1小时的时钟信号，最后进行24分频，得到1天的脉冲送COUT输出。将两个60分频和一个24分频的输出送7段数码管，得到24小时的计时显示结果。

图2.1 24小时计时器的原理图

图2.1中的CLK是1Hz时钟输入端；RST是复位输入端，高电平有效；JM、JF和JS分别是校秒、校分和校时的输入端，下将沿有效；QM[7..0]、QF[7..0]和QS[7..0]分别是秒、分、时的计时输出端；COUT是“天”脉冲输出端。校秒、校分和校时信号分别

与相关的秒、分和时等输入时钟异或，允许从校时输入端添加脉冲，达到校时目的。

2.1.六十进制计数器设计

基于六十进制计数器设计源程序cnt60.vhd如下：

library ieee;

use ieee.std_logic_1164.all;

use ieee.std_logic_unsigned.all;

entity cnt60 is

port (clk,rst:in std_logic;

q0,q1:buffer std_logic_vector(3 downto 0);

cout:out std_logic);

end cnt60;

architecture one of cnt60 is

signal en1:std_logic;

begin

process(clk,rst)

begin

if rst='1' then q0<="0000";

elsif clk'event and clk='1' then

if q0="1001"

then q0<="0000";

else q0<=q0+1;

end if;

end if;

if q0="1001" then en1<='1';

else en1<='0';

end if;

end process;

process(clk,rst)

begin

if rst='1' then q1<="0000";

elsif clk'event and clk='1' then

if en1='1' then

if q1="0101"

then q1<="0000";

else q1<=q1+1;

end if;

if (q1&q0="01011001")

then cout<='0';

else cout<='1';

end if;

end if;

end if;

end process;

end one;

2.2.二十四进制计数器设计

基于六十进制计数器设计源程序cnt24.vhd如下：library ieee;

use ieee.std_logic_1164.all;

use ieee.std_logic_unsigned.all;

entity cnt24 is

port (clk,rst:in std_logic;

q0,q1:buffer std_logic_vector(3 downto 0);

cout:out std_logic);

end cnt24;

architecture one of cnt24 is

signal en1:std_logic;

begin

process(clk,rst)

begin

if rst='1' then q0<="0000";

elsif clk'event and clk='1' then

if (q0="1001" or q1&q0="00100011")

then q0<="0000";

else q0<=q0+1;

end if;

end if;

if (q0="1001" or q1&q0="00100011") then en1<='1';

else en1<='0';

end if;

end process;

process(clk,rst)

begin

if rst='1' then q1<="0000";

elsif clk'event and clk='1' then

if en1='1' then

if (q1&q0="00100011")

then q1<="0000";

else q1<=q1+1;

end if;

if (q1&q0="00100011")

then cout<='0';

else cout<='1';

end if;

end if;

end if;

end process;

end one;

3.方案实施

按照24小时计时器设计方案中的原理图2.1所示，顶层主电路的设计中，要调用六十进制计数器和二十四进制计数器。所以首先要生成六十进制计数器和二十四进制计数器原件符号存盘。

打开QuartusII，选菜单File New，在弹出的New对话框中选择VHDL File，按OK按钮后将打开VHDL文本编辑窗口，输入六十进制计数器源程序cnt60.vhd，然后保存，创建工程，然后对cnt60.vhd进行编译。直到编译无误。再选菜单File New，在弹出的New对话框中选择other files Vector Waveform Flie，打开波形编辑窗口，然后双击编辑窗口的空白页面，在弹出的Insert Node or Bus对话框中选择Node Finder，在弹出的对话框中选择管脚添加，管脚添加成功后要对其进行仿真，看结果是否正确。首先要设置结束时间，选菜单Edit End Time，在弹出的对话框中将结束时间设为5ms，然后对clk和rst信号进行设置，将其也保存到工程目录下，然后对其进行波形仿真，观察仿真结果，看是否符合设计要求。

按照上面所示的步骤，对二十四进制计数器源程序cnt24.vhd进行编译和仿真，观察结果是否符合要求。

以上都是为顶层电路的设计做准备，结果无误后，将六十进制计数器源程序cnt60.vhd 和二十四进制计数器程序cnt24.vhd都复制到顶层工程文件夹下，然后分别在QuartusII 中打开，选菜单File Creat/Update Creat Symbol Files for Current，即可将当前语句变成一个元件符号存盘。然后选菜单File New，在弹出的New对话框中选择Block Diagram/Schematic File，按OK按钮后将打开原理图编辑窗口，按照图2.1所示的电路，所需要的器件，将其连接起来，保存到工程路径下。然后对其进行编译和波形仿真，然后观察结果，看是否符合设计要求。

4.仿真结果

六十进制计数器的仿真波形如图5.1所示。

图5.1 六十进制计数器的仿真波形

从仿真波形可以看到，计数器的循环状态是60个（00～59），当状态达到59时，进入00状态，并产生一个下降沿作为下一级计数器的时钟信号。

二十四进制计数器的仿真波形如图5.2所示。

图5.2 二十四进制计数器的仿真波形

从仿真波形可以看到，计数器的循环状态是24个（00～23），当状态达到23时，进入00状态，并产生一个下降沿作为下一级计数器的时钟信号。

24小时计时器的仿真波形如图5.3所示。

图5.3 24小时计时器的仿真波形

从仿真波形可以看到，计时器的最大计时时间为23:59:59。仿真结果验证了设计的正确性。

5.参考文献

[1] 江国强.EDA技术与应用[M].北京：电子工业出版社，2010.07

[2] 潘松，黄继.EDA技术实用教程[M].北京：北京科学出版社，2010.09

[3] 张亦华，延名.数字电路EDA入门[M]·北京：北京邮电大学出版社，2008.03