十二进制计数器 11 自动化二班-何平川-201142140

郑州科技学院

《数字电子技术》课程设计

题目十六进制计数器

学生姓名李亚明

专业班级自动化二班

学号201142138

院（系）电气工程学院

指导教师李大海

完成时间 2013年12月27日

1实验原理 (2)

1.1计数器设计目的 (3)

1.2计数器设计组成 (3)

1) (2)

十二进制计数器设计描述·····················错误！未定义书签。

2.1设计原理 (3)

2.2设计的思路 (4)

2.3设计的实现 (5)

3十二进制计数器的设计与仿真 (6)

3.1基本电路分析设计 (6)

3.2计数器电路的仿真 (9)

4总结 (9)

参考文献 (12)

附录1：实验电路图 (13)

附录2：元器件清单 (14)

一、实验目的

1、熟悉计数器电路的工作原理；

2、掌握计数器电路中各芯片的逻辑功能和使用方法；

3、掌握电子元器件的工作属性以及调试方法;

4、掌握电子线路的焊接方法以及技巧；

5 、学会用仿真软件对设计原理图进行仿真；

6、学会以此电路为基础，对电路设计有更深一步的简介；

二、实验原理

计数器是能够用来记录输入脉冲的个数的逻辑电路。

按照计数器中的各个触发器状态翻转先后，可分为同步计数器和异步计数器；

按照计数过程中，数字的增减可分为：加法计数器减法计数器和可逆计数器；

计数器种类很多。按构成计数器中的各触发器是否使用一个时钟脉冲源来分，有同步计数器和异步计数器。根据计数制的不同，分为二进制计数器、十进制计数器和任意进制计数器。根据计数器的增减趋势，又分为加法、减法和可逆计数器。还有可预制数和可变程序功能计数器等等。目前，无论是TTL还是CMOS集成电路，都有品种较齐全的中规模集成计数器。使用者只要借助于器件手册提供的功能和工作波形图以及引出端的排列，就能正确运用这些器件。

计数器在现代社会中用途中十分广泛，在工业生产、各种和记数有关电子产品。如定时器，报警器、时钟电路中都有广泛用途。在配合各种显示器件的情况下实现实时监控，扩展更多功能。

三、十六进制计数器组成

1、共阴极数码管两个，74LS160芯片两个，74LS48译码器两

个和两个与非门实现；

2、当定时器递增到16时，定时器会自动返回到01显示，然

后继续计时。

四、实训步骤

1、74LS160是十进制计数器，要实现十二进制计数器必须

用两片实现级联，把各位芯片预置1，当数码管显示9时，个位芯片开始进位即B端为0C端为1，经过与非门输出

高电平，十位芯片开始工作，十位芯片由0变为1，此时

十位芯片A端为1个位芯片B端为0C端为0，经过与或

门输出0，十位芯片处于维持状态，当个位芯片显示2时，个位芯片B端为1十器位芯片A端为1，经过与非门输

出0，重新开始预置数，即完成了十二进制计数

2、设计的思路

2)芯片介绍：74LS160为加减可逆十进制计数器，CPU端

是加计数器时钟信号，CPD是减计数时钟信号RD=1

时无论时钟脉冲状态如何，直接完成清零功能。RD=0，LD=0时，无论时钟脉冲状态如何，输入信号将立即被

送入计数器的输出端，完成预置数功能。

3)十进制可逆计数器74LS160引脚图管脚及功能表

4)74LS160是同步十进制可逆计数器，它具有双时钟输

入，并具有清除和置数等功能，其引脚排列及逻辑符号

如下所示：

图2-174LS160的引脚排列及逻辑符号

（a）引脚排列(b)逻辑符号

图中：为置数端，为加计数端，为减计数端，

为非同步进位输出端,为非同步借位输出端，P0、P1、P

、P3为计数器输入端，为清除端，Q0、Q1、Q2、Q3

为数据输出端。

5)利用两片74LS160分别作为十二进制计数器的高位和低位，分别

与数码管连接。把其中的一个芯片连接构成十进制计数器，另一个通过一个与门器件构成一个十进制计数器。

3、设计的实现

1)两芯片之间级联；把作高位芯片的进位端与下一

级up端连接这是由两片74LS160连接而成的12进制

计数器，低位是连接成为一个十进制计数器，它的clk

端接的是低位的进位脉冲。高位接成了十进制计数器。

当输出端为1010 的时候在下个时钟的上升沿把数据置

数成0000这样就形成了进制计数器，连个级联就成为

了12进制计数器，分别可以作为秒和分记时。

2)方案的实现：

用200HZ时钟信号作为计数器的时钟脉冲。根据设计基理可知，计数器初值为01，按递增方式计数，增到

12时，再自动返回到00。此电路可以作为简易数字时

钟的分钟显示。下图为12进制计数器的总体框图。

图2-3 系统总体框图

4、十六进制计数器的设计与仿真

4、基本电路分析设计

1)十进制计数器（个位）电路本电路采用74LS160作为

十进制计数器，它是一个具有异步清零、同步置数、可

以保持状态不变的十进制上升沿计数器。

2)功能表如下；

表3-1 十进制计数器功能表

连接方式如下图：

图3-2十进制计数器（个位）3)十进制计数器（十位）电路

图3-3 十进制计数器（十位）4)置数电路

图3-4 置数电路图5)进位电路

图3-5 进位电路图

6)译码显示电路

图3-6译码显示电路

4、计数器电路的仿真

1)进入Multisim10.0界面

2)右击空白处，选择放置元件，进入元器件选择区，选择

要放置的元件，然后单击放置。

3)放置好各种器件之后，即可进行线路连接，同时标明所

需参数值。设置元器件的参数时，用鼠标双击，弹出属

性对话框，分别给元件赋值，并设置名称标号。

4)确认电路无误后，即可单击仿真按钮，实现对电路的仿

真工作。

5)观察结果看是否与理论分析的预测结果相同。

图3-7 电路仿真图

五、实训总结

为期一周的实训现已结束，在这一周的实训中一、对数字电子技术中的计数器工作原理有了初步系统的了解。我们了解到了焊普通元件与电路元件的技巧、印制电路板图的设计制作与工艺流程、计数器的工作原理与组成元件的作用等。这些知识不仅在

课堂上有效，对以后的电子工艺课的学习有很大的指导意义，在日常生活中更是有着现实意义。

二、对自己的动手能力是个很大的锻炼。实践出真知，纵观古今，所有发明创造无一不是在实践中得到检验的。没有足够的动手能力，就奢谈在未来的科研尤其是实验研究中有所成就。在实习中，我锻炼了自己动手技巧，提高了自己解决问题的能力。比如做计数器组装与调试时，好几个焊盘的间距特别小，稍不留神，就焊在一起了，但是我还是完成了任务。

三、课程实习让我们学到了很多课本上没有办法学到的很多实用的东西，通过组装一个十六进制计数器电路让我们将在课本中学习到的一些电路的组成以及一些芯片器件的工作原理以及其正常工作的检测运用到实践中，并且得到延伸以及拓展。不仅增强了实际动手能力，也同时深化了我们对课本知识的了解，以及运用。真正的做到发现问题，提出问题，解决问题的自主学习，在实践中找寻问题的所在，并运用自己所知道的知识去解释，与同学互帮互助，共同探讨共同进步。

我学会了基本的焊接技术，电路的检测与调试，知道了电子产品的装配过程，我们还学会了电子元器件的识别及质量检验，知道了整机的装配工艺，这些都我们的培养动手能力及严谨的工作作风，也为我们以后的工作打下了良好的基础。而且这在我们以后的数电实践课学习硬件中应该也是很有用的。

通过了数字电子实训，我确实是学到了很多知识，拓展了自己的的视野。通过这一次的电子电工实训，增强了我的动手打操作的能力。记得我在读高中的时候，我帮家里安装一个开关控制电路，由于自己的动手能力不够强，结果把电路接成短路，还好因为电路原先装有保险丝，才没有造大的安全事故。而通过这一次的电子电工实训，我就掌握了比日光灯电路安装更标准的电路，学会了许多。也学习了一些低压电器的有关知识，了解了其规格、型号及使用的方法。

通过了这电工的实训，也培养了我们的胆大、心细、谨慎的工作作风。总的来说，这次的实习是一个非常宝贵的经验，让我们能更多的接触到生活中实际存在的电路学着排查问题，进行简单的

处理，不致毫无头绪，对于今后的生活学习等也起到了一定的积极因素。希望以后能多点类似此类的实际操作课程，将实际与理论更好的结合起来。要求学生掌握电烙钱的正确使用的方法，避免意外的受伤。

总的来说这次数电的实训，也培养了我们的规范化的工作作风，以及我们的团结协作的团队的精神

感谢李大海老师本周对我们的悉心教导，感谢学校给我们的实训课程的安排，牢记本次实习的教训，在以后的学习及其其它方面会更加谨慎，以此为基础，会做得更好！

参考文献

[1]康华光.电子技术基础[M]4版.北京：高等教育出版社，2000.

[2]阎石.数字电子技术基础[M]5版.北京：高等教育出版社，2005：278－281.

[3]郑家龙.集成电子技术基础教程[M].北京：高等教育出版社，2002.

[4]朱力恒.电子技术仿真实验教程[M]. 电子工业出版社.2003.7.第一版

[5]黄正谨.在系统编程技术及其应用[M].2版.南京.东南大学出版社.

[6]李瀚荪.电路分析基础[M]. 高等教育出版社.1992.5.第三版

附录1：实验电路图

附录2：元器件清单

实验四、计数器的设计电子版实验报告

实验四：计数器的设计实验室：信息楼247 实验台号： 4 日期：专业班级：机械1205 姓名：陈朝浪学号： 20122947 一、实验目的 1. 通过实验了解二进制加法计数器的工作原理。 2. 掌握任意进制计数器的设计方法。二、实验内容（一）用D触发器设计4位异步二进制加法计数器由D触发器组成计数器。触发器具有0和1两种状态，因此用一个触发器就可以表示1位二进制数。如果把n个触发器串起来，就可以表示N位二进制数。（用两个74LS74设计实现）（二）利用74LS161设计实现任意进制的计数器设计要求：学生以实验台号的个位数作为所设计的任意进制计数器。先熟悉用1位74LS161设计十进制计数器的方法。 ①利用置位端实现十进制计数器。 ②利用复位端实现十进制计数器。提示：设计任意计数器可利用芯片74LS161和与非门设计，74LS00为2输入与非门，74LS30为8输入与非门。 74LS161为4位二进制加法计数器，其引脚图及功能表如下。

三、实验原理图 1.由4个D触发器改成的4位异步二进制加法计数器 2.由74LS161构成的十进制计数器

四、实验结果及数据处理 1.4位异步二进制加法计数器实验数据记录表 2. 画出你所设计的任意进制计数器的线路图，并说明设计思路。

设计思路：四进制为四个输出Q3Q2Q1Q0=0000,0001,0010,0011循环，第一个无效状态为0100 1，置位法设计四进制计数器：当检测到输入为0011时，先输出显示3，然后再将D 置于低电位，计数器输出Q3Q2Q1Q0复位。 2，复位法设计四进制计数器：当检测到第一个无效状态0100时，通过与非门的反馈计数器的Cr首先置于低电平使计数器复位为0000。五、思考题 1. 由D触发器和JK触发器组成的计数器的区别? 答：D触发器是cp上升沿触发，JK触发器是下降沿触发。 2. 74LS161是同步还是异步，加法还是减法计数器? 答：同步。加法计数器。 3. 设计十进制计数器时将如何去掉后6个计数状态的? 答：加一个与非门形成负反馈。当计数到第一个无效状态Q3Q2Q1Q0==1010时，Q3和Q1全为1，Q1，Q3接与非门，输出作为复位信号，使所有触发器复位，从而去掉了后6个状态。

四位二进制同步加法计数器(缺0011 0100 0101 0110)

成绩评定表

课程设计任务书

摘要本次课设题目为四位二进制加法计数器（缺0011 0100 0101 0110）。首先在QuartusII8.1中建立名为count16的工程，用四位二进制加法计数器的VHDL语言实现了四位二进制加法计数器的仿真波形图，同时进行相关操作，锁定了所需管脚，将其下载到实验箱。然后，在Multisim软件中，通过选用四个时钟脉冲下降沿触发的JK触发器和同步电路，画出其时序图，卡诺图，建立相关方程，做出相关计算，完成四位二进制加法计数器（缺0011 0100 0101 0110）的驱动方程。在Multisim软件里画出了四位二进制加法计数器的逻辑电路图。经过运行，分析由红绿灯的亮灭顺序及状态，和逻辑分析仪里出现波形图。说明四位二进制加法计数器顺利完成。关键词：计数器；VHDL语言；仿真；触发器。

目录一、课程设计目的 (1) 二、设计框图 (1) 三、实现过程 (2) 1、QUARTUS II实现过程 (2) 1.1建立工程 (2) 1.2编译程序 (7) 1.3波形仿真 (10) 1.4 仿真结果分析 (14) 1.5引脚锁定与下载 (14) 2、MULTISIM实现过程 (16) 2.1求驱动方程 (16) 2.2画逻辑电路图 (19) 2.3逻辑分析仪的仿真 (20) 2.4结果分析 (21) 2.5自启动判断 (22) 四、总结 (23) 五、参考书目 (24)

一、课程设计目的 1 了解同步加法计数器工作原理和逻辑功能。 2 掌握计数器电路的分析、设计方法及应用。 3 学会正确使用JK 触发器。二、设计框图状态转换图是描述时序电路的一种方法，具有形象直观的特点，即其把所用触发器的状态转换关系及转换条件用几何图形表示出来，十分清新，便于查看。在本课程设计中，四位二进制同步加法计数器用四个CP 下降沿触发的JK 触发器实现，其中有相应的跳变，即跳过了0011 0100 0101 0110四个状态，这在状态转换图中可以清晰地显示出来。具体结构示意框图和状态转换图如下： 1010 101111001101111011110 /1 /1000 101101110010000100000/0/0/0/0/0/0/0/0/0/????←????←????←????←????←↓↑???→????→????→????→????→? B:状态转换图

60进制计数器设计

《数字电子技术基础》课程设计任务书专业：16电气工程及其自动化班级：专升本二班学号：160732060 姓名：王冬指导教师：耿素军二零一六年十二月二十七日

目录 1、计数器的概述 (3) 2、六十进制计数器 (4) 2.1设计要求 (4) 2.2设计方案框架图 (4) 3、六十进制计数器设计描述 (5) 3.1设计的思路 (5) 3.2设计的实现 (7) 4、六十进制计数器的仿真设计与仿真的结果 (10) 4.1基本电路分析仿真设计 (11) 4.2 计数器电路的仿真的结果 (12) 5、心得体会 (13) 6、参考文献 (13)

1、计数器概述计数是一种最简单基本的运算，计数器就是实现这种运算的逻辑电路，计数器在数字系统中主要是对脉冲的个数进行计数，以实现测量、计数和控制的功能，同时兼有分频功能，计数器是由基本的计数单元和一些控制门所组成，计数单元则由一系列具有存储信息功能的各类触发器构成，这些触发器有RS触发器、T触发器、D触发器及JK触发器等。计数器在数字系统中应用广泛，如在电子计算机的控制器中对指令地址进行计数，以便顺序取出下一条指令，在运算器中作乘法、除法运算时记下加法、减法次数，又如在数字仪器中对脉冲的计数等等。在数字电子技术中应用的最多的时序逻辑电路。计数器不仅能用于对时钟脉冲计数，还可以用于分频、定时、产生节拍脉冲和脉冲序列以及进行数字运算等。但是并无法显示计算结果，一般都是要通过外接LCD或LED屏才能显示。计数器的种类 1.按照计数器中的触发器是否同时翻转分类，可将计数器分为同步计数器和异步计数器两种。 2.按照计数过程中数字增减分类，又可将计数器分为加法计数器、减法计数器和可逆计数器，随时钟信号不断增加的为加法计数器，不断减少的为减法计数器，可增可减的叫做可逆计数器。

计数器工作原理及应用

计数器工作原理及应用除了计数功能外，计数器产品还有一些附加功能，如异步复位、预置数（注意，有同步预置数和异步预置数两种。前者受时钟脉冲控制，后者不受时钟脉冲控制）、保持（注意，有保持进位和不保持进位两种）。虽然计数器产品一般只有二进制和十进制两种，有了这些附加功能，我们就可以方便地用我们可以得到的计数器来构成任意进制的计数器。下面我们举两个例子。在这两个例子中，我们分别用同步十进制加法计数器74LS160构成一个六进制计数器和一个一百进制计数器。因为六进制计数器的有效状态有六个，而十进制计数器的有效状态有十个，所以用十进制计数器构成六进制计数器时，我们只需保留十进制计数器的六个状态即可。74LS160的十个有效状态是BCD编码的，即0000、0001、0010、0011、0100、0101、0110、0111、1000、1001[图5-1]。图5-1 我们保留哪六个状态呢？理论上，我们保留哪六个状态都行。然而，为了使电路最简单，保留哪六个状态还是有一点讲究的。一般情况下，我们总是保留0000和1001两个状态。因为74LS160从100 1变化到0000时，将在进位输出端产生一个进位脉冲，所以我们保留了0000和1001这两个状态后，我们就可以利用74LS160的进位输出端作为六进制计数器的进位输出端了。于是，六进制计数器的状态循环可以是0000、0001、0010、0011、0100和1001，也可以是0000、0101、0110、0111、1000和1001。我们不妨采用0000、0001、0010、0011、0100和1001这六个状态。如何让74LS160从0100状态跳到1001状态呢？我们用一个混合逻辑与非门构成一个译码器[图5. 3.37b]，当74LS160的状态为0100时，与非门输出低电平，这个低电平使74LS160工作在预置数状态，当下一个时钟脉冲到来时，由于等于1001，74LS160就会预置成1001，从而我们实现了状态跳跃。

同步二进制加法计数器

同步二进制加法计数器 F0302011 5030209303 刘冉计数器是用来累计时钟脉冲（CP脉冲）个数的时序逻辑部件。它是数字系统中用途最广泛的基本部件之一，几乎在各种数字系统中都有计数器。它不仅可以计数，还可以对CP 脉冲分频，以及构成时间分配器或时序发生器，对数字系统进行定时、程序控制操作。此外，还能用它执行数字运算。 1、计数器的特点：在数字电路中，把记忆输入CP脉冲个数的操作叫做计数，能实现计数状态的电子电路称为计数器。特点为（1）该电路一般为Moore型电路，输入端只有CP信号。（2）从电路组成看，其主要组成单元是时钟触发器。 2、计数器分类 1) 按CP脉冲输入方式，计数器分为同步计数器和异步计数器两种。同步计数器：计数脉冲引到所有触发器的时钟脉冲输入端，使应翻转的触发器在外接的CP脉冲作用下同时翻转。异步计数器：计数脉冲并不引到所有触发器的时钟脉冲输入端，有的触发器的时钟脉冲输入端是其它触发器的输出，因此，触发器不是同时动作。 2) 按计数增减趋势，计数器分为加法计数器、减法计数器和可逆计数器三种。加法计数器：计数器在CP脉冲作用下进行累加计数（每来一个CP脉冲，计数器加1）。 3) 按数制分为二进制计数器和非二进制计数器两类。二进制计数器：按二进制规律计数。最常用的有四位二进制计数器，计数范围从0000到1111。异步加法的缺点是运算速度慢，但是其电路比较简单，因此对运算速度要求不高的设备中，仍不失为一种可取的全加器。同步加法优点是速度快，虽然只比异步加法快千分之一甚至几千分之一秒，但对于计数器来讲，却是十分重要的。所以在这个高科技现代社会中，同步二进制计数器应用十分广泛。下图为三位二进制加法计数器的电路图。图1 三位二进制计数器图示电路为对时钟信号计数的三位二进制加法计数器或称为八进制加法计数器。该电路的经典分析过程: 1.根据电路写出输出方程、驱动方程和状态方程 2. 求出状态图 3.检查电路能否自启动 4.文字叙述逻辑功能解：

60进制计数器课程设计报告

电子技术基础实验课程设计 60进制计数器

一、实验目的（一）掌握中规模集成计数器74LS161的引脚图和逻辑功能。（二）熟悉555集成定数器芯片的引脚图。（三）利用74LS161和555定时器构成60进制计数器。（四）在Multisim软件中仿真60进制计数器。二、实验容（一）集成计数器74LS161逻辑功能验证。（二）用555定时器构成多谐振荡器。（三）用两片74LS161和555定时器构成60进制计数器。三、集成计数器介绍（一）集成计数器74LS161管脚介绍 74LS161是4位二进制同步加法计时器。图1为它的管脚排列图，集成芯片74LS161的CLR是异步清零端（低电平有效），LOAD是异步预置数控制端（低电平有效）。CLK是时钟脉冲输入端，RCO是进位输出端，ENP、ENT是计数器使能端，高电平有效。A、B、C、D是数据输入端； QA、QB、QC、QD是数据输出端。

图1 74LS161管脚排列图（二）集成计数器74LS161功能介绍由表1可知，74LS161具有以下功能： 1．异步清零。当CLR=0时，无论其他各输入端的状态如何，计数器均被直接置“0”。 2．同步预置数。当CLR=1、LOAD=0且在CP上升沿作用时，计数器将ABCD同时置入QA、QB、QC、QD,使QA、QB、QC、QD=ABCD。 3．保持（禁止）。CLR=LOAD=1且ENP、ENT=0时，无论有无CP脉冲作用，计数器都将保持原有的状态不变（停止计数）。 4．计数。CLR=LOAD=ENP=ENT=1时，74LS161处于计数状态。表1 74LS161功能表

四位二进制加法计数器课程设计

成绩评定表学生姓名郝晓鹏班级学号1103060129 专业通信工程课程设计题目四位二进制加法计数器评语组长签字：成绩日期20 年月日

课程设计任务书学院信息科学与工程学院专业通信工程学生姓名郝晓鹏班级学号1103060129 课程设计题目四位二进制加法计数（缺0010 0011 1101 1110）实践教学要求与任务: 1、了解数字系统设计方法。 2、熟悉VHDL语言及其仿真环境、下载方法。 3、熟悉Multisim仿真环境。 4、设计实现四位二进制加计数（缺0010 0011 1101 1110）工作计划与进度安排: 第一周：熟悉Multisim及QuartusII环境，练习数字系统设计方法。包括采用触发器设计和超高速硬件描述语言设计，体会自上而下、自下而上设计方法的优缺点第二周：1.在QuartusII环境中仿真实现四位二进制加计数（缺0100 0101 1001 1010 ）。 2.在Multisim环境中仿真实现四位二进制加计数，缺（0100 0101 1001 1010），并通过虚拟仪器验证其正确性。指导教师： 201 年月日专业负责人： 201 年月日学院教学副院长： 201 年月日

摘要本文采用在MAXPLUSⅡ环境中用VHDL语言实现四位二进制加法计数（缺0010 0011 1101 1110），在仿真器上显示结果波形，并下载到目标芯片上，在实验箱上观察输出结果。在Multisim环境中仿真实现四位二进制加法计数器（缺0010 0011 1101 1110），并通过虚拟仪器验证其正确性。关键词：MAXPLUSⅡ环境；VHDL语言；四位二进制加计数；Multisim环境

计数器原理分析及应用实例

计数器原理分析及应用实例除了计数功能外，计数器产品还有一些附加功能，如异步复位、预置数（注意，有同步预置数和异步预置数两种。前者受时钟脉冲控制，后者不受时钟脉冲控制）、保持（注意，有保持进位和不保持进位两种）。虽然计数器产品一般只有二进制和十进制两种，有了这些附加功能，我们就可以方便地用我们可以得到的计数器来构成任意进制的计数器。下面我们举两个例子。在这两个例子中，我们分别用同步十进制加法计数器74LS160构成一个六进制计数器和一个一百进制计数器。因为六进制计数器的有效状态有六个，而十进制计数器的有效状态有十个，所以用十进制计数器构成六进制计数器时，我们只需保留十进制计数器的六个状态即可。74LS160的十个有效状态是BCD编码的，即0000、0001、0010、0011、0100、0101、0110、0111、1000、1001[图5-1]。图5-1 我们保留哪六个状态呢？理论上，我们保留哪六个状态都行。然而，为了使电路最简单，保留哪六个状态还是有一点讲究的。一般情况下，我们总是保留0000和1001两个状态。因为74LS160从1001变化到0000时，将在进位输出端产生一个进位脉冲，所以我们保留了0000和1001这两个状态后，我们就可以利用74LS160的进位输出端作为六进制计数器的进位输出端了。于是，六进制计数器的状态循环可以是0000、0001、0010、0011、0100和1001，也可以是0000、0101、0110、0111、1000和1001。我们不妨采用0000、0001、0010、0011、0100

和1001这六个状态。如何让74LS160从0100状态跳到1001状态呢？我们用一个混合逻辑与非门构成一个译码器[图5.3.37b]，当74LS160的状态为0100时，与非门输出低电平，这个低电平使74LS160工作在预置数状态，当下一个时钟脉冲到来时，由于等于1001，74LS160就会预置成1001，从而我们实现了状态跳跃。图5.3.37b用置数法将74160接成六进制计数器（置入1001）比这个方案稍微繁琐一点的是利用74LS160的异步复位端。下面这个电路中[图5.3.34]，也有一个由混合逻辑与非门构成的译码器。图5.3.34用置零法将74LS160接成六进制计数器

七进制加法计数器电路设计

信息工程分院课题名称：集成计数器及其应用班级：14电子信息工程技术1班学生姓名：邱荣荣学号： 18 指导教师：王连英完成时间：2015年5月19日设计报告

七进制计数器电路设计 1.设计要求 a.分别采用反馈清零和反馈置数的方法 b.用同步十进制加法计数器74LS160(或同步4位二进制加法计数器74LS161)、三3输入与非门74LS10、4511、共阴七段数码LED 显示器设计七进制计数器。 2.设计原理 a.使用4位同步二进制计时器74LS161设计反馈清零加法计数器由74LS160是模16加法计数器、M=16，要设计制作的是七进制加法计数器、N=7，M>N ，需一块74LS161,且74LS161具有异步清零(低电平有效)功能。从初始状态开始，七进制加法计数器的有效循环状态:0000、0001、0010、0011、0100、0101、0110等七个。其最后一个，在下一个状态所对应的数码是:0111。所以，异步清零的反馈数210)0110()7(===N S N 。利用74LS161的异步清零(低电平有效)功能有,反馈数012Q Q Q CR =。据此有反馈清零法，由74LS161七进制加法计数器循环转换状态换图2.1.1所示，仿真电路如图2.1.2所示。 2.1.1 反馈清零七进制加法计数器循环转状态换图

b.使用4位同步二进制计时器74LS161设计反馈置数加法计数器对于74LS161而言，取七进制加法计数器的有效循环状态，是使用74LS161十个有效状态中任意连续的七个，例如是:0010、0011、0100、0101、0110、0111、1000。设预置数输入端0123D D D D 则对应的预置数码0123d d d d 为0010，则从0010开始，其最后一个循环状态所对应的数码是:1000，所以此时，同步置数的反馈数2)1000(=S 。有,3Q LD =。据此有，74LS160反馈置数法设计七进制加法计数器循环转换状态换图2.2.1所示，仿真电路如图2.2.2所示。———实验证据如图00所示图2.1.2 反馈清零法七进制加法计数器仿真电路 2.2.1 反馈置数七进制加法计数器循环转状态换图

同步七进制加法计数器数字电子技能

目录 1 课程设计的目的............................................................12 计数器设计的总体框图......................................................13 计数器设计过程 (1) 3.1根据题意可画出该计数器状态图：.......................................13.2选择触发器，求时钟方程，画出卡诺图：.................................13.3根据卡诺图写出状态方程：.............................................33.4求驱动方程：.........................................................33.5检查电路能否自启动：.................................................44 173进制加法计数器 (4) 4.1写出和的二进制代码.............................................41 N S N S 5 设计的逻辑电路图. (4) 5.1同步七进制加法计数器.................................................45.2 173进制加法计数器...................................................56 设计的芯片原理图..........................................................66 实验仪器..................................................................77 总结与体会. (7) 参考文献 (8)

实验7 74ls160组成n进制计数器

实验7 74ls160组成n进制计数器一、实验内容 1．掌握集成计数器的功能测试及应用 2．用异步清零端设计6进制计数器，显示选用数码管完成。 3．用同步置0设计7进制计数器，显示选用数码管完成。二、演示电路 74LS160十进制计数器连线图如图1所示。图1 74LS160十进制计数器连线图 74161的功能表如表1所示。由表1可知，74161具有以下功能： ①异步清零当CR（C L R’）=0时，不管其他输入端的状态如何（包括时钟信号C P），计数器输出将被直接置零，称为异步清零。

②同步并行预置数在CR=1的条件下，当 LD(L O A D’)=0、且有时钟脉冲C P的上升沿作用时，D0、D1、D2、D3输入端的数据将分别被Q0～Q3所接收。由于这个置数操作要与C P上升沿同步，且D0、D1、D2、 D3的数据同时置入计数器，所以称为同步并行置数。 ③保持在CR=LD=1的条件下,当E N T=E N P=0,即两个计数使能端中有 0时,不管有无C P脉冲作用，计数器都将保持原有状态不变 (停止计数)。需要说明的是，当E N P=0, E N T=1时，进位输出C 也保持不变；而当 E N T=0时，不管E N P 状态如何，进位输出 R C O=0。

④计数当 CR=LD=E N P=E N T=1时， 74161处于计数状态, 电路从0000状态开始，连续输入16个计数脉冲后，电路将从 1111状态返回到0000 状态，R C O端从高电平跳变至低电平。可以利用R C O端输出的高电平或下降沿作为进位输出信号。连上十进制加法计数器160，电路如图1所示，给2管脚加矩形波，看数码管显示结果，并记录显示结果。三、用160和与非门组成6进制加法计数器-用异步清零端设计 74160从0000状态开始计数，当输入第6个C P脉冲（上

10进制和60进制计数器

十进制计数器 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY CNT10IS PORT(CLK,RST,EN:IN STD_LOGIC; CQ:OUT STD_LOGIC_VECTOR(3DOWNTO 0); COUT:OUT STD_LOGIC); END CNT10; ARCHITECTURE behav OF CNT10IS BEGIN PROCESS(CLK,RST,EN) VARIABLE CQI: STD_LOGIC_VECTOR(3DOWNTO0); BEGIN IF RST='1'THEN CQI:=(OTHERS =>'0');--计数 ELSIF CLK'EVENT AND CLK='1'THEN IF EN='1'THEN IF CQI<9THEN CQI:=CQI+1; --允许计数, ELSE CQI:=(OTHERS=>'0'); --大于9， END IF; END IF; END IF; IF CQI=9THEN COUT<='1';--计数大于9，输出进位信号 ELSE COUT<='0'; END IF; CQ<=CQI;--将计数值向端口输出 END PROCESS; END behav;六十进制计数器源程序 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity cnt60is port(clk,rst,en:in std_logic; cq:out std_logic_vector(7downto0); cout:out std_logic); end cnt60; architecture behav of cnt60is begin process(clk,rst,en) variable cqi:std_logic_vector(7downto0); begin if rst='1'then cqi:=(others=>'0'); elsif clk'event and clk='1'then if en='1'then if cqi<59then cqi:=cqi+1; else cqi:=(others=>'0'); end if; end if; end if; if cqi=59then cout<='1'; else cout<='0'; end if; cq<=cqi; end process; end behav;

四位二进制加法计数器

学院信息学院专业通信工程姓名陈洁学号02 设计题目数字系统课程设计内容四位二进制加法计数器技术参数和要求0000→0001→0010→0011→0110→0111→1000→1001→1010→1011→1100→→1101→1110→1111→0000 缺0100→0101 设计任务 1.按要求设计VHDL程序， 2.在Xinlinx Ise环境中运行程序并输出仿真波形。工作进度和安排第18周： 1.学习Xinlinx Ise软件知识，熟悉软件相关操作； 2.学习multsim软件知识，熟悉其在画逻辑电路时的应用； 3.查阅相关资料，学习时序逻辑电路设计知识。第20周： 1.按要求编写程序代码，； 2.运行并输出仿真波形； 3.程序下载到电路板测试； 4.利用multsim软件，设计时序电路； 5.运行并验证结果； 6.撰写报告。指导教师（签字）：年月日学院院长（签字）：年月日

目录一．数字系统简介 (3) 二．设计目的和要求 (3) 三．设计内容 (3) 四．VHDL程序设计 (3) 五．波形仿真 (11) 六. 逻辑电路设计 (12) 六．设计体会 (13) 七．参考文献 (13)

一．数字系统简介在数字逻辑设计领域，迫切需要一种共同的工业标准来统一对数字逻辑电路及系统的描述，这样就能把系统的设计分解为逻辑设计（前端），电路实现（后端）和验证桑相互独立而又相关的部分。由于逻辑设计的相对独立性就可以把专家们设计的各种数字逻辑电路和组件建成宏单元或软件核，即ip库共设计者引用，设计者可以利用它们的模型设计电路并验证其他电路。VHDL这种工业标准的产生顺应了历史潮流。二．设计目的和要求 1、通过《数字系统课程设计》的课程实验使电子类专业的学生能深入了解集成中规模芯片的使用方法。 2、培养学生的实际动手能力，并使之初步具有分析，解决工程实际问题的能力。三．设计内容四位二进制加计数，时序图如下： 0000→0001→0010→0011→0110→0111→1000→1001→1010→1011→1100→→1101→1110→1111 →0000 缺0100→0101 。由JK触发器组成4位异步二进制加法计数器。四．VHDL程序设计四位二进制加计数，缺0100，0101（sw向上是0(on)；灯亮为0） LIBRARY IEEE; USE entity count10 is PORT (cp,r:IN STD_LOGIC; q:OUT STD_LOGIC_VECTOR(3 DOWNTO 0) ); end count10; ARCHITECTURE Behavioral OF count10 IS SIGNAL count:STD_LOGIC_VECTOR(3 DOWNTO 0) ; BEGIN PROCESS (cp,r) BEGIN if r='0' then count<="0000"; elsiF cp'EVENT AND cp='1' THEN if count="0011" THEN count <="0110"; ELSE count <= count +1; END IF; end if; END PROCESS; q<= count; end Behavioral;

数字电子实验——60进制计数器

综合性、设计性实验报告电子技术实验（数字电子部分）报告分数：学期：班级：姓名：日期：

1. 实验目的 1)学习仿真软件Multisim的使用方法； 2)学习、掌握时序电路的设计方法； 3)掌握常用电子元器件的使用方法； 4)熟练运用用已有集成计数器（M进制）构成任意进制计数器（N进制），M < N 时，多片级联实现的方法； 5)熟悉由555定时器构成的多谐振荡器产生时钟脉冲； 6)了解反馈置数法和反馈清零法的特点及区别，并能熟练运用这两种方法。 2. 预习要求 1）阅读《数字电子技术基础》相关内容，了解集成计数器的原理及功能； 2）熟悉集成计数器74LS161及七段数码显示管的各引脚功能； 3）了解555定时器构成的多谐振荡器产生脉冲的基本原理； 4）对于反馈清零法和反馈置数法有基本的了解。 3. 实验内容 1）在Multisim集成环境中用74LS161和555定时器设计60进制计数器，要求能够实现暂停和置数的功能，并完成其仿真； 2）在模块化电子技术综合实验箱上完成电路搭接与调试； 4. 实验原理 4.1 个位模块（1）利用反馈置数法，U2（74LS161D）为低位片即个位模块，用A、B、C、D四个输入端的高低电平实现个位预置数；（2）用开关控制U2的EP使能端高低电平实现暂停功能；（3）U2的CP脉冲端连接555定时器构成的多谐振荡器的矩形脉冲输出端；

（4）U2的使能端ET始终接有效的高电平，清零端CR始终接无效的高电平；因为用的是反馈置数法，U2实现0（0000）~9（1001）的十进制循环，U2的QD和QA段用作二输入与非门U5A（74LS00D）的输入端，其输出端连接到U2的LD上。（5）U2的四个输出端QD、QC、QB、QA连接U4数码管的D、C、B、A输入端，从而显示0~9这十个状态。图1 个位模块原理图 4.2 十位模块（1）利用反馈置数法，U1（74LS161D）为高位片即十位模块，用A、B、C 三个输入端的高低电平实现十位预置数；（2）U1的CP脉冲端连接555定时器构成的多谐振荡器的矩形脉冲输出端；（3）U1的使能端ET、EP始终接有效的高电平，清零端CR始终接无效的高电平；（4）因为用的是反馈置数法，U1实现0（0000）~5（0101）的六进制循环，U1的QC和QA端与个位数的QD和QA端用作四输入与非门U6A（74LS20D）的输入端，其输出端连接到U1的LD上。（5）U1的四个输出端QD、QC、QB、QA连接U3数码管的D、C、B、A输入端，从而显示0~5这六个状态。

设计60进制计数器数电课程设计资料

电子技术基础实验课程设计用74LS161设计六十进制计数器学院：班级：姓名：学号：电气工程学院电自1418 刘科2014303010328

用74LS161设计六十进制计数器摘要计数器是一个用以实现计数功能的时序部件，它不仅可用来及脉冲数，还常用作数子系统的定时、分频和执行数字运算以及其它特定的逻辑功能。目前，无论是TTL还是CMOS 集成电路，都有品种较齐全的中规模集成计数器。使用者只要借助于器件手册提供的功能和工作波形图以及引出端的排列，就能正确运用这些器件。计数器在现代社会中用途中十分广泛，在工业生产、各种和记数有关电子产品。如定时器，报警器、时钟电路中都有广泛用途。在配合各种显示器件的情况下实现实时监控，扩展更多功能。利用两片74LS161分别作为六十进制计数器的高位和低位，分别与数码管连接。把其中的一个通过一个与门器件构成一个十进制计数器，另一个芯片构成六进制计数器。十进制计数器（个位）和六进制计数器（十位）均采用反馈清零法利用两个74LS161构成。当个位计数器从1001计数到0000时，十位计数器要计数一次，可通过两芯片之间级联实现。使用200HZ时钟信号作为计数器的时钟脉冲。根据设计基理可知，计数器初值为00，按递增方式计数，增到59时，再自动返回到00。关键字：60进制，计数器，74LS161，级联

目录第1章概述 (1) 1.1 计数器设计目的 (1) 1.2 计数器设计组成 (1) 第2章六十进制计数器设计描述 (2) 2.1 74LS161的功能 (2) 2.2 方案框架 (3) 第3章六十进制计数器的设计与仿真 (4) 3.1 基本电路分析设计 (4) 3.2 计数器电路的仿真 (6) 第4章总结 (8)

EDA 60进制计数器的设计

《EDA技术》课程实验报告学生姓名：黄红玉所在班级：电信1002 指导教师：高金定老师记分及评价：一、实验名称实验2：60进制计数器的设计二、任务及要求【基本部分】4分 1、在QuartusII平台上，采用原理图输入设计方法，调用两片74160十进制计数器，采用反馈置数法，完成一个60进制同步计数器的设计，并进行时序仿真。 2、要求具备使能功能和异步清零功能。 3、设计完成后生成一个元件，以供更高层次的设计调用。 4、实验箱上选择恰当的模式进行验证，目标芯片为ACEX1K系列EP1K30TC144-3。【发挥部分】1分思考：采用反馈清零法设计的计数器与反馈置数法有何不同？请用实例进行仿真。三、实验程序（原理图）

四、仿真及结果分析设计60进制与设计24进制的步骤几乎一样。调用两片74160十进制计数器，采用反馈置数法，设计一个60进制同步计数器的思路是，一片74160计数器作为个位计数，一片用来十位计数，要实现同步60进制，则个位接成1001，十位接成0101，再用一个五输入（一段接一个使能信号EN）的与非门同时接到两片74160计数器上的置数端LDN上。把原理图在QuartusII上画成后，进行编译，编译无误后，在新建一个波形文件，添加所有引脚，设置输入引脚的波形，最后在进行波形编译，无误后即可达到想要的60进制。然后再根据EPF10K30E144芯片引脚对照，输入各个输入输出引脚的引脚号，再链接到试验箱检验，观察数码管的显示结果。五、硬件验证 1、选择模式：模式7 2、引脚锁定情况表：六、小结在这次试验中，通过指导老师起初的讲解以及阅读相关课本，我对QuartusII平台有了进一步的了解，初步知道整个设计过程。在设计过程中，许多问题的暴露使得我们不仅对数字电路原理有了更加深刻的了解，也使我们对QuartusII平台的使用规则有了更多的了解。掌握这门技术为今后更多的设计工作打下了基础，我受益匪浅。

四位二进制计数器

四位二进制计数器设计班级：电子S102 姓名刘利勇学号：103511 一：实验目标掌握用VHDL语言设计异步复位、同步使能的四位二进制加法计数器的编程方法， RST是异步清零信号，高电平有效；CLK是时钟信号；ENA是同步使能信号，高电平使能。OUTY是4位数据输出端。COUT是进位端。在复位信号为低电平，使能信号为高电平并且有时钟输入的时候，计数器自加，直到溢出，自动复位。二：实验仪器 PC机一台，实验箱一套三：实验步骤 1、新建一个工程目录，在该工程目录下新建一个文本输入文件。 2、在新建的文件中输入以下实验程序，并把该文件以CNT4B.VHD为文件名保存在该新建的工程文件夹下。

3、把该文本文件设置成当前文件。 4、运行编译器，检测该文本文件的错误，直到编译通过。 5、新建波形文件，在该文件中输入信号节点，设置仿真时间，运行仿真器，观测仿真波形。

6、软件仿真正确无误后，选择目标器件。 7、引脚锁定。其中时钟信号选择1引脚，使能引脚和复位引脚分别接一位拨动开关。溢出端接一个发光二极管，数据输出端接一个数码管。数据的高位接数码管的高位，数据的低位接数码管的低位。 9、重新编译。

10、编程下载，硬件调试。观测硬件结果，复位波动开关置为低电平，使能波动开关置为高电平，则数码管依次循环显示0到F，显示到F时，LED灯亮，说明发生溢出进位。当复位端有效时，计数器复位。使能端为低电平时，计数器不计数。四、实验注意事项 1、注意输入程序后保存，以VHD为后缀名保存，不要使用默认保存格式，否则编译不通过。 2、引脚锁定时，要把输出端的高位和数码管的高位缩地，低位和低位锁定。这样才能按从0到F的顺序自加1显示。否则会数码管译码错误，会出现数字跳变。

EDA60进制计数器设计

《EDA技术》课程实验报告学生姓名：所在班级：指导教师：记分及评价：报告满分3分得分一、实验名称实验6：60进制计数器设计二、任务及要求【基本部分】 1、在QuartusII平台上，采用文本输入设计方法，通过编写VHDL语言程序，完成60进制计数器的设计并进行时序仿真。 2、设计完成后生成一个元件，以供更高层次的设计调用。 3、实验箱上进行验证。【发挥部分】在60进制基础上设计6进制计数器，完成时序仿真。三、实验程序 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity sixth is port(clk:in std_logic; co:out std_logic;--jin wei qh:buffer std_logic_vector(3 downto 0);--shi wei ql:buffer std_logic_vector(3 downto 0));--ge wei end entity sixth; architecture art of sixth is begin co<='1'when(qh="0101"and ql="1001")else'0'; process(clk) begin if(clk='1')then if(ql=9)then ql<="0000"; if(qh=5)then

qh<="0000"; else qh<=qh+1; end if; else ql<=ql+1; end if; end if; end process; end architecture art; 四、仿真及结果分析图6-1 60进制计数器仿真图用VHDL语言实现一个六十进制计数器，该计数器有计数使能端en，清零端clr和进位输出端co。档en=1时，计数器正常计数；当clr=1时，计数器清零。最后在试验箱上仿真，数码管显示了0到59，则60进制计数器完成。五、硬件验证 1、选择模式： 2、引脚锁定情况表：六、小结 1、六进制程序 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity six is port(clk,en,clr:in std_logic; co:out std_logic;--jin wei qh:buffer std_logic_vector(3 downto 0));--shi wei end entity six; architecture art of six is begin co<='1'when(qh="0101" and en='1')else'0';

4位同步二进制加法计数器

4位同步二进制加法计数器一、实验目的 1、熟悉在EDA平台上进行数字电路集成设计的整个流程。 2、掌握Max+PlusⅡ软件环境下简单的图形、VHDL文本等输入设计方法。 3、熟悉VHDL设计实体的基本结构、语言要素、设计流程等。 4、掌握利用Max+PlusⅡ的波形仿真工具验证设计的过程。 5、学习使用JTAG接口下载逻辑电路到可编程芯片，并能调试到芯片正常工作为止。二、实验设备１．软件操作系统：Windows 2000 EDA软件：MAX+plus II 10.2 ２．硬件 EDA实验箱：革新EDAPRO/240H 三、实验原理 1.设计分析 4位同步二进制加法计数器的工作原理是指当时钟信号clk的上升沿到来时，且复位信号clr低电平有效时，就把计数器的状态清0。在clr复位信号无效（即此时高电平有效）的前提下，当clk的上升沿到来时，如果计数器原态是15，计数器回到0态，否则计数器的状态将加1. 2.VHDL源程序 library ieee; use ieee.std_logic_1164.all; entity cnt4e is port(clk,clr:in std_logic; cout:out std_logic; q:buffer integer range 0 to 15); end cnt4e; architecture one of cnt4e is begin process(clk,clr) begin if clk'event and clk='1'then if clr='1'then if q=15 then q<=0; cout<='0'; elsif q=14 then q<=q+1; cout<='1'; else q<=q+1; end if; else q<=0;

设计60进制计数器--电子技术基础课程设计

X X 大学电子技术基础实验课程设计用74LS161设计六十进制计数器学院：班级：姓名：学号：