锁相环设计2k1109

锁相环设计2k1109
锁相环设计2k1109

锁相环设计

锁相环测量简述 一、锁相环路的基本工作原理 锁相环路是一个相位反馈自动控制系统。它由以下三个基本部件组成:鉴相器(PD)、环路滤波器(LPF)和压控振荡器(VCO)。其组成方框图如下所示。 锁相环路的基本方框图 锁相环可用来实现输出和输入两个信号之间的相位同步。当没有基准(参考)输入信号时,环路滤波器的输出为零(或为某一固定值)。这时,压控振荡器按其固有频率fv进行自由振荡。当有频率为fR的参考信号输入时,uR 和uv同时加到鉴相器进行鉴相。 如果fR和fv相差不大,鉴相器对uR和uv进行鉴相的结果,输出一个与uR和uv的相位差成正比的误差电压ud,再经过环路滤波器滤去ud中的高频成分,输出一个控制电压uc,uc将使压控振荡器的频率fv(和相位)发生变化,朝着参考输入信号的频率靠拢,最后使fv= fR,环路锁定。 环路一旦进入锁定状态后,压控振荡器的输出信号与环路的输入信号(参考信号)之间只有一个固定的稳态相位差,而没有频差存在。环路的锁定状态是对输入信号的频率和相位不变而言的,若环路输入的是频率和相位不断变化的信号,而且环路能使压控振荡器的频率和相位不断地跟踪输入信号的频率和相位变化,则这时环路所处的状态称为跟踪状态。锁相环路在锁定后,不仅能使输出信号频率与输入信号频率严格同步,而且还具有频率跟踪特性,所以它在电子技术的各个领域中都有着广泛的应用。 二、环路部件的测量 I.鉴相器特性的测量 鉴相器的主要性能可用鉴相特性曲线和鉴相灵敏度来表示。 鉴相特性曲线是表示鉴相器的输出电压Vd与两个输入比相信号之间相位差θe的关系曲线,其测量方法如右图所示,在测量精度要求不高的情况下,可用双踪示波器来代替相位计。

全数字锁相环毕业设计终稿

安徽大学 本科毕业论文(设计、创作) 题目:全数字锁相环的研究与设计 学生姓名:郑义强学号:P3******* 院(系):电子信息工程学院专业:微电子 入学时间:2011年9月 导师姓名:吴秀龙职称/学位:教授/博士 导师所在单位:安徽大学电子信息工程学院 完成时间:2015 年5月

全数字锁相环的研究与设计 摘要 锁相环路的设计和应用是当今反馈控制技术领域关注的热点,它的结构五花八门,但捕获时间短,抗干扰能力强一直是衡量锁相环性能好坏的一个标准。本文是在阅读了大量国内外关于全数字锁相环的技术文献的基础上,总结了锁相环的发展现状与技术水平,深入分析了全数字锁相环的基本结构与基本原理,利用VHDL语言,采用自上而下的设计方法,设计了一款全数字锁相环.本文主要描述了一种设计一阶全数字锁相环的方法,首先分析了课题研究的意义、锁相环的发展历程研究现状,然后描述了全数字锁相环的各个组成部件,并且详细分析了锁相环鉴相器、变模可逆计数器、加减脉冲电路、除H计数器和除N计数器各个模块的工作原理。接着我们使用了VHDL语句来完成了鉴相器、数字滤波器和数字振荡器的设计,并且分别使用仿真工具MAX+plus II逐个验证各个模块的功能。最后,将各个模块整合起来,建立了一个一阶全数字锁相环的电路,利用仿真工具MAX+plus II 验证了它的功能的能否实现,仿真结果与理论分析基本符合。 关键词:全数字锁相环;数字滤波器;数字振荡器;锁定时间

Design and research of ALL Digital Phase-Locked Loop Abstract The design and application of phase-locked loop is the focus of attention in the field of feedback control technology today, phase- locked loop has played a very important and unique role in variety of applications. such as the radar, measurement,communications, etc. All-digital phase-locked loop has its unique advantages. Its structure is varied, but short capture time, small synchronization error, excellent anti-interference ability is the standard measure of performance of a phase-locked loop. On the basis of reading a lot of DPLL technology literature of domestic and abroad, this article summed up the present situation and the development level of phase-locked loop technology, analysis the basic structure and principle of all-digital phase-locked loop in-depth, designed a quick all-digital phase-locked loop by using VHDL language and top-down design approach. In this brief, we presented a way of designing a first-order ALL Digital Phase-Locked Loop (ADPLL) first analyzes the significance of research, the development course of phase-locked loop current research status, and then describes the component parts of all digital phase-locked loop, and detailed analysis of the phase lock loop phase discriminator, reversible counter change mould, add and subtract pulse circuit, in addition to H counter and divide N working principle of each module. Then we use the VHDL statements to complete the phase discriminator, digital filter and the design of the digital oscillator, and using the simulation tool of MAX + plus II one by one to verify the function of each module. Finally, the various modules together, established a first-order digital phase-locked loop circuit, using the simulation tool of MAX + plus II verify the realization of its function, the simulation results and principle Keywords: All Digital Phase-Locked Loop; Digital filter; Digital oscillator, Locking time

集成电路课程设计——锁相环CD4046设计频率合成器

集成电路课程设计——锁相环CD4046设计频率合成器

集 成 电 路 实 验 报 告 学号:110800316 姓名:苏毅坚指导老师:罗国新 2011年1月

锁相环CD4046设计频率合成器 实验目的:设计一个基于锁相环CD4046设计频率合成器 范围是10k~100K,步进为1K 设计和制作步骤: 确定电路形式,画出电路图。 计算电路元件参数并选取元件。 组装焊接电路。 调试并测量电路性能。 确定电路组成方案 原理框图如下,锁相环路对稳定度的参考振动器锁定,环内串接可编程的分频器,通过改变分频器的分配比N,从而就得到N倍参考频率的稳定输出。晶体振荡器输出的信号频率 f1,经固定分频后(M分频) 得到基准频率f1’,输入锁相环 的相位比较器(PC)。锁相环 的VCO输出信号 经可编程分频器(N分频)后输入到PC的另一端,这两个信号进行相位比较,当锁相环路锁定后得到: f1/M=f1’=f2/N 故f2=Nf’1 (f’1为基准频率) 当N变化时,就可以得到一系列的输出频率 f2。 设计方法 (一)、振荡源的设计 用CMOS与非门和1M晶体组成 1MHz振荡器,如图14。图中Rf 使 F1工作于线性放大区。晶体的等效 电感,C1、C2构成谐振回路。C1、 C2可利用器件的分布电容不另接。 F1、F2、F3使用CD4049。

(二)、N分频的设计 N分频采用CD40103进行分频。CD40103是BCD码8位分频器。采用8位拨码开关控制分频大小。输入的二进制大小即为分频器N分频。图中RP1为1K排阻 (三)、1KHZ标准信号源设计(即M分频的设计) 根据4518的输出波形图,可以看出4518包含二分频、四分频、十分频,用二片CD4518(共4个计数器)组成一个1000分频器,也就是三个十分频器,这样信号变为2Khz.再经过双D触发器,这样就可把2MHz的晶振信号变成500hz 的标准信号。如下图所示: (四) 4046锁相环的设计 锁相环4046为主芯片。电路图如下:500Hz 信号从14脚输入。 3脚4脚接N分频电路,即40103分频电路。13脚接低通滤波器。 锁相环参数设计 本设计中,M固定,N可变。基准频率f’1 定为1KHz,改变N值,使N=1~999,则可产生

PLL(锁相环)电路原理及设计 [收藏]

PLL(锁相环)电路原理及设计[收藏] PLL(锁相环)电路原理及设计 在通信机等所使用的振荡电路,其所要求的频率范围要广,且频率的稳定度要高。无论多好的LC振荡电路,其频率的稳定度,都无法与晶体振荡电路比较。但是,晶体振荡器除了可以使用数字电路分频以外,其频率几乎无法改变。如果采用PLL(锁相环)(相位锁栓回路,PhaseLockedLoop)技术,除了可以得到较广的振荡频率范围以外,其频率的稳定度也很高。此一技术常使用于收音机,电视机的调谐电路上,以及CD唱盘上的电路。 一PLL(锁相环)电路的基本构成 PLL(锁相环)电路的概要 图1所示的为PLL(锁相环)电路的基本方块图。此所使用的基准信号为稳定度很高的晶体振荡电路信号。 此一电路的中心为相位此较器。相位比较器可以将基准信号与VCO (Voltage Controlled Oscillator……电压控制振荡器)的相位比较。如果此两个信号之间有相位差存在时,便会产生相位误差信号输出。 (将VCO的振荡频率与基准频率比较,利用反馈电路的控制,使两者的频率为一致。) 利用此一误差信号,可以控制VCO的振荡频率,使VCO的相位与基准信号的相位(也即是频率)成为一致。 PLL(锁相环)可以使高频率振荡器的频率与基准频率的整数倍的频率相一致。由于,基准振荡器大多为使用晶体振荡器,因此,高频率振荡器的频率稳定度可以与晶体振荡器相比美。 只要是基准频率的整数倍,便可以得到各种频率的输出。 从图1的PLL(锁相环)基本构成中,可以知道其是由VCO,相位比较器,基准频率振荡器,回路滤波器所构成。在此,假设基准振荡器的频率为fr,VCO的频率为fo。 在此一电路中,假设frgt;fo时,也即是VC0的振荡频率fo比fr低时。此时的相位比较器的输出PD 会如图2所示,产生正脉波信号,使VCO的振荡器频率提高。相反地,如果frlt;fo时,会产生负脉波信号。

锁相环电路设计

锁相环的原理 2007-01-23 00:24 1.锁相环的基本组成 许多电子设备要正常工作,通常需要外部的 输入信号与部的振荡信号同步,利用锁相环 路就可以实现这个目的。 锁相环路是一种反馈控制电路,简称锁相环(PLL)。锁相环的特点是:利用外部输入的参考信号控制环路部振荡信号的频率和相位。 因锁相环可以实现输出信号频率对输入信号频率的自动跟踪,所以锁相环通常用于闭环跟踪电路。锁相环在工作的过程中,当输出信号的频率与输入信号的频率相等时,输出电压与输入电压保持固定的相位差值,即输出电压与输入电压的相位被锁住,这就是锁相环名称的由来。 锁相环通常由鉴相器(PD)、环路滤波器(LF)和压控振荡器(VCO)三部分组成,锁相环组成的原理框图如图8-4-1所示。 锁相环中的鉴相器又称为相位比较器,它的作用是检测输入信号和输出信号的相位差,并将检测出的相位差信号转换成u D(t)电压信号输出,该信号经低通滤波器滤波后形成压控振荡器的控制电压u C(t),对振荡器输出信号的频率实施控制。 2.锁相环的工作原理 锁相环中的鉴相器通常由模拟乘法器组成,利用模拟乘法器组成的鉴相器电路如图8-4-2所示。鉴相器的工作原理是:设外界输入的信号电压和压控振荡器输出的信号电压分别为: (8-4-1) (8-4-2) 式中的ω0为压控振荡器在输入控制电压为零或为直流电压时的振荡角频率,称为电路的固有振荡角频率。则模拟乘法器的输出电压u D为: 用低通滤波器LF将上式中的和频分量滤掉,剩下的差频分量作为压控振荡器的输入控制电压u C (t)。即u C(t)为: (8-4-3) 式中的ωi为输入信号的瞬时振荡角频率,θi(t)和θO(t)分别为输入信号和输出信号的瞬时位相,根据相量的关系可得瞬时频率和瞬时位相的关系为:

全数字锁相环的设计

全数字锁相环的设计 锁相环()技术在众多领域得到了广泛的应用。如信号处理,调制解调,时钟同步,倍频,频率综合等都应用到了锁相环技术。传统的锁相环由模拟电路实现,而全数字锁相环()与传统的模拟电路实现的相比,具有精度高且不受温度和电压影响,环路带宽和中心频率编程可调,易于构建高阶锁相环等优点,并且应用在数字系统中时,不需及转换。随着通讯技术、集成电路技术的飞速发展和系统芯片()的深入研究,必然会在其中得到更为广泛的应用。 这里介绍一种采用硬件描述语言设计的方案。 结构及工作原理 一阶的基本结构如图所示。主要由鉴相器、变模可逆计数器、脉冲加减电路和除计数器四部分构成。变模计数器和脉冲加减电路的时钟分别为和。这里是环路中心频率,一般情况下和都是的整数幂。本设计中两个时钟使用相同的系统时钟信号。 图数字锁相环基本结构图 鉴相器 常用的鉴相器有两种类型:异或门()鉴相器和边沿控制鉴相器(),本设计中采用异或门()鉴相器。异或门鉴相器比较输入信号相位和输出信号相位之间的相位差ФФФ,并输出误差信号作为变模可逆计数器的计数方向信号。环路锁定时,为一占空比的方波,此时的绝对相为差为°。因此异或门鉴相器相位差极限为±°。异或门鉴相器工作波形如图所示。

图异或门鉴相器在环路锁定及极限相位差下的波形 变模可逆计数器 变模可逆计数器消除了鉴相器输出的相位差信号中的高频成分,保证环路的性能稳定。变模可逆计数器根据相差信号来进行加减运算。当为低电平时,计数器进行加运算,如果相加的结果达到预设的模值,则输出一个进位脉冲信号给脉冲加减电路;当为高电平时,计数器进行减运算,如果结果为零,则输出一个借位脉冲信号给脉冲加减电路。 脉冲加减电路 脉冲加减电路实现了对输入信号频率和相位的跟踪和调整,最终使输出信号锁定在输入信号的频率和信号上,工作波形如图所示。 图脉冲加减电路工作波形 除计数器

基于锁相环的FM发射机设计(高频电子线路课程设计)(附程序)

通信线路课程设计报告 基于锁相环的FM发射机设计与总结报告 学院计算机与电子信息学院 专业 班级 小组成员

摘要 本设计利用基于晶体管设计的科皮斯振荡器,通过控制电压达到控制FM和PLL,最大限度的实现了调频(FM)发射机的功能。该发射机的发射功率为500mW,可调频率在88~108MHz之间,传输距离在200米左右。通过本课程设计,达到了学习高频电子线路的目的。 Abstract The design of Kepi Si-based transistor oscillator design, by controlling the voltage to control the FM and PLL, maximum to achieve the FM transmitter function. The transmitter's transmission power is 500mW, adjustable between 88 ~ 108MHz frequency, transmission distance of 200 meters. Through the curriculum design to achieve the purpose of studying high-frequency electronic circuits.

一、整体方案论证 本设计使用基于晶体管T1设计的Colpitts振荡器。这是一种通过控制电压从而达到控制FM和PLL控制的方案。为了获得良好的工作效果,T1晶体管本应该为HF晶体管。但是在本例中,我选用了既便宜又通用的BC817晶体管。该振荡器需要利用LC震荡电路来达到良好的谐振效果。在本例中,LC振荡电路由C1、C2、C2、L1以及变容二极管BB139组成。由图可见电感线圈平行于由C1、C2串联组成的电路,变容二极管和C3有相同的组成方法。图中易知,C3的值决定了VCO的调节范围,即C3的值越大,VCO 的电压调节范围也就越大。由于变容二极管的容量受到加在它两边的电压的控制,因此她的容积收到电压变化的影响。因此,电压的变化将直接决定震荡频率的变化。

锁相环电路

手机射频部分的关键电路----锁相环电路 锁相坏电路是一种用来消除频率误差为目的反馈控制电路,目前市场销售的手机基本上都是采用这种电路来控制射频电路中的压控振荡器。使其输出准确稳定的振荡频率。如锁相坏(PLL)电路出现故障将导致本振的频率输出不准确,则导致手机无信号。 目前通信终端设备中对频率的稳定采用的是频率合成CSYN技术。频率合成的基本方法有三种:第一种直接频率合成;第二种锁相频率合成(PLL);第三种直接数字频率合成(DDS)。由于锁相频率合成技术在电路设计方面(简单),成本方面控制灵敏度方面,频谱纯净度方面等。都要胜于直接频率合成,与直接数字频率合成。所以被移动通信终端设备广范采用。它在手机电路中的作用是控制压控振荡器输出的频率,相位与基准信号的频率,相位保持同步。 锁相坏电路的构成与工作原理: 1、构成:它是由鉴相器(PD)低通滤波器(LPF) 压控振荡器(VCO)三部分组成。 鉴相器:它是一个相位比较器。基准频率信号和压控振荡器输出的取样频率在其内部 进行相位比较,输出误差电压。 低通滤波器:是将鉴相器输出的锁相电压进行滤波,滤除电流中的干扰和高频成分。得到一个纯净的直流控制电压。 压控振荡器:产生手机所要的某一高频频率。 (注:SYNEN、SYNCLK、SYNDATA来自CPU控制分频器,对本振信号进行N次分频)。 当VCO产生手机所须的某一高频频率。一路去混频管,另一路反馈给锁相环,中的分频器进行N次分频。在这里为什么要进行N次分频呢?首先要说明一下基准频率与VCO振荡取样频率在鉴相要满足3个条件。 ①频率相同。②幅度相同。③相位不同。为了满足鉴相条件,所以在电路中设置了分 频器。VCO振荡频率取样信号送入分频器完成N次分频后,得到一个与基准频率相位不同,但频率

全数字锁相环的设计

全数字锁相环的设计 锁相环(PLL)技术在众多领域得到了广泛的应用。如信号处理,调制解调,时钟同步,倍频,频率综合等都应用到了锁相环技术。传统的锁相环由模拟电路实现,而全数字锁相环(DPLL)与传统的模拟电路实现的PLL相比,具有精度高且不受温度和电压影响,环路带宽和中心频率编程可调,易于构建高阶锁相环等优点,并且应用在数字系统中时,不需A/D及D/A转换。随着通讯技术、集成电路技术的飞速发展和系统芯片(SoC)的深入研究,DPLL必然会在其中得到更为广泛的应用。 这里介绍一种采用VERILOG硬件描述语言设计DPLL的方案。 DPLL结构及工作原理 一阶DPLL的基本结构如图1所示。主要由鉴相器、K变模可逆计数器、脉冲加减电路和除N计数器四部分构成。K变模计数器和脉冲加减电路的时钟分别为Mfc和2Nfc。这里fc是环路中心频率,一般情况下M和N都是2的整数幂。本设计中两个时钟使用相同的系统时钟信号。 图1 数字锁相环基本结构图 鉴相器 常用的鉴相器有两种类型:异或门(XOR)鉴相器和边沿控制鉴相器(ECPD),本设计中采用异或门(XOR)鉴相器。异或门鉴相器比较输入信号Fin相位和输出信号Fout相位之间的相位差Фe=Фin-Фout,并输出误差信号Se作为K变模可逆计数器的计数方向信号。环路锁定时,Se为一占空比50%的方波,此时的绝对相为差为90°。因此异或门鉴相器相位差极限为±90°。异或门鉴相器工作波形如图2所示。

图2 异或门鉴相器在环路锁定及极限相位差下的波形 K变模可逆计数器 K变模可逆计数器消除了鉴相器输出的相位差信号Se中的高频成分,保证环路的性能稳定。K变模可逆计数器根据相差信号Se来进行加减运算。当Se 为低电平时,计数器进行加运算,如果相加的结果达到预设的模值,则输出一个进位脉冲信号CARRY给脉冲加减电路;当Se为高电平时,计数器进行减运算,如果结果为零,则输出一个借位脉冲信号BORROW给脉冲加减电路。 脉冲加减电路 脉冲加减电路实现了对输入信号频率和相位的跟踪和调整,最终使输出信号锁定在输入信号的频率和信号上,工作波形如图3所示。 图3 脉冲加减电路工作波形 除N计数器

集成电路锁相环设计报告

锁相环CD4046设计频率合成器 ------集成电路考试实验设计报告 学校:福州大学 学院:物理与信息工程学院 班级:09级信息工程类2班 姓名:吴志强学号:110900636 姓名:吴鑫学号:110900635

目录 一、设计和制作任务 (3) 二、主要技术指标 (3) 三、确定电路组成方案 (3) 四、设计方法 (3) (一)、振荡源的设计 (3) (二)、N分频的设计 (3) (三)、10HZ标准信号源设计(即M分频的设计) (5) 五、锁相环参数设计 (6) 六、调试步骤 (6) 七、参考文献 (7) 附录:各芯片的管脚图 (7)

锁相环CD4046设计频率合成器 一、设计和制作任务 1.确定电路形式,画出电路图。 2.计算电路元件参数并选取元件。 3.组装焊接电路。 4.调试并测量电路性能。 5.写出课程设计报告书 二、主要技术指标 1.频率步进 10Hz 2.频率范围:1kHz—10kHz 3.电源电压 Vcc=5V 三、确定电路组成方案 原理框图如下,锁相环路对稳定度的参考振动器锁定,环内串接可编程的分频器,通过改变分频器的分配比N,从而就得到N倍参考频率的稳定输出。 晶体振荡器输出的信号频率f1, 经固定分频后(M分频)得到 基准频率f1’,输入锁相环的相 位比较器(PC)。锁相环的VCO 输出信号经可编程分频器(N分频) 后输入到PC的另一端,这两个信号进行相位比较,当锁相环路锁定后得到:f1/M=f1’=f2/N 故f2=Nf’1 (f’1为基准频率) 当N变化时,或者N/M变化时,就可以得到一系列的输出频率f2。 四、设计方法 (一)、振荡源的设计 用CMOS与非门和1M晶体组成 1MHz振荡器,如图14。图中Rf 使 F1工作于线性放大区。晶体的等效 电感,C1、C2构成谐振回路。C1、 C2可利用器件的分布电容不另接。 F1、F2、F3使用CD4049。 (二)、N分频的设计 用三片4522组成1——10kHZ频率合成器 CD1522的二一十进制1/N减计数器。其引脚见附录。其中D1-D4是预置端,Q1

锁相环应用电路仿真

高频电子线路实训报告锁相环路仿真设计 专业 学生姓名 学号 2015 年 6 月24日

锁相环应用电路仿真 锁相环是一种自动相位控制系统,广泛应用于通信、雷达、导航以及各种测量仪器中。锁相环及其应用电路是“通信电子电路”课程教学中的重点容,但比较抽象,还涉及到新的概念和复杂的数学分析。因此无论是教师授课还是学生理解都比较困难。为此,我们将基于Multisim的锁相环应用仿真电路引入课堂教学和课后实验。实践证明,这些仿真电路可以帮助学生对相关容的理解,并为进行系统设计工作打下良好的基础。锁相环的应用电路很多,这里介绍锁相环调频、鉴频及锁相接收机的Multisim仿真电路。 1.锁相环的仿真模型 首先在Multisim软件中构造锁相环的仿真模型(图1)。基本的锁相环由鉴相器(PD)、环路滤波器(I P)和压控振荡器(VCO)三个部分组成。图中,鉴相器由模拟乘法器A 实现,压控振荡器为V3,环路滤波器由R1、C1构成。环路滤波器的输出通过R2、R3串联分压后加到 压控振荡器的输入端,直流电源V2用来调整压控振荡器的中心频率。仿真模型中,增加R2、R3及的目的就是为了便于调整压控振荡器的中心频率。 图1 锁相环的仿真模型 2.锁相接收机的仿真电路 直接调频电路的振荡器中心频率稳定度较低,而采用晶体振荡器的调频电路,其调频围又太窄。采用锁相环的调频器可以解决这个矛盾。其结构原理如图2所示。

图2 锁相环调频电路的原理框图 实现锁相调频的条件是调制信号的频谱要处于低通滤波器通带之外,也就是说,锁相环路只对慢变化的频率偏移有响应,使压控振荡器的中心频率锁定在稳定度很高的晶振频率上。而随着输人调制信号的变化,振荡频率可以发生很大偏移。 图3 锁相环调频的仿真电路 根据图2建立的仿真电路如图3所示。图中,设置压控振荡器V1在控制电压为0时,输出频率为0;控制电压为5V时,输出频率为50kHz。这样,实际上就选定了压控振荡器的中心频率为25kHz,为此设定直流电压V3为2.5V。调制电压V4通过电阻Rs接到VCO的输人端,R实际上是作为调制信号源V4的阻,这样可以保证加到VCO输人端的电压是低通滤波器的输出电压和调制电压之和,从而满足了原理图的要求。本电路中,相加功能也可以通过一个加法器来完成,但电路要变得相对复杂一些。 VCO输出波形和输人调制电压的关系如图4所示。由图可见,输出信号频率随着输人信号的变化而变化,从而实现了调频功能。

基于FPGA的数字锁相环的设计

目录 第一章绪论..................................... 错误!未定义书签。 1.1锁相环技术的发展及研究现状................................................ 错误!未定义书签。 1.2课题研究意义 ........................................................................... 错误!未定义书签。 1.3本课题的设计内容.................................................................... 错误!未定义书签。第二章 FPGA的设计基础............................ 错误!未定义书签。 2.1硬件设计语言-Verilog HDL.................................................. 错误!未定义书签。 2.2 FPGA的设计流程 ...................................................................... 错误!未定义书签。第三章锁相环的原理. (2) 3.1全数字锁相环基本结构 (3) 3.2全数字锁相环的工作原理 (4) 第四章数字锁相环的设计 (5) 4.1基于FPGA的数字锁相环总体设计方案 (5) 4.2数字鉴相器的设计 (6) 4.3 K变模可逆计数器的设计 (7) 4.4脉冲加减器的设计 (10) 4.5 N分频器的设计 (12) 第五章实验仿真与调试 (14) 5.1数字锁相环的仿真 (14) 5.2数字锁相环的系统实验 (15) 结束语 (19) 参考文献 (20) 附录 (21)

全数字锁相环毕业设计终稿

大学 本科毕业论文(设计、创作) 题目:全数字锁相环的研究与设计 学生:义强学号:P3******* 院(系):电子信息工程学院专业:微电子 入学时间:2011 年9 月 导师:吴秀龙职称/学位:教授/博士 导师所在单位:大学电子信息工程学院 完成时间:2015 年 5 月

全数字锁相环的研究与设计 摘要 锁相环路的设计和应用是当今反馈控制技术领域关注的热点,它的结构五花八门,但捕获时间短,抗干扰能力强一直是衡量锁相环性能好坏的一个标准。本文是在阅读了大量国外关于全数字锁相环的技术文献的基础上,总结了锁相环的发展现状与技术水平,深入分析了全数字锁相环的基本结构与基本原理,利用VHDL语言,采用自上而下的设计方法,设计了一款全数字锁相环.本文主要描述了一种设计一阶全数字锁相环的方法,首先分析了课题研究的意义、锁相环的发展历程研究现状,然后描述了全数字锁相环的各个组成部件,并且详细分析了锁相环鉴相器、变模可逆计数器、加减脉冲电路、除H计数器和除N计数器各个模块的工作原理。接着我们使用了VHDL语句来完成了鉴相器、数字滤波器和数字振荡器的设计,并且分别使用仿真工具MAX+plus II逐个验证各个模块的功能。最后,将各个模块整合起来,建立了一个一阶全数字锁相环的电路,利用仿真工具MAX+plus II 验证了它的功能的能否实现,仿真结果与理论分析基本符合。 关键词:全数字锁相环;数字滤波器;数字振荡器;锁定时间

Design and research of ALL Digital Phase-Locked Loop Abstract The design and application of phase-locked loop is the focus of attention in the field of feedback control technology today, phase- locked loop has played a very important and unique role in variety of applications. such as the radar, measurement,communications, etc. All-digital phase-locked loop has its unique advantages. Its structure is varied, but short capture time, small synchronization error, excellent anti-interference ability is the standard measure of performance of a phase-locked loop. On the basis of reading a lot of DPLL technology literature of domestic and abroad, this article summed up the present situation and the development level of phase-locked loop technology, analysis the basic structure and principle of all-digital phase-locked loop in-depth, designed a quick all-digital phase-locked loop by using VHDL language and top-down design approach. In this brief, we presented a way of designing a first-order ALL Digital Phase-Locked Loop (ADPLL) first analyzes the significance of research, the development course of phase-locked loop current research status, and then describes the component parts of all digital phase-locked loop, and detailed analysis of the phase lock loop phase discriminator, reversible counter change mould, add and subtract pulse circuit, in addition to H counter and divide N working principle of each module. Then we use the VHDL statements to complete the phase discriminator, digital filter and the design of the digital oscillator, and using the simulation tool of MAX + plus II one by one to verify the function of each module. Finally, the various modules together, established a first-order digital phase-locked loop circuit, using the simulation tool of MAX + plus II verify the realization of its function, the simulation results and principle Keywords: All Digital Phase-Locked Loop; Digital filter; Digital oscillator, Locking time

基于Matlab的数字锁相环的仿真设计

基于Matlab的数字锁相环的仿真设计 摘要:锁相环是一个能够跟踪输入信号相位变化的闭环自动跟踪系统。它广泛应用于无线电的各个领域,并且,现在已成为通信、雷达、导航、电子仪器等设备中不可缺少的一部分。然而由于锁相环设计的复杂性,用SPICE对锁相环进行仿真,数据量大,仿真时间长,而且需进行多次仿真以提取设计参数,设计周期长。本文借助于Matlab中Simulink仿真软件的灵活性、直观性,在Simulink 中利用仿真模块搭建了全数字锁相环的仿真模型。先借助模拟锁相环直观形象、易于理解的特点,通过锁相环在频率合成方面的应用,先对模拟锁相环进行了仿真,对锁相环的工作原理进行了形象的说明。在模拟锁相环的基础上,重新利用仿真模块搭建了全数字锁相环的仿真模型,通过仿真达到了设计的目的,验证了此全数字锁相环完全能达到模拟锁相环的各项功能要求。 关键词:锁相环,压控振荡器,锁定,Simulink,频率合成,仿真模块 1引言 1932年法国的H.de Bellescize提出同步捡波的理论,首次公开发表了对锁相环路的描述。到1947年,锁相环路第一次应用于电视接收机的水平和垂直扫描的同步。到70年代,随着集成电路技术的发展,逐渐出现集成的环路部件、通用单片集成锁相环路以及多种专用集成锁相环路,锁相环路逐渐变成了一个成本低、使用简便的多功能组件,为锁相技术在更广泛的领域应用提供了条件。锁相环独特的优良性能使其得到了广泛的应用,其被普遍应用于调制解调、频率合成、电视机彩色副载波提取、FM立体声解码等。随着数字技术的发展,相应出现了各种数字锁相环,它们在数字信号传输的载波同步、位同步、相干解调等方面发挥了重要的作用。而Matlab强大的数据处理和图形显示功能以及简单易学的语言形式使Matlab在工程领域得到了非常广泛的应用,特别是在系统建模与仿真方面,Matlab已成为应用最广泛的动态系统仿真软件。利用MATLAB建模可以快速地对锁相环进行仿真进而缩短开发时间。 1.1选题背景与意义 Matlab是英文MATrix LABoratory(矩阵实验室)的缩写。1980年,时任美国新墨西哥大学计算机系主任的Cleve Moler教授在给学生讲授线性代数课程时,为使学生从繁重的数值计算中解放出来,用FORTRAN语言为学生编写了方便使用Linpack和Eispack的接口程序并命名为MATLAB,这便是MATLAB的雏形。经过几年的校际流

声音传输系统的设计——课程设计

电子技术课程设计说明书 题目:声音传输系统 学生姓名:陈君 学号: 200906040215 院(系):电气与信息工程学院 专业:测控技术与仪器 指导教师:戴庆瑜 2011 年 11 月18日

目录 1 选题背景................................................................................................................................ 1.1 指导思想 (1) 1.2 方案论证 (1) 1.3 基本设计任务 (1) 1.4 发挥设计任务 (1) 1.5电路特点 (2) 2 电路设计................................................................................................................................ 2.1 总体方框图 (3) 2.2 工作原理 (3) 3 各主要电路及部件工作原理................................................................................................ 3.1 555构成多谐振荡器简要说明 (4) 3. 2音频功率放大器LM386简要说明 (4) 3.3LM567简要说明 (5) 4 原理总图 (6) 5 元器件清单 (6) 6 调试过程及测试数据............................................................................................................ 6.1 通电前检查 (7) 6.2 通电检查 (7) 6.2.1电源的检查 (7) 6.2.2 555输出电路调试 (7) 6.2.3 LM386的调试 (7) 6.2.4 LM567的调试 (7) 6.3 结果分析 (7) 7 小结 (7) 8 设计体会及今后的改进意见 (11) 8.1 体会 (7) 8.2 本方案特点及存在的问题 (8) 8.3 改进意见 (8) 参考文献 (8)

现代测试课程设计正文(高速数字锁相环路设计)

西华大学课程设计说明书
前 言
锁相环路(PLL)是一个相位误差控制系统,是将输入信号(参考信号)和输出信号之间 的相位进行比较,产生相位误差电压来调整输出信号的相位,使输出信号频率与参考信号频 率相同。 信号锁相技术广泛应用于自动化控制等领域。利用该技术可以产生同步于被锁输入信号 的整数倍频或者分数倍频的输出控制信号。锁相环的基本结构是由鉴相、环路滤波、可控振 荡器和 M 倍分频等模块组成的一个反馈环路。输入的被锁信号首先与同步倍频信号经过 M 倍 分频后产生的锁相信号进行鉴相处理,输出相位误差信号。环路滤波模块通常具有低通特性, 它将相位误差信号转化为稳定的控制信号,从而控制可控振荡器模块,产生稳定的频率信号 输出。这个频率信号就是所需的同步倍频信号。如果整个反馈环路锁相稳定,锁相环输出的 同步倍频信号的频率就是其输入的被锁信号频率的 M 倍。假如被锁信号在输入鉴相模块之前 又先被分频了 L 倍,则锁相获得的同步倍频信号的频率就是被锁信号频率的 M/L 倍。 锁相环路的应用十分广泛。在稳频技术中的应用,如:锁相倍频器,锁相分频器,锁相 混频器,锁相合成器等;在调制解调技术中的应用,如:锁相调频和鉴频,同步检波等。除 了以上所介绍的锁相环路的应用外,它还应用于空间技术(例如,由于各种原因使地面接收 的空间信号十分微弱,采用锁相接收机可使接收机接收微弱空间信号的能力大大加强)等方 面。由于锁相环路易集成化,锁相环路已成为继集成运放之后,又一个用途广泛的多功能集 成电路。 目前锁相环应用广泛,比如:在通信中应用于调制解调自动频率微调等系统;在雷达中 应用于天线自动跟踪与精密辅角偏转测量等系统;在空间技术中主要应用于测速定轨、测距 与遥测数据获取等系统;在电视机中应用于电视机同步、门限扩展解调的同步检波。
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锁相环设计与MATLAB仿真

本科毕业设计论文 题目锁相环设计与MATLAB仿真 _______________________________________ 专业名称电子科学与技术 学生姓名何鹏 指导教师李立欣 毕业时间2010年6月

毕业 任务书 一、题目 《锁相环设计与MATLAB 仿真》 二、指导思想和目的要求 在了解锁相环的基本工作原理的基础上,熟悉其构成及数学模型,在对锁相环有了充分的要了解后,运用MATLAB 仿真软件对其进行仿真。通过仿真看锁相环是否工作正常,参数指标是否合格来判断是否达到了仿真要求。 三、主要技术指标 1.锁相环的基本原理 2.锁相环工作期间是否经历了失锁、跟踪、捕获、锁定等四个状态。 3.锁定后平率相位是否平稳。 四、进度和要求 第3~5 周:查阅和整理资料文献,确定研究模型和研究方向; 第6~8 周:分析模型,找出其中的缺陷; 第9~11 周: 提出更容易实现的结构,对该结构具体分析; 第11~13 周:整理资料进行论文撰写、装订并翻译英文文献; 第14~15 周: 论文评阅,答辩准备,答辩 五、主要参考书及参考资料 Floyd M .Gardner,锁相环技术(第三版)姚剑清 译,人民邮电出版社,2007 Roland E.Best,锁相环设计、仿真与应用(第五版),李永明 等译,清华学出版社,2007.4 学生 ___________ 指导教师 ___________ 系主任 ___________ 设计 论文

目录 中文摘要 (3) 英文摘要 (4) 前言 (6) 第一章绪论 (7) 1.1 锁相环的发展及国内外研究现状 (7) 1.2 本文的主要内容组织 (9) 第二章锁相环的基本理论 (10) 2.1锁相环的工作原理 (11) 2.1.1鉴相器 (11) 2.1.2 低通滤波器 (13) 2.1.3 压控振荡器 (15) 2.2锁相环的工作状态 (15) 2.3锁相环的非线性工作性能分析 (17) 2.3.1跟踪性能 (18) 2.3.2捕获性能 (18) 2.3.3失锁状态 (19) 2.4锁相环的稳定性 (20) 2.5信号流程图 (21) 2.6锁相环的优良特性 (21) 2.7锁相环的应用 (22) 2.7.1锁相环在调制和解调中的应用 (22) 2.7.2锁相环在频率合成器中的应用 (23) 2.8本章小结 (23) 第三章锁相环的噪声分析 (24)

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