应对45nm缺陷挑战
晶圆级封装: 热机械失效模式和挑战及整改建议

晶圆级封装: 热机械失效模式和挑战及整改建议2022/4/23WLCSP(Wafer Level Chip Scale Packaging,晶圆级封装)的设计意图是降低芯片制造成本,实现引脚数量少且性能出色的芯片。
晶圆级封装方案是直接将裸片直接焊接在主板上。
本文旨在于介绍这种新封装技术的特异性,探讨最常见的热机械失效问题,并提出相应的控制方案和改进方法。
晶圆级封装技术虽然有优势,但是存在特殊的热机械失效问题。
很多实验研究发现,钝化层或底层破裂、湿气渗透和/或裸片边缘离层是晶圆级封装常见的热机械失效模式。
此外,裸片边缘是一个特别敏感的区域,我们必须给予更多的关注。
事实上,扇入型封装裸片是暴露于空气中的(裸片周围没有模压复合物覆盖),容易被化学物质污染或发生破裂现象。
所涉及的原因很多,例如晶圆切割工序未经优化,密封环结构缺陷(密封环是指裸片四周的金属花纹,起到机械和化学防护作用)。
此外,由于焊球非常靠近钝化层,焊球工序与线路后端栈可能会相互影响。
本文采用FEM(Finite Element Method,有限元法)方法分析应力,重点放在扇入型封装上。
我们给出了典型的应力区域。
为降低机械失效的风险,我们还简要介绍了晶圆级封装的特异性。
在描述完机械失效后,我们还对裸片和钝化边缘进行了全面的分析。
分析结果显示,钝化边缘产生最大应力,这对沉积策略(直接或锥体沉积方法)和边缘位置提出了要求。
此外,研究结果还显示,必须降低残余应力,并提高BEoL(线路后端)的钝化层厚度。
1. 前言和背景晶圆级封装的设计意图是降低芯片制造成本,实现引脚数量少且性能出色的芯片。
晶圆级封装方案是直接将裸片直接焊接在主板上。
双层电介质、RDL(ReDistribution Layer, 重新布线层)、UBM (可焊接薄层,用于焊球底部金属化)和焊球都位于标准BEoL栈之上。
因此,这些层级扩展了传统晶片制程(多层沉积薄膜配合光刻工艺)范围。
多晶硅栅极刻蚀过程中边缘刻蚀缺陷的研究及改善

多晶硅栅极刻蚀过程中边缘刻蚀缺陷的研究及改善作者:任昱聂钰节唐在峰来源:《科技资讯》2017年第25期DOI:10.16661/ki.1672-3791.2017.25.087摘要:刻蚀缺陷是半导体制程中最关键和最基本的问题,理想的等离子体刻蚀工艺过程中,刻蚀气体必须完全参与反应而形成气态生成物,最后由真空泵抽离反应室。
但实际上,多晶硅栅极等离子体刻蚀过程中,生成的反应聚合物(polymer)无法由真空泵抽离反应室而附着在刻蚀腔壁上,造成反应室的污染,有些甚至附着在晶圆表面而形成元器件的微粒子污染,造成产品良率下降甚至报废。
本文通过改变调整刻蚀工艺参数等方式,成功解决了多晶硅栅极刻蚀工艺制程中反应生成物转变为微粒子污染物这一问题,使得产品良率提升了3%,刻蚀反应腔体保养时数延长了一倍,晶圆报废率降低了0.03%。
关键词:多晶硅刻蚀干法刻蚀等离子体栅极刻蚀缺陷中图分类号:TN305.7 文献标识码:A 文章编号:1672-3791(2017)09(a)-0087-05随着微电子技术的发展,使器件的特征尺寸(Critical Dimension,简称CD)不断缩小,使得集成度不断提高,功耗降低,器件性能提高。
在微电子学中,特征尺寸通常指集成电路中半导体器件的最小尺寸,如MOSE管的栅极关键尺寸,特征尺寸是衡量集成电路设计和制造工艺水平的重要参数。
但是特征尺寸越小,栅极的尺寸容差要求就变得越来越严格,尤其是大尺寸的12寸晶圆硅片的应用,使得工艺控制变得更加苛刻。
例如按照刻蚀容差绝对值应控制在10%之内,对于45nm工艺节点,容差绝对值要小于5nm[1]。
在先进的多晶硅栅极工艺中,刻蚀腔之间CD偏差值匹配度已经小于1nm,而高的CD精度意味着工艺步骤的可重复性需要做到完美。
与此同时,由于堆叠结构越来越复杂,刻蚀过程中反应物和生成物也相应地增加,另外刻蚀反应腔体也要承担更多的工艺刻蚀内容,于是刻蚀反应腔体的匹配和工艺的可重复性,已经成为等离子体刻蚀中很大的挑战。
如何应对技术进步带来的挑战的七十种方案

如何应对技术进步带来的挑战的七十种方案随着科技的不断发展,技术进步给我们的生活带来了巨大的改变。
然而,与此同时,技术进步也带来了一些挑战与问题。
为了适应这些挑战并使技术进步更有益于我们的生活,我们需要采取相应的方案与措施。
本文将介绍七十种应对技术进步带来的挑战的方案,帮助我们更好地应对技术发展带来的变化。
一、加强教育培训1. 提高科技教育的重要性,增加相关课程。
2. 培养人们的技术能力和应对技术挑战的能力。
3. 提供技术培训和继续教育机会,以便人们跟上技术的发展步伐。
二、促进科技创新4. 鼓励科学研究和技术创新,推动技术的进步。
5. 加强技术研发和创新能力,提高科技成果转化率。
6. 支持科技企业和创业者,为其提供良好的创新环境和政策支持。
三、加强法律法规与监管7. 完善相关法律法规,加强对技术发展的监管。
8. 防止技术滥用和不当使用,保护个人隐私和数据安全。
9. 加强知识产权保护,促进技术创新和技术转让。
四、推动国际合作与交流10. 加强国际科技合作与交流,分享科技成果和经验。
11. 合作研究与开发,共同应对技术挑战。
12. 建立国际技术标准,促进全球科技创新和发展。
五、培养创新思维和适应能力13. 培养创新思维,鼓励人们勇于尝试新技术和新方法。
14. 提高人们的适应能力,使其能更好地适应技术变革。
15. 培养人们的学习能力和持续学习的习惯。
六、加强信息安全保护16. 加强网络安全管理,保护个人隐私和数据安全。
17. 提高信息安全意识,加强网络安全教育。
18. 加强网络安全技术研发,提供更有效的防护措施。
七、推动数字化转型19. 加快推动数字化转型,提高生产和管理效率。
20. 推广数字化工具和技术,促进产业升级和创新发展。
21. 加强数字经济规划和政策支持,打造数字化赋能的经济体系。
八、加强技术伦理与社会责任22. 坚持科技发展与人的尊严和社会利益的平衡。
23. 加强技术伦理教育,培养人们的道德素养和社会责任感。
《硅光子设计:从器件到系统》笔记

《硅光子设计:从器件到系统》阅读记录目录一、基础篇 (3)1.1 光子学基础知识 (4)1.1.1 光子的本质与特性 (4)1.1.2 光子的传播与相互作用 (5)1.2 硅光子学概述 (6)1.2.1 硅光子的定义与发展历程 (7)1.2.2 硅光子学的应用领域 (9)二、器件篇 (10)2.1 硅光子器件原理 (11)2.2 硅光子器件设计 (13)2.2.1 器件的结构设计 (14)2.2.2 器件的工艺流程 (15)2.3 硅光子器件的性能优化 (16)2.3.1 集成电路设计 (17)2.3.2 封装技术 (18)三、系统篇 (20)3.1 硅光子系统架构 (21)3.1.1 系统的整体结构 (22)3.1.2 系统的通信机制 (23)3.2 硅光子系统设计 (25)3.2.1 设计流程与方法 (26)3.2.2 设计实例分析 (27)3.3 硅光子系统的测试与验证 (29)3.3.1 测试平台搭建 (30)3.3.2 性能评估标准 (31)四、应用篇 (31)4.1 硅光子技术在通信领域的应用 (33)4.1.1 光纤通信系统 (34)4.1.2 量子通信系统 (35)4.2 硅光子技术在计算领域的应用 (36)4.2.1 软件定义光计算 (37)4.2.2 光子计算系统 (38)4.3 硅光子技术在传感领域的应用 (39)4.3.1 光学传感器 (40)4.3.2 生物传感与检测 (41)五、未来展望 (42)5.1 硅光子技术的发展趋势 (43)5.1.1 技术创新与突破 (44)5.1.2 应用领域的拓展 (45)5.2 硅光子技术的挑战与机遇 (47)5.2.1 人才培养与引进 (48)5.2.2 政策支持与产业环境 (49)一、基础篇《硅光子设计:从器件到系统》是一本深入探讨硅光子技术设计与应用的专著,涵盖了从基础理论到系统应用的全面知识。
在阅读这本书的基础篇时,我们可以对硅光子设计的核心概念有一个初步的了解。
CMP化学机械抛光 Slurry的蜕与进

CMP化学机械抛光 Slurry的蜕与进岳飞曾说:〝阵而后战,兵法之常,运用之妙,存乎一心。
〞意思是说,摆好阵势以后出战,这是打仗的常规,但运用的巧妙灵活,全在于善于摸索。
正是凭此理念,岳飞打破了宋朝对辽、金作战讲究布阵而非灵活变通的通病,屡建战功。
假如把化学机械抛光 (CMP,Chemical Mechanical Polishing)的全套工艺比作打仗用兵,那么CMP工艺中的耗材,专门是slurry的选择无疑是〝运用之妙〞的关键所在。
〝越来越平〞的IC制造2006年,托马斯•弗里德曼的专著«世界是平的»论述了世界的〝平坦化〞大趋势,迅速地把哥伦布苦心经营的理论〝推到一边〞。
关于IC制造来说,〝平坦化〞那么源于上世纪80年代中期CMP技术的显现。
CMP工艺的差不多原理是将待抛光的硅片在一定的下压力及slurry〔由超细颗粒、化学氧化剂和液体介质组成的混合液〕的存在下相关于一个抛光垫作旋转运动,借助磨粒的机械磨削及化学氧化剂的腐蚀作用来完成对工件表面材料的去除,并获得光洁表面〔图1〕。
1988年IBM开始将CMP工艺用于4M DRAM器件的制造,之后各种逻辑电路和储备器件以不同的进展规模走向CMP。
CMP将纳米粒子的研磨作用与氧化剂的化学作用有机地结合起来,满足了特点尺寸在0.35μm以下的全局平坦化要求。
目前,CMP技术已成为几乎公认的惟一的全局平坦化技术,其应用范畴正日益扩大。
目前,CMP技术差不多进展成以化学机械抛光机为主体,集在线检测、终点检测、清洗等技术于一体的CMP技术,是集成电路向微细化、多层化、薄型化、平坦化工艺进展的产物。
同时也是晶圆由200mm向300mm乃至更大直径过渡、提高生产率、降低制造成本、衬底全局平坦化所必需的工艺技术。
Slurry的进展与蜕变〝CMP技术专门复杂,牵涉众多的设备、耗材、工艺等,能够说CMP本身代表了半导体产业的众多挑战。
〞安集微电子的CEO王淑敏博士说,〝要紧的挑战是阻碍CMP工艺和制程的诸多变量,而且这些变量之间的关系错综复杂。
45nm铜工艺面临的挑战

45nm铜工艺 面临的挑战作者:Peter Singer, Semiconductor International主编 摘要:本文综述了铜工艺即将面临的各种变化,包括扩散阻障层(barrier)、电镀添加剂、覆盖层以及与多孔超低k电介质之间的整合等。
随着半导体向45nm工艺的深入发展,铜工艺技术不可避免地要发生一些变化。
TaN扩散阻障层物理气相沉积(PVD)技术可能将被原子层沉积(atomic layer deposition,ALD)技术所取代,之后可能还会引进钌阻障层技术。
钌阻障层技术不再需要电镀种子层,但是其发展状况将取决于研究结果的进展程度。
电镀槽中的有机“添加剂”也可能会有所变化,因为有些添加剂最终会被包埋在铜中。
尽管有机添加剂的使用可以使沉积得到的铜填充没有任何缝隙,同时在密集区不会产生沉积过度的情况,因此不会给CMP带来额外负担,从而减小了CMP难度,但是包埋在铜里的杂质会提高电阻系数,并且使铜在退火时不太容易形成大金属颗粒。
铜工艺也有电致迁移这个严重的可靠性问题,它通常发生在铜导线顶部与电介质相接的交界处。
可能的解决办法是在铜表面选择性地沉积上一层钴钨磷化物(cobalt tungsten phosphide,CoWP)或钴钨硼化物(cobalt tungsten boride,CoWB),最终取代Si(C)N覆盖层,使铜原子迁移受到限制。
金属颗粒边界、缺陷和表面造成的电子散射问题也会逐渐突显出来,因为导线尺寸很小时电子散射效应会使电阻升高。
解决办法包括增大金属颗粒、减少缺陷数量和增加金属表面光滑度等。
当然,我们还需要将铜和多孔超低k介电材料整合在一起,该需求会进一步增加铜工艺的复杂度。
其中一个问题是这些多孔材料需要一些孔洞密封工艺,人们对其与沉积在上面的扩散阻障碍层之间的相互作用感到担心,不知道两者之间是否能够相互兼容。
铜工艺基础自1990年代中期IBM、Intel、AMD和其他IC制造商决定用铜制工艺取代铝工艺以来,铜工艺的主要优点基本保持不变。
试论高速Serdes技术的发展趋势和挑战

试论高速Serdes技术的发展趋势和挑战摘要:本文主要分析了Serdes发展趋势及挑战,其次阐述了Serdes技术、Serdes技术发展历程,通过相关分析希望进一步提高Serdes技术的应用效果,解决更多的技术难题,仅供参考。
关键词:高速Serdes技术;发展趋势;挑战1、Serdes技术概述Serdes为串行器以及解串行器的合成,即Serializer和De-Serializer,可将其翻译成串行解串器。
站在功能角度来说,Serdes会将并行数据在发送端进行转换,使其成为串行数据。
并针对接受的串行数据,在接收端恢复,再次成为并行数据的电路。
现在,对于Serdes技术的应用,有效通信的使用已经非常成熟,根据连接的不同类型,主要包括三种,其一为芯片与光模块之间的互联;其二为芯片彼此之间的互联;其三,芯片与以太网之间的互联。
以太网的接口,主要包括10BASE-T、10BASE-F、100BASE-T、10BASE-FX、1000BASE-X、1000BASE-T。
如果互联的区域已经跨越城市,会对GE级别以上的接口进行应用。
GE主要有两种物理接口,未来发展中,高速率接口都会应用GE类型。
为了实现100GE与其充分兼容的目标,制定OTU4标准时,会应用100GE。
其中,现在很多厂家都已经可以提出100GE,且已经开始对100GE ONT接口进行开发,或者已经制定了计划,由此可见,之后的发展进程中,高速端口只会有两种类型,一种为以太网,另一种便是OTN。
访问接口领域,如果是以并行通信作为主导的内存颗粒,也会有区别存在,包括(1)海力士(2)HBM(ADM主导)(3)HMC(以Inter支持以及美光作为主导)这些串行接口作为与DDR5的各自的演进方向[1]。
这样,便可以发现,Serdes在电信、个人消费电子领域以及IT中广泛应用。
在不断强化的通信容量中,单通道数据率在不同通信协议中,提升速度非常快。
2、Serdes技术发展历程Serdes技术的发展,主要有4个阶段。
45纳米技术的选择

45 纳米技术的选择摘要:随着 45nm 技术的临近,与之对应的一些技术却正被延迟,如用于金属栅的高 k 介质、和 3D 结构等。
而此工业所赖以生存的,用以增强迁移率和驱 动电流的应变工程技术如期而至。
在互连方面,技术不断发展,但没有彻底的变革,用于衬垫的 ALD 薄膜技术也姗姗来迟。
对 45nm 节点来说,各公司可以不使用 FinFET、高 k 介质和金属栅,也未必需要使用 SOI 衬底,但有一项技术必不可少,那就是应变工程技术。
在目前 的晶体管沟道区域中,迁移率增强所带来的性能上的收益十分显著,以至于与其它性能手段相比而言,依靠这项技术来改进芯片性能已受到越来越多的重 。
由于氧氮化物/多晶硅栅已达到了其性能极限,工艺和材料的创新是促使晶体管的性能实现 45nm 及 45nm 以下技术的有效手段。
当然,除了应变硅以 芯片技术还出现了浅结、低电阻率接触和多层互连等其它显著的变化,但是对于 45nm 节点来说,还是应变工程最具风头。
最近举行的 IEDM 会议中,AMD 讨论了结合四种应力技术改进 NMOS 和 PMOS 驱动电流的方法,这是一种与相同特征尺寸的无应力器件相比,能使芯片的 整体速度提高 40%的方法(图 1)。
本文将讨论用于 45nm 器件的应变工程的最新进展,高 k 和金属栅将要克服的障碍,以及多层互连和接触工程的发展。
有效等比缩小 随着栅的长度不断减小,面临的一项挑战是在控制短沟道效应的同时,在合理的漏电流下保持高驱动电流(Ion)。
然而,目前行业内,氮氧化物/聚合硅 栅达到了等比缩小的极限,由于泄漏、功耗和薄层栅氧化物的隧穿效应,尺寸的进一步缩小并不能促进性能的提高。
在这种情况下,器件生产商把目光转向了其它可用材料(高 k/金属栅)、能带工程方法(使用应变层)和其它可用晶体管结构,如双栅和超薄本体 SOI 虽然高 k/金属栅方面的研究已经取得了很大的进展,但是预计在 32nm 节点到来之前不会选用栅叠层制造技术。
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应对45nm缺陷挑战newmaker在半导体行业的早期,在实施缺陷检查时,会将晶圆置于光线明亮之处,查看表面上的灰尘和其它微粒,并计算散射中心的数量。
上世纪90 年代初,业界领先企业开始引入在线缺陷检查,以提高良率,增加盈利并加快其产品上市步伐。
如今,全球最先进的晶圆代工厂使用一整套高度自动化的缺陷检查和复查系统,借助尖端的光学或电子束技术及专门算法,可以发现并区分各种微粒和图形缺陷。
45nm 缺陷挑战业界领先的逻辑、存储及晶圆厂家已推出许多创新性解决方案,以应对其技术挑战,从而完成45nm 节点的工艺开发工作。
在光刻领域,出现了两次成形和间隔掩膜等新技术。
但是,越来越多的层数需要使用浸没式扫描曝光机产生期望的图形。
45nm 节点级的新材料和技术包括应变强化、超浅接面(USJ)、超低介电常数材料、高介电常数或金属门,以及新的后段制程(BEOL) 覆层和阻障层。
晶圆厂还采用了新的体系架构和设备结构,例如FinFET DRAM,相变内存和NAND 电荷陷阱。
所有这些创新都对缺陷性有所影响(图1)。
随着更细微的新型缺陷的出现,检查系统必须具备极高的灵敏度。
每个晶圆上有成千上万的缺陷,扫描电子显微镜(SEM) 只能检测到并区分50 到100 个缺陷。
因此,这一微小样本必须准确呈现晶圆上影响良率的缺陷(“致命缺陷”)数量,这一点正变得越来越重要。
借助一个好的扫描电子显微镜样本,检查工具能够给出一个可操作的缺陷分类柱状图分析,帮助缺陷和良率工程师以对周期的最小影响,快速准确地解决缺陷问题。
晶圆检查技术在45nm 节点级,芯片制造商利用一系列检查和复查工具,包括明暗场光学图形晶圆检查仪、电子束图形晶圆检查仪、晶圆边缘及斜面专用检查仪以及无图形晶圆检查仪。
这些工具使用光子(光)或电子检测缺陷,并生成一个缺陷坐标图。
根据散射/反射/放射的光或电子的特性,它们还能够对缺陷进行大致分类。
晶圆检查和复查的目的是生成一个能够精确反应被检查晶圆上关键缺陷(DOI) 的缺陷分类柱状图。
缺陷检查系统的作用是最大化关键缺陷的捕获,并最小化非关键缺陷的捕获,或将其准确识别为非关键缺陷。
随后,关键缺陷的样本被发送到复查系统,进行详细分类。
最后将生成一个缺陷分类柱状图,帮助缺陷和良率工程师迅速识别并解决缺陷问题。
借助准确、可操作的缺陷分类柱状图,工程师们还能够预测一个批次、一个晶圆甚至同一印模产品的良率。
一个好的缺陷分类柱状图还能够帮助工程师调整抽样计划,例如,通过引入其它检查点来检查制程中可能产生缺陷的一个中间环节。
在制程开发过程中,可能每一片晶圆在每一个站点都被检查,所使用的技术和方法能够确保发现所有缺陷类型。
一些缺陷在开发阶段即可被消除;另一些将被确认为需要在生产中密切关注的类型。
在准备工艺运行和量产时,可以对检查系统进行调整,使其有选择地捕获关键缺陷。
在工艺运行和量产期间,并非对每个晶圆进行抽样,而是制订一个抽样计划,该计划将考虑检查系统对关键缺陷类型的捕获率。
具有较低捕获率需求的检查系统在每一批次中抽样更多晶圆。
明暗场图形晶圆检查系统当晶圆产品在生产流程中,明暗场图形晶圆检查系统使用光对其表面缺陷进行检查。
这些工具会检查图形中的缺陷以及如微粒等附着缺陷。
使用明场还是暗场系统主要取决于对被检查层表面的关键缺陷的捕获率及工具的所有成本(产能)的平衡考虑。
在很多情况下,暗场系统有更高的产能,而宽带明场系统有更好的灵敏度,能够感测到更广泛的缺陷类型——虽然也有例外。
多数晶圆厂使用明场和暗场结合的检查系统,以确保发现所有层中的全部关键缺陷,并实施最有效力和效率的抽样策略。
近年来,被半导体行业称作明场和暗场检查系统之间的区别已经变得比较模糊。
如今的明场系统通常具备暗场操作模式,这基本上是通过采用特殊的专业光圈实现。
另一方面,某些暗场系统也通过增加新的采集器或探测器引入了明场模式。
但是,在光学显微领域,术语明场和暗场在最初有着其清晰的含义。
明场系统(或子系统)利用反射束(以与入射角相同的反射角度从基底反射的光束)构造其图像。
暗场系统(或子系统)利用反射束之外的散射光构造其图像。
研究用显微镜往往均包括这两种模式,这是由于某些样本在明场模式下有更好的对比度,而另一些样本则在暗场模式下更为清晰。
同样,在缺陷检测中:明场可以帮助更好地捕获特定层上的某些缺陷类型,而暗场则能够帮助更好地捕获其它层上的其它缺陷类型。
在设计中有关光学检查技术的另一个重要的考虑是宽带和窄带光源的比较。
宽带系统使用一个非常高光强度的灯提供一系列波长,而窄带系统则使用激光来产生单独一个波长。
宽带设计的优势在于灵活性和对非关键缺陷的抑制。
在明场系统(图2)中,微粒缺陷类型和各层的对比度(或信噪比)在很大程度在取决于使用波长的不同。
2 基于激光的单波长明场系统可能会得益于高光强,但仅限于有限的应用。
绝大多数制造商使用宽带明场系统,以便更加灵活地捕获特定层的缺陷类型,并能够随着制程变化更改检查点。
但是,对于暗场技术,激光源比宽带有更大优势。
由于暗场系统依赖反射束之外的散射光,激光源提供的更高强度对于在高速下捕捉强缺陷信号至关重要。
此外,结合入射余角设计(见下段)时,暗场系统比明场系统更多地依赖外形特征而非材质对比来捕获缺陷。
因此,暗场系统不需要在明场系统中具有优势的波长灵活性。
在光学晶圆检查技术中另一个重要因素是入射角。
调整光射到缺陷上的角度将显著影响缺陷与其周围的对比。
暗场系统经常使用入射余角以提高对多种类型缺陷的捕获率。
入射余角还会极大地缩短光穿透表面的距离,使系统能够将表面下缺陷排除在其捕获的缺陷群之外。
排除表面下的缺陷将为缺陷工程师识别缺陷源提供有力帮助。
目前,领先的晶圆代工厂大多使用宽带明场晶圆检查系统和窄带(基于激光的)暗场系统。
最新的宽带明场系统也具备暗场模式(借助专业光圈实现)和相衬模式(使用光的相位作为另一个对比机制)。
先进的暗场检查仪同时具备入射余角和常规(垂直)照明模式,并可包括一个明场通道。
“明场”和“暗场”系统之间的平衡(二者区别已经变得非常模糊,故使用引号)以及对特定检查点或检查层使用哪个系统逐渐取决于主要的关键缺陷类型、芯片技术和芯片厂商的良率管理策略。
近期已在其它地方公布了一项确定检查技术最佳组合的新方法。
随着集成电路的关键尺寸变得越来越小,关键缺陷的尺寸也相应缩小。
探测灵敏度因不同的光源强度和波长以及探测仪的像素大小而异。
为了探测到影响良率的最小缺陷,光学晶圆检查系统已经向着更高灵敏度、更小像素和更短波长发展。
宽带光源现在包含可见光、紫外光(UV) 和深紫外光(DUV) 波长,而激光源也在向着这一方向发展。
图像处理速度的提高将弥补因使用更小像素而减少的产能。
电子束晶圆检查系统最初引入电子束(e-beam) 检查系统是因为预期将来光学检查系统可能无法再检测到最小的关键缺陷。
的确,即使是低能量电子的波长也比DUV 光子的波长短许多倍,电子束系统能够检测到光学检查系统无法探测到的微小缺陷。
但是,实际情况却比简单的缩短波长而获得灵敏度更加复杂:电子和光子是完全不同的类别。
如上所述,光的波长变化对缺陷及其周围的材质与外形有着不同影响,从而形成不同的光学对比和捕获率(见图2)。
与之相似,电子与缺陷及其周围的材质和外形的相互作用也与光子不同。
因此,对于相同缺陷,光学检查系统与电子束系统检测到的对比也有显著区别。
材质的电子特性不同于其光学特性。
电子束的穿透深度也要远远小于光子束。
因此,电子束检查系统会检测到光学系统漏掉的一些缺陷类型,同时也会漏掉一些光学系统能够捕获的缺陷类型。
电子束检查系统的速度也慢于光学检查仪,因此,只有当明场和暗场光学检查系统无法检测到关键缺陷时(通常发生在制程开发或故障分析期间),才会使用物理缺陷探测模式(电子束检查领域的专用术语)。
电子束检查系统的独特价值在用于电压对比(VC) 模式时可以得到体现。
在VC 模式下,使用电子束检查仪作为一个线内电子缺陷探测系统,其利用的工作原理是,在检查期间,断路或不完全蚀刻通孔会比接地结构积累越来越多的更高电荷,而造成多余材料的图形缺陷会引起短路,与没有缺陷的相邻单元相比,短路会更高效率地消耗电荷。
4这种电位差会形成一个系统可以轻易探测到的信号。
因此,VC 模式允许使用比物理缺陷检查模式大得多的检查像素,且由于其速度更快,并具备探测隐藏电路缺陷的独特能力,所以电子束检查已被所有领先的晶圆厂应用于实际生产。
最新的电子束检查系统提供广泛的电子束条件(轰击能量和电子束电流等)和偏压,以及使用电子流对晶圆表面进行预处理的能力。
这些特性确保了系统能够涵盖广泛的层和缺陷类型,包括前端泄漏、错位、细微的通孔蚀刻变形、后段高纵横比蚀刻和金属喷镀缺陷。
边缘检查系统工艺规范很早就认可了边缘排除区。
在边缘排除区中,不必实施一致性规范,且无需保证工艺性能。
侵入排除区的印模也不要求发挥作用。
最近,工程师们已经开始认识到,排除区内的缺陷会对内部印模造成影响。
从平面到晶圆斜面和顶点区的过渡部分会形成一个薄膜容易脱层的高应力区。
在制程整合期间,这些区域的界面应力会使薄膜与基层间的附着性变差。
晶圆处理机器人和其它机械接触可能会损伤覆盖边缘斜面的薄膜,形成颗粒。
热工艺循环和污染源也会降低薄膜的附着性,造成边缘气泡。
如果这些气泡在处理过程中破碎,将产生更多颗粒。
湿法加工会侵蚀边缘薄膜,引起脱层,并产生更多颗粒。
尤其是浸没式光刻,会沿晶圆表面高速拖曳出一个液体泡,从而在晶圆边缘形成明显的律波。
由于以上所有原因形成的颗粒均会污染设备表面,或转移到光刻工具的外露面。
一项对十家晶圆厂的基准研究表明,靠近边缘区域的良率比中心区域的小50%(图3)。
5 半数以上靠近边缘区域的良率损失是由缺陷而非参数变化造成的。
边缘区域包括3mm 宽的边缘排除区,缺陷会出现在晶圆的顶面、顶斜面、斜面顶点、底斜面或底面。
由于景深要求超出了传统的明场和暗场检查系统的范围,因此边缘检查需要专用系统。
边缘检查工具的检查方法是在晶圆的边缘之上从顶面到底面对极化激光束进行追踪。
探测器同时捕获散射光和反射光,并测量散射强度、极化、光束偏转和相衬。
四个最终成像各自反映不同的信息。
反射光和相通道对诸如脱层、剥落和残余等薄膜缺陷源最为敏感。
散射光通道则对微粒源、破损和裂缝等最为敏感。
这些图像结合在一起,就会展现晶圆边缘的完整视图。
使用缺陷分析工具,工艺师能够关联边缘缺陷和良率或内部印模上发现的缺陷问题。
无图形晶圆检查系统制造商使用无图形晶圆检查工具以达到几个目的:检查进来的原坯晶圆是否有表面质量问题和微粒;审批新的工艺设备或刚刚完成例行保养的设备;以及通过检查覆膜晶圆监控工艺设备,查找是否有微粒及其它缺陷。
无图形晶圆检查系统还被晶圆制造商广泛应用于制造原硅、外延硅、绝缘硅片(SOI) 和其它先进基底的各种工艺当中。