自律事例
自律事例，格言
成功源于自律
一个人若没有果断的品质，他就永远不能算是一个独立的人。……他不过是一个任由环境摆布的玩偶。——作家约翰?福斯特
登峰造极的成就源于自律
达到巅峰绝不是一件容易的事。世界上很少有几个人能在自己的专业领域中，被公认为是鹤立鸡群的翘楚，而在历史上留下名声的人，就更是少而又少。这正是杰瑞?莱斯了不起的地方，他被公认为美式足球前卫接球员的最佳代表，他的球场表现是最佳明证。
熟习他的人说他是个天生的运动员，他的天赋体能惊人，而且罕见。任何一位足球教练都想找到这样天赋优异的前锋球员。获选进入美式足球名人榜的明星教练比尔?华西发出这样的赞叹：“在我们所认识的人当中，没有一个能赶得上他的体能。”单是这一点还不能使他成为传奇性的人物，在他卓越成就的背后有一个真正的原因，就是他的自律能力。他勤练身体，每一天都在为攀越更高境界而准备自己，在职业足球界没有人像他这样有规律的。
莱斯自我鞭策的能力，可以从他体能训练的故事说起。当他还在高中校队的时候，每次练习之前，摩尔高中球队教练查尔斯?戴维斯都规定球员以蛙跳的方式，弹跳前进一座40码高的山丘，来回20趟后才能休息。在密西西比炎热而潮湿的天气下，莱斯在完成第11趟之后就感到吃不消而打算放弃。当他打算偷偷格回球员休息室时，他意识到了自己的行为。“不可以放弃，”他对自己说，“因为一旦养成半途而废的习性，你就会把它视为正常。”他掉过头来，回到练习场上完成他的弹跳。从那天起，他再也没有半途而废过。
成为职业球员之后，莱斯又以攀越另一座山丘而闻名。这是一处位于加州圣卡洛斯的野外山径，全长约有2.5里，莱斯每天在此锻炼体能。有一些足球明星偶尔也来参加练习，但是没有一个人能够追得上他，全被他远远抛在后头，人人对他的体力赞不绝口。其实这只是莱斯固定操练的一部分而已。当球季结束之后，其他的球员都去钓鱼或享受假期，莱斯却仍旧保持勤练的作息规律，每天从早晨七点钟开始做体能训练，直到中午。曾有人开玩笑说；“他的身体锻炼到高度完美的状况，连功夫明星跟他比起来都只像是个相扑选手。”
“许多人所不能了解的地方是，莱斯总把足球赛季看成是一年365天的挑战。”
美国职业足球联盟明星凯文?史密斯这么描述他：“他的确天赋过人，然而他的努力更是凌驾于他人之上，这正是好球员与传奇性球员的分野。”
莱斯最近又在专业领域中登上另一座高峰：他遭受了一个极为严重的运动伤害。在这之前，他已经写下连续19年比赛从不缺席的纪录，这也是他高度自律的品德及超强韧力的明证。当他于1997年8月31日在球场上摔破膝盖骨时，人们以为他的足球生命就此停住了。因为就历史纪录来看，只有一位球员，在这种伤害之后，还能在足球赛季内回到球场比赛，那就是罗德?伍德生，他以四个半月完成康复，创下职业球赛历史的纪录。然而莱斯却只花了三个半月就康复了，靠
的就是咬紧牙关的坚毅决心，以及令人难以置信的自律。这种恢复的速度令世人大开眼界，可说是前所未有，也难有人再出乎其右。莱斯因此得以再次回到球场上继续创造佳绩，并为球队赢得胜利。
自律能力可以培养
杰瑞?莱斯证明了自律所具有的强大力量。没有任何人可以在缺少它的情况下获得并保持成功。我们甚至可以说，无论一位领袖有多么过人的天赋，若不运用自律，就绝不可能把自己的潜能发挥到极致。它促使领袖步步攀向高峰，也是使领导能力得以卓有成效地维持的关键所在。
如果想使自律成为你的资产，以下的行动值得一试。
1、制订出你做事的优先顺序，然后按这个顺序去做
如果一个人只看自己的心情，和一时的方便而行事，肯定不会成功的，更不要说别人尊重并跟随他了。有一句话说得好：“完成重要任务有两项不可缺少的伙伴：一是计划，二是不太够用的时间。”作为一位领袖，你的时间相当紧凑，所以免不了要做计划。如果你能够订出何者最为重要，刻意从其他的事情中抽身出来，这会让你有足够的精力去完成首要的任务。这正是自律的基本精神所在。
2、把自律的生活方式当成目标
向杰瑞?莱斯这类高度自律的成功人士学习，你会发现自律不能只是偶尔为之，它必须成为你的生活方式。培养自律最佳的方式是为自己制定系统及常规，特别是在你视为重要的需要长期的成长及追求成功的指标项目上。例如：为了持续的写作及演讲，我每天固定将所读的资料存档起来，以作为日后参考之用。再者，我在1998年12月心脏病发作，之后就养成每天早晨运动的习惯。这些都不是我做做停停的事，我会在有生之年持续下去。
3、向你的借口挑战
如果想培养自律的生活方式，首要的功课之一就是破除找借口的倾向。正如法国古典文学作家佛朗哥所说：“我们所犯的过错，几乎都比用来掩饰的方法，更值得原谅。”如果你有几个令你无法自律的理由，那么，你要认清它们只不过是一堆借口罢了。如果你想成为更有成效的领袖，就必须向你的借口提出挑战。
4、工作完成之前,先把奖励挪开
著名作家麦克?狄朗尼说过这么一句智慧的隽语：“任何一个企业或机构，如果给予怠惰者和贡献者同等待遇，那么，你将会发现前者越来越多，后者越来越少。”如果你缺乏自律，那么你可能就是把甜点放在正餐之前享用的那种人。
以下的小故事说明了暂停奖励的威力。一对老夫妇来到露营区扎营，两天之后，有一家人也到达隔壁的营地。当这家人的度假车一停稳妥当，就看见这对夫妇和三个孩子一拥而下，一个孩子迅速地搬下冰柜、背包和其他用品，另外两个孩子立即把帐篷支开，前后不到15分钟，整个营盘便布置就绪。
隔壁的老夫妇看得目瞪口呆。“你们这家人真是少见的露营高手呀！”老先生充满赞佩地对新邻居称赞道。“其实做事情只要有系统就好办多了，”隔壁的年轻爸爸回答：“我们事先规定，在营地架设完成之前，没有一个人可以去洗手间。”
5、把目光注视在结果上
无论任何时候，只要你把注意力放到工作的难度本身上，而不考虑结果和奖赏，就很容易灰心丧气；如果沉浸于其中太久，就会养成自怜的毛病。因此，下次当你再面对一件不得不做的任务，心中开始企图抄捷径而不按规矩踏踏实实去完成时，切记：要打消自己这样的盘算，把目光转回到目标上。认真权衡按部就班的好处，花工夫彻底做好它。
任何一个企业或机构，如果给予怠惰者和贡献者同等待遇，那么，你将会发现前者越来越多，后者越来越少。
反思一下自己
诙谐作家杰克森?布朗比喻得好：“缺少了自律的才华，就好像穿上溜冰鞋的八爪鱼。眼看动作不断可是却搞不清楚到底是往前、往后，或是原地打转。”如果你知道自己有几分才华，而且工作量实在不少，却又看不见太多成果，那么你很可能缺少自律。
回头看看上个星期的工作日程吧，有多少时间是花在规律性的活动上的？你是否在专业方面提升了自己的能力？是否注重身体的锻炼和保养？你的收入是否部分留作储蓄或投资？如果以上问题的答案都难以肯定，而你正安慰自己以后再做也不迟；或许，这就表示你需要在自律上下一些工夫了。
对症下药
为了改进自己的自律能力，你可以试试下面几个方式。
订出你行事的优先顺序。想一想，试着举出生活中两、三个对你最为重要的事情。以它们为标题，依次写下你能够以自律来培养、提升它的步骤。排出一套每天或每周执行的计划，使你那有规律的行动带来可以预期的效果。
列出你的理由。花一些时间把前述行动所能带来的好处列出来。将这些好处张贴在你每天可以看见的地方，当你泄气或想放弃时，就把这张单子大声念给自己听。把借口丢进垃圾筒。写下每一项你可能半途而废的理由，逐一把它们念出来，对自己宣布这些理由不能成为你的借口。如果有一两样看似合理，就找出解决的办法，使它不能困扰你。不要容许自己有任何理由放弃自律。务必牢记，惟有不断在自律中行动，才有能力逐步达成梦想。
趋早培养自律
在加拿大有一处森林苗圃的墙上贴着这样一句话:“种下一颗大树的最好时机是
25年前，……第二个好时机就是今天。”今天就让我们种下自律这颗树苗吧。
自律
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在美国一所大学的日文班里，突然出现了一个50多岁的老太太。开始大家并没感到奇怪。在这个国度里，人人都可以挑自己开心的事做。可过了不长时间，年轻人们发现这个老太太并非是退休之后为填补空虚才来这里的。每天清晨她总是最早来到教室，温习功课，认真地跟着老师阅读。老师提问时她也会出一脑袋汗。她的笔记记得工工整整。不久年轻人们就纷纷借她的笔记来做参考。每次考试前老太太更是紧张兮兮地复习、补缺。
有一天，老教授对年轻人们说：“做父母的一定要自律才能教育好孩子，你们可以问问这位令人尊敬的女士，她一定有一群有教养的孩子。”
一打听，果然，这位老太太叫朱木兰，她的女儿是美国第一位华裔女部长——赵小兰。
自律格言
1、立志言为本，修身行乃先——唐吴叔达
2、一个知识不全的人可以用道德去弥补，而一个道德不全的人却难以用知识去弥补——意大利但丁
3、自制是一种秩序，一种对于快乐与欲望的控制——古希腊柏拉图
4、品行是一个人的内在，名誉是一个人的外貌——英国莎士比亚
5、勿以恶小而为之，勿以善小而不为——三国刘备
6、不患人之不能，而患己之不勉——北宋王安石
7、一个人一旦明白事理，首先就要做到诚实而有节制——法国德拉克罗瓦
8、不奋发，则心日颓靡；不检束，则心日恣肆——北宋朱熹
9、征服自己的一切弱点，正是一个人伟大的起始——沈从文
10、如若你想征服全世界，你就得征服自己——俄陀思妥耶夫斯基
11、任何一种不为集体利益打算的行为，都是自杀的行为，它对社会有害，也对自己有害——原苏联马卡连柯
12、个人勇敢是没有意义的，重要的是个人从属于全体——德国黑格尔
13、一个年轻人，心情冷下来时，头脑会变得健全——法国巴尔扎克
14、在今天和明天之间，有一段很长的时期；趁你还有精神的时候，学习迅速地办事——德国歌德
1. 遵守诺言就象保卫你的荣誉一样。——（法）巴尔扎克
一言既出，驷马难追。——中国俗语
对人以诚信，人不欺我；对事以诚信，事无不成。
——（中）冯玉祥
信用既是无形的力量，也是无形的财富。
——（日）松下幸之助
良心是我们每个人心头的岗哨，它在那里值勤站岗，监视着我们别做出违法的事情来。——（英）毛姆
一言既出，驷马难追。——中国谚语
走正直诚实的生活道路，必定会有一个问心无愧的归宿。
——（苏）高尔基
不要说谎，不要害怕真理。——（俄）列夫.托尔斯泰
坦白是诚实和勇敢的产物。——（美）马克.吐温
失足，你可以马上恢复站立；失信，你也许永难挽回。
——（美）富兰克林
一个人严守诺言，比守卫他的财产更重要。——（法）莫里哀
对自己真实，才不会对别人欺诈。——（英）莎士比亚
信用难得易失。费10年功夫积累的信用往往会由于一时的言行而失掉。——（日）池田大作
人际关系最重要的，莫过于真诚，而且要出自内心的真诚。真诚在社会上是无往不利的一把剑，走到哪里都应该带着它。
——（中）三毛
信用就像一面镜子，只要有了裂缝就不能像原来那样连成一片。——（瑞士）阿米尔
闪光的东西，并不都是金子；动听的语言，并不都是好话。
——（英）莎士比亚
守信用胜过有名气。——（美）罗斯福
诚实比一切智谋更好，而且它是智谋的基本条件。
——（德）康德
失掉信用的人，在这个世界上已经死了。——（英）哈伯特
（以上名人名言摘自
1. 遵守诺言就象保卫你的荣誉一样。——（法）巴尔扎克
一言既出，驷马难追。——中国俗语
对人以诚信，人不欺我；对事以诚信，事无不成。
——（中）冯玉祥
信用既是无形的力量，也是无形的财富。
——（日）松下幸之助
良心是我们每个人心头的岗哨，它在那里值勤站岗，监视着我们别做出违法的事情来。——（英）毛姆
一言既出，驷马难追。——中国谚语
走正直诚实的生活道路，必定会有一个问心无愧的归宿。
——（苏）高尔基
不要说谎，不要害怕真理。——（俄）列夫.托尔斯泰
坦白是诚实和勇敢的产物。——（美）马克.吐温
失足，你可以马上恢复站立；失信，你也许永难挽回。
——（美）富兰克林
一个人严守诺言，比守卫他的财产更重要。——（法）莫里哀
对自己真实，才不会对别人欺诈。——（英）莎士比亚
信用难得易失。费10年功夫积累的信用往往会由于一时的言行而失掉。——（日）池田大作
人际关系最重要的，莫过于真诚，而且要出自内心的真诚。真诚在社会上是无往不利的一把剑，走到哪里都应该带着它。
——（中）三毛
信用就像一面镜子，只要有了裂缝就不能像原来那样连成一片。——（瑞士）阿米尔
闪光的东西，并不都是金子；动听的语言，并不都是好话。
——（英）莎士比亚
守信用胜过有名气。——（美）罗斯福
诚实比一切智谋更好，而且它是智谋的基本条件。
——（德）康德
失掉信用的人，在这个世界上已经死了。——（英）哈伯特
人而无信，不知其可也——孔子
言无常信，行无常贞，惟利所在，无所不倾，若是则可谓小人矣——荀子
信犹五行之土，无定位，无成名，而水金木无不待是以生者。——朱熹
若有人兮天一方，忠为衣兮信为裳。——卢照龄
你必须以诚待人，别人才会以诚相报——李嘉诚
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时序分析基础与时钟约束实例1
时序分析基础与时钟约束实例（1） 文中实例配套SF-CY3开发套件。更多内容请参考《SF-CY3 FPGA套件开发指南》。 何谓静态时序分析（STA，Static Timing Analysis）？ 首先，设计者应该对FPGA内部的工作方式有一些认识。FPGA的内部结构其实就好比一块PCB板，FPGA的逻辑阵列就好比PCB板上的一些分立元器件。PCB通过导线将具有相关电气特性的信号相连接，FPGA也需要通过内部连线将相关的逻辑节点导通。PCB板上的信号通过任何一个元器件都会产生一定的延时，FPGA的信号通过逻辑门传输也会产生延时。PCB的信号走线有延时，FPGA的信号走线也有延时。这就带来了一系列问题，一个信号从FPGA的一端输入，经过一定的逻辑处理后从FPGA的另一端输出，这期间会产生多大的延时呢？有多个总线信号从FPGA的一端输入，这条总线的各个信号经过逻辑处理后从FPGA 的另一端输出，这条总线的各个信号的延时一致吗？之所以关心这些问题，是因为过长的延时或者一条总线多个信号传输时间的不一致，不仅会影响FPGA本身的性能，而且也会给FPGA之外的电路或者系统带来诸多问题。 言归正传吧，之所以引进静态时序分析的理论也正是基于上述的一些思考。它可以简单的定义为：设计者提出一些特定的时序要求（或者说是添加特定的时序约束），套用特定的时序模型，针对特定的电路进行分析。分析的最终结果当然是要求系统时序满足设计者提出的要求。 下面举一个最简单的例子来说明时序分析的基本概念。假设信号需要从输入到输出在FPGA内部经过一些逻辑延时和路径延时。系统要求这个信号在FPGA内部的延时不能超过15ns，而开发工具在执行过程中找到了如图所示的一些可能的布局布线方式。那么，怎样的布局布线能够达到系统的要求呢？仔细分析一番，发现所有路径的延时可能为14ns、15ns、16ns、17ns、18ns，有两条路径能够满足要求，那么最后的布局布线就会选择满足要求的两条路径之一。 静态时序分析的前提就是设计者先提出要求，然后时序分析工具才会根据特定的时序模型进行分析，即有约束才会有分析。若设计者不添加时序约束，那么时序分析就无从谈起。特权同学常常碰见一些初学者在遇到问题时不问青红皂白就认为是时序问题，实际上只有在添加了时序约束后，系统的时序问题才有可能暴露出来。 下面我们再来看一个例子，我们假设有4个输入信号，经过FPGA内部一些逻辑处理后输出。FPGA内部的布线资源有快有慢之分，好比国道和高速公路。通过高速通道所需要的路径延时假设为3ns-7ns，但只有两条可用；而通过慢速通道的路径延时则>10ns。
ISE时序约束笔记
ISE时序约束笔记 ISE时序约束笔记1——Global Timing Constraints 时序约束和你的工程 执行工具不会试图寻找达到最快速的布局&布线路径。——取而代之的是，执行工具会努力达到你所期望的性能要求。 性能要求和时序约束相关——时许约束通过将逻辑元件放置的更近一些以缩短布线资源从而改善设计性能。 没有时序约束的例子 该工程没有时序约束和管脚分配 ——注意它的管脚和放置 ——该设计的系统时钟频率能够跑到50M 时序约束的例子
和上面是相同的一个设计，但是加入了3个全局时序约束。 ——它最高能跑到60M的系统时钟频率 ——注意它大部分的逻辑的布局更靠近器件边沿其相应管脚的位置 更多关于时序约束 时序约束应该用于界定设计的性能目标 1.太紧的约束将会延长编译时间 2.不现实的约束可能导致执行工具罢工 3.查看综合报告或者映射后静态时序报告以决定你的约束是否现实 执行后，查看布局布线后静态时序报告以决定是否你的性能要求达到了——如果约束要求没有达到，查看时序报告寻找原因。 路径终点 有两种类型的路径终点： 1.I/O pads 2.同步单元（触发器，锁存器，RAMs） 时序约束的两个步骤： 1.路径终点生产groups（顾名思义就是进行分组） 2.指点不同groups之间的时序要求 全局约束使用默认的路径终点groups——即所有的触发器、I/O pads等 ISE时序约束笔记2——Global Timing Constraints 问题思考 单一的全局约束可以覆盖多延时路径 如果箭头是待约束路径，那么什么是路径终点呢？ 所有的寄存器是否有一些共同点呢？
Quartus_II_时钟约束概念
Support of SDC Timing Constraints 1. Clock（时钟）： create_clock命令为任何register, port或pin进行时钟特性描述，使其具有独一的时钟特性。 create_clock-period
Quartus II 时钟约束概念
Quartus II Handbook, Volume 3 6-28 时钟约束（Clock Specification）： 约束所有时钟（包括你的设计中特有的时钟）对准确的时序分析结果而言是必不可少的。Quartus II TimeQuest Timing Analyzer为各种各样的时钟配置和典型时钟提供许多SDC命令。 这个章节将介绍SDC可用的应用编程接口，以及描述指定的时钟特性。 时钟（Clocks） 使用create_clock命令为任何register, port或pin进行时钟特性描述，使其具有独一的时钟特性。例6–2展示了create_clock命令： Example 6–2. create_clock Command create_clock -period
Example 6–3. 100MHz Clock Creation create_clock –period 10 –waveform { 0 5 } clk Example 6–4和上例相差90度的相位。 Example 6–4. 100MHz Shifted by 90 Degrees Clock Creation create_clock –period 10 –waveform { 2.5 7.5 } clk_sys 使用create_clock命令约束时钟缺省的source Latency值为0。Quartus II TimeQuest Timing Analyzer自动为非虚拟时钟（non-virtual clocks）计算时钟网络延时（clock’s network latency）。 Quartus II Handbook, Volume 3 6-29 生成时钟（Generated Clocks） Quartus II TimeQuest Timing Analyzer可以把修改或改变主时钟（或者引入时钟）特性的分频时钟、波纹时钟和电路作为生成时钟。 你可以定义这些电路的输出作为生成时钟。这些定义可以让Quartus II TimeQuest Timing Analyzer分析这些时钟以及关联的时钟网络延时（network latency）。 使用create_generated_clock命令定义生成时钟。 Example 6–5. create_generated_clock Command create_generated_clock [-name
时序约束实例
用Quartus II Timequest Timing Analyzer进行时序分析：实例讲解 (一) (2012-06-21 10:25:54) 转载▼ 标签： 杂谈 一，概述 用Altera的话来讲，timequest timing analyzer是一个功能强大的，ASIC-style的时序分析工具。采用工业标准--SDC（synopsys design contraints）--的约束、分析和报告方法来验证你的设计是否满足时序设计的要求。在用户的角度，从我使用TimeQuest的经验看，它与IC设计中经常用到的比如prime time，time craft等STA软件是比较类似的。用过prime time或time craft的朋友是非常容易上手的。 在这一系列的文章里，我将会拿一个DAC7512控制器的verilog设计作为例子，详细讲解如何使用TimeQuest进行时序设计和分析。 二，TimeQuest的基本操作流程 做为altera FPGA开发流程中的一个组成部分，TimeQuest执行从验证约束到时序仿真的所有工作。Altera推荐使用下面的流程来完成TimeQuest 的操作。
1. 建立项目并加入相关设计文件 不管做什么事情，都需要有一个目标或者说对象。我们用TimeQuest 做时序分析，当然也需要一个对象，这个对象实际上就是我们的设计。所以首先是要建立一个Quartus II的项目，并把所有需要的设计文件都加入到项目中去。需要注意的一点是，这里的设计文件，不仅仅包含逻辑设计相关的文件，也包含已经存在的时序约束文件，当然，需要以synopsys Design Constraints(.sdc)的格式存在的。 2. 对项目进行预编译（initial compilation） 项目建立以后，如果从来没有对项目进行过编译的话，就需要对项目进行预编译。这里的预编译是对应于全编译（full compilation）来讲的，我们可以理解为预编译是对项目进行部分的编译，而全编译是对项目进行完整的编译。做预编译的目的是为了生成一个initial design database，
基于时序逻辑的工作流建模与分析方
基于时序逻辑的工作流建模与分析方法1 王远，范玉顺 (清华大学自动化系,北京 100084) 摘要提出了一种基于活动时序逻辑(TLA)的工作流建模与模型分析的形式化方法。该方法将模型及模型的性质都表示为一个TLA公式，对工作流模型性质的分析可以等价为对TLA中两个公式之间是否存在蕴涵关系的检验，从而建立了一个工作流模型各层次分析统一框架。一个工作流建模和分析的实例验证了所提出方法的有效性，该方法在建模、模型分析以及指导模型设计等方面都有较好的应用前景。 关键词工作流，活动时序逻辑，工作流模型分析 1基金项目：国家自然科学基金项目（60274046） 0 引言 工作流管理是实现企业过程集成和提高企业运行效率、柔性的一种全面的支撑技术。该技术在办公自动化(OA)、计算机支持的协同工作(CSCW)、经营过程重组(BPR)等几个领域中的应用证明,工作流模型的合理性验证与分析是成功实施工作流管理的关键[1]。工作流模型分析可以分为逻辑、时间和性能三个层次。逻辑层次关心的是工作流模型中事件点与事件点之间的关系,时间层次的分析是在逻辑层次的基础上研究模型中时间段与时间段之间的关系,而性能层次分析一般是指(考虑资源信息) 通过仿真或严格的理论分析,获得与系统性能相关的量化指标,来评估建立的工作模型是否满足目标需求。 工作流模型的验证与分析的方法与建模方法密切相关。工作流建模方法可以分为非形式化方法与形式化方法[2]。非形式化方法主要包括活动网络图法、ECA(Event-Condition-Action)规则方法、面向系统交互的工作流建模语言等，这些非形式化的建模方法普遍缺乏对模型验证与分析的支持。工作流建模的形式化方法以基于Petri网的建模方法为主，并在此基础上形成了一些工作流模型验证与分析的方法，然而这些基于Petri网的方法存在两个问题： 一是没有统一的方法框架，无法满足工作流模型多种性质的验证需要，而是针对一种性质，提出一种特殊的高级Petri网建模方法，找到该性质在Petri网中的表达方式，并针对这种表达方式提出一种验证算法，比如，用户需要验证模型中两个活动之间的时间距离约束，现有的方法无法验证，就只能依靠研究人员的创造力，提出一种特殊的Petri网，并发展一种专门的验证方法；二是在指导工作流模型的设计和工作流模型的综合方面无法满足需要，比如要设计一个满足给定性质的工作流模型，现有的模型验证方法就无法提供有力的支持。针对上述工作流模型分析验证中存在的问题，本文用时序逻辑作为理论基础，提出了一种基于时序逻辑的工作流建模与分析方法，为工作流模型各个层次的验证与分析提供了一种新思路。 1 TLA基本概念 时序逻辑作为一种表示各种动态系统行为和性质的逻辑语言，近年来在反应系统、实时系统的表示与验证、网络协议的分析、多媒体通信同步以及自然语言理解、专家系统、人工智能等方面得到了广泛的应用[3-5]。在本文提出的基于时序逻辑的工作流建模分析方法中，一个工作流过程模型被描述为一个时序逻辑系统中的公式，同时该模型需要被验证的和分析的性质也表示为一个时序逻辑公式，该方法对所验证的性质并没有特殊的限定。要分析工作流模型是否满足该性质，只需在相应的逻辑系统中利用逻辑推理和模型检查等技术检验这两个公式之间是否存在蕴涵关系。这就使得对工作流模型各层次的验证可以统一到一个方法框架中来。同时，由于在时序逻辑中并不区分公式表示的是模型还是模型的性质，这使得本文提出的方法在指导工作流模型的设计和工作流模型的综合方面有较好的应用前景。 本文使用的时序逻辑系统是活动时序逻辑
TimeQuest约束外设之诡异的Create Generated Clocks用法
最近在altera FPGA里设计一个外设的驱动模块，模块本身逻辑很简单如下图所示，但是模块和外设之间的时序约束问题搞的很头疼,今天先讲讲总结的一些Timequest下外设约束方法，特别是那毫无用户体验而言的Create Generated Clocks用法。 要让外设正确接收FPGA发出的数据，需要dout和clkout满足外设的建立保持时间，如下图所示。
时序分析是基于源reg的Tco、目的reg的Tsu，源reg到目的reg的Tdelay路径延迟以及到两个reg的clk skew计算出来的，现在Timequest 不知道外设接收reg和时钟输入端的延迟参数，无法分析，还需分若干步配置： 1.使用Create Clocks建立系统时钟sysclk create_clock -name {sysclk} -period 20.000 -waveform { 0.000 10.000 } [get_ports {sysclk}] Timequset里的所有时钟都需要手动设置，首先设置系统时钟，后面的时钟都要基于这个时钟才能生成。 2.使用Create Generated Clocks建立输出时钟clkout 外设的时钟源于FPGA的输出port clkout，如果不建立时钟，timequest只会把clkout当作一个普通的输出引脚，时序分析器认为目的reg缺少驱动时钟，无法分析。Timequest中将通过倍频、分频或者移相等生成的时钟都归为Generated Clocks，你可以使用Create Clocks创建试一下，不会提示创建失败，但是在最后的时序分析里不会加入clkout的clock network delay，Timequest没有你想象的那么智能，知道clkout 是从一个分频模块输出，自动加入模块延迟分析，它不知道这些。所以还是使用Create Generated Clocks来创建吧，先填写源时钟sysclk，再填写生成时钟和源时钟的关系，2分频，最后指定target 生成时钟到clkout引脚，这三个步骤看似没问题，结果却是创建失败，提示找不到sysclk 到clkout之间的路径，如下所示。 Warning: No paths exist between clock target "clk_out" of clock "clkout" and its clock source. Assuming zero source clock latency. 但是sysclk到clkout明明是有路径的啊，之间的逻辑也很简单，就是一个二分频关系，bdf图如下所示。 clk_div模块的代码如下： reg clk_div; always @(posedge clk or negedge rset_n) begin if(!rset_n) clk_div <= 0; else clk_div <= ~clk_div; end 尝试了很多方法都无效，最终实验成功了一种自认为很别扭的方法，“曲线救国”分两步走： 首先Create Generated Clocks 从引脚sysclk 到寄存器clk_div create_generated_clock -name {clk_div_r} -source [get_ports {sysclk}] -divide_by 2 -master_clock {sysclk} [get_registers {clk_div:inst4|clk_div}]
FPGA设计,视时序为一切
FPGA设计，视时序为一切 当您的FPGA 设计无法满足时序性能目标时，其原因可能并不明显。解决方案不仅取决于FPGA 实现工具为满足时序要求而优化设计的能力，还取决于设计人员指定前方目标，诊断并隔离下游时序问题的能力。目前，设计人员掌握了一些使用技巧，可以帮助您设置时钟；通过Synopsys Synplify Premier 等工具正确设置时序约束；然后调整参数，以满足赛灵思FPGA 设计的性能目标。 有多个攻克角度，其中包括： ?更好的设计设置，例如完整、准确的时序约束和时钟规格； ?节省时间的设计技术，例如仔细RTL编码，以求更佳的性能效果，以及将造成最大性能问题的设计部件整合在一起，从而缩短随后调整设计时序的迭代运行时间。 ?综合关联，并布局布线时序，以产生更好的时序结果质量(QoR)和时序收敛。 现在从三个方面详细介绍一下这些技术，并检测如何使用以实现您的时序目标。 您需要确认您已经充分、完全地对您的设计进行约束，且未过度约束。 第一步：更好的设计设置 最大的成本开销来自于指定正确、完整的设计约束条件。这些约束条件可以在设计意图和设计性能目标与综合工具之间实现通信。综合设计之后，这些约束条件和关键路径信息将自动传递至Vivado?Design Suite布局布线(P&R)工具，以进一步确保满足时序要求。 综合工具可以帮助您应对设置综合前约束这项艰巨的任务。您的任务清单如下： 1.识别时钟 2.识别并创建时钟组和时钟关系 3.约束时钟 4.约束设计输入和输出 5.定义多周期路径和错误的路径 您需要确认已经充分、完全地对您的设计进行约束，且未过度约束。过度约束将导致运行时间延长，并有可能报告错误的关键路径。务必要指定多周期和错误路径，并对衍生时钟设置约束(define_path_delay, define_false_path)。 设置Vivado流程的初始约束文件 由于约束条件设置工作非常困难，因此综合软件可以提供一个初始约束模版，其中的基础约束和语法可以作为此项工作的起点。例如，在Synplify综合软件中，运行TCL实用程序为特定的设计创建一个初始FDC文件： TCL: create_fdc_template 图1给出了该流程将生成的约束文件(.fdc)的实例。该实例中，您可以看到声明时钟、时钟组（时钟之间的关系）和输入/输出延迟等关键项目已经纳入考虑范围。 针对Vivado Design Suite流程中约束设置的最佳实践 在Vivado Design Suite流程中设置约束条件时，要确保进行以下操作： ?定义输入端口或与输入端口连接的网络上的所有基础时钟。
入门资料：FPGA时序分析报告基础与时钟约束实例
入门：FPGA时序分析基础与时钟约束实例 2013-07-16 何谓静态时序分析（STA，Static Timing Analysis）？ 首先，设计者应该对FPGA内部的工作方式有一些认识。FPGA的内部结构其实就好比一块PCB 板，FPGA的逻辑阵列就好比PCB板上的一些分立元器件。PCB通过导线将具有相关电气特性的信号相连接，FPGA也需要通过内部连线将相关的逻辑节点导通。PCB板上的信号通过任何一个元器件都会产生一定的延时，FPGA的信号通过逻辑门传输也会产生延时。PCB的信号走线有延时，FPGA的信号走线也有延时。这就带来了一系列问题，一个信号从FPGA的一端输入，经过一定的逻辑处理后从FPGA的另一端输出，这期间会产生多大的延时呢？有多个总线信号从FPGA的一端输入，这条总线的各个信号经过逻辑处理后从FPGA的另一端输出，这条总线的各个信号的延时一致吗？之所以关心这些问题，是因为过长的延时或者一条总线多个信号传输时间的不一致，不仅会影响FPGA本身的性能，而且也会给FPGA之外的电路或者系统带来诸多问题。 言归正传吧，之所以引进静态时序分析的理论也正是基于上述的一些思考。它可以简单的定义为：设计者提出一些特定的时序要求（或者说是添加特定的时序约束），套用特定的时序模型，针对特定的电路进行分析。分析的最终结果当然是要求系统时序满足设计者提出的要求。 下面举一个最简单的例子来说明时序分析的基本概念。假设信号需要从输入到输出在FPGA内部经过一些逻辑延时和路径延时。系统要求这个信号在FPGA内部的延时不能超过15ns，而开发工具在执行过程中找到了如图所示的一些可能的布局布线方式。那么，怎样的布局布线能够达到系统的要求呢？仔细分析一番，发现所有路径的延时可能为14ns、15ns、16ns、17ns、18ns，有两条路径能够满足要求，那么最后的布局布线就会选择满足要求的两条路径之一。 静态时序分析的前提就是设计者先提出要求，然后时序分析工具才会根据特定的时序模型进行分析，即有约束才会有分析。若设计者不添加时序约束，那么时序分析就无从谈起。特权同学常常碰见一些初学者在遇到问题时不问青红皂白就认为是时序问题，实际上只有在添加了时序约束后，系统的时序问题才有可能暴露出来。 下面我们再来看一个例子，我们假设有4个输入信号，经过FPGA内部一些逻辑处理后输出。FPGA内部的布线资源有快有慢之分，好比国道和高速公路。通过高速通道所需要的路径延时假设为3ns-7ns，但只有两条可用；而通过慢速通道的路径延时则>10ns。
让-XDC-时序约束为您效力
让-XDC-时序约束为您效力
让XDC 时序约束为您效力 作者：Adam Taylor e2v 公司首席工程 师aptaylor@https://www.360docs.net/doc/0b2658988.html, 时序和布局约束是实现设计要求的关键因素。本文是介绍其使用方法的入门读物。 完成RTL 设计只是FPGA 设计量产准备工作中的一部分。接下来的挑战是确保设计满足芯片内的时序和性能要求。为此，您经常需要定义时序和布局约束。我们了解一下在基于赛灵思
图1–时钟域CLK1 和CLK2 相互之间异步。您可通过在约束文件中声明时钟组来管理时钟路径之间的关系。当声明时钟组时，Vivado 工具不会对组内定义的时钟之间的任何方向执行时序分析。 为了有助于生成时序约束，Vivado 工具将时钟定义为三种类型：同步、异步或不可扩展。?同步时钟具有可预测的时序/相位关系。通常主时钟及其衍生时钟符合这种特性，因为它们具有公共的根起源和周期。
?异步时钟之间不具备可预测的时序/相位关系。通常不同的主时钟（及其衍生时钟)符合这种特性。异步时钟有不同的起源。 ?如果超过1,000个周期后，仍无法确定公共周期，那么两个时钟就是不可扩展的。如果是这种情况，将使用1,000 个周期内的最差建立时间关系。不过，无法保证这就是实际的最差情况。使用Vivado 生成的时钟报告来确定您所处理的时钟是哪种类型。该报告可帮助您识别异步和不可扩展时钟。 声明多周期路径能实现更合适而且要求放松的时序分析，从而让时序引擎集中处理其它更关键的路径。
识别出这些时钟后，您就可利用“set clock group”约束禁止它们之间的时序分析。Vivado 套件使用的是赛灵思设计约束(XDC)，其基于广泛使用的Tcl 约束格式的Synopsys 设计约束(SDC)。通过XDC 约束，您可使用以下命令定义时钟组： set_clock_groups -name -logically_exclusive -physically_exclusive -asynchronous -group -name 是为组赋予的名称。-group 选项是定义组成员（即没有时序关系的时钟）的位置。当有多个用来驱动时钟树的时钟源可供选择，包括BUFGMUX 和BUFGCTL，应使用logically 和physically exclusive 选项。从而，这些时
ISE中约束文件的编写
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图4-73启动Constrains Editor引脚约束编辑 在“Ports”选项卡中可以看到，所有的端口都已经罗列出来了，如果要修改端口和FPGA管脚的对应关系，只需要在每个端口的“Location”列中填入管脚的编号即可。例如在UCF文件中描述管脚分配的语法为： NET “端口名称” LOC = 引脚编号; 需要注意的是，UCF文件是大小敏感的，端口名称必须和源代码中的名字一致，且端口名字不能和关键字一样。但是关键字NET是不区分大小写的。 3．编辑约束文件 在工程管理区中，将“Source for”设置为“Synthesis/Implementation”，然后双击过程管理区中“User Constrains”下的“Edit Constraints (Text)”就可以打开约束文件编辑器，如图4-73所示，就会新建当前工程的约束文件。
图4-73 用户约束管理窗口 4.4.2 UCF文件的语法说明 1．语法 UCF文件的语法为： {NET|INST|PIN} "signal_name" Attribute; 其中，“signal_name”是指所约束对象的名字，包含了对象所在层次的描述；“Attribute”为约束的具体描述；语句必须以分号“；”结束。可以用“#”或“/* */”添加注释。需要注意的是：UCF文件是大小写敏感的，信号名必须和设计中保持大小写一致，但约束的关键字可以是大写、小写甚至大小写混合。例如： NET "CLK" LOC = P30; “CLK”就是所约束信号名，LOC = P30；是约束具体的含义，将CLK信号分配到FPGA的P30管脚上。 对于所有的约束文件，使用与约束关键字或设计环境保留字相同的信号名会产生错误信息，除非将其用" "括起来，因此在输入约束文件时，最好用" "将所有的信号名括起来。 2．通配符 在UCF文件中，通配符指的是“*”和“?”。“*”可以代表任何字符串以及空，“?”则代表一个字符。在编辑约束文件时，使用通配符可以快速选择一组信号，当然这些信号都要包含部分共有的字符串。例如： NET "*CLK?" FAST; 将包含“CLK”字符并以一个字符结尾的所有信号，并提高了其速率。 在位置约束中，可以在行号和列号中使用通配符。例如： INST "/CLK_logic/*" LOC = CLB_r*c7; 把CLK_logic层次中所有的实例放在第7列的CLB中。 3．定义设计层次 在UCF文件中，通过通配符*可以指定信号的设计层次。其语法规则为： * 遍历所有层次 Level1/* 遍历level1及以下层次中的模块 Level1/*/ 遍历level1种的模块，但不遍历更低层的模块
DC示例练习笔记
DC 示例练习笔记 1、示例准备 1）DC软件； 2）试验材料准备，构造risc_design文件夹 3）在Verilog文件夹下增加count4.v,count_tb.v源码文件 4）该文件夹复制到虚拟机中 2、示例练习 1）设置库文件 在自己的工作的文件夹下，使用design vision &在后台打开DC图形界面，file->setup 设置link library,target library,symbol library如图，这个库文件在安装目录 dc2016/library/syn文件夹下，复制到自己新建的文件下，在此设置的时候选择即可。
2）使用菜单file->read 读入count4.v count_tb.v文件，查看log打印文件如下read_file -format verilog {/usr/work/risc_design/source/verilog/count4.v} Loading db file '/usr/work/risc_design/libraries/tc6a_cbacore.db' Loading db file '/usr/synopsys/dc2016/libraries/syn/gtech.db' Loading db file '/usr/synopsys/dc2016/libraries/syn/standard.sldb' Loading link library 'cba_core' Loading link library 'gtech' Loading verilog file '/usr/work/risc_design/source/verilog/count4.v' Detecting input file type automatically (-rtl or -netlist). Reading with Presto HDL Compiler (equivalent to -rtl option). Running PRESTO HDLC Warning: Can't read link_library file 'your_library.db'. (UID-3) Compiling source file /usr/work/risc_design/source/verilog/count4.v Inferred memory devices in process in routine count4 line 14 in file '/usr/work/risc_design/source/verilog/count4.v'. =================================================== ============================ | Register Name | Type | Width | Bus | MB | AR | AS | SR | SS | ST | =================================================== ============================ | q_reg | Flip-flop | 4 | Y | N | N | N | N | N | N | =================================================== ============================ Presto compilation completed successfully. Current design is now '/usr/work/risc_design/source/verilog/count4.db:count4' Loaded 1 design. Current design is 'count4'. design_vision> Current design is 'count4'.
Timequest Timing Analyzer进行时序分析
用Quartus II ： 实例讲解 (一) viatuzi 一，概述 用Altera的话来讲，timequest timing analyzer是一个功能强大的，ASIC-style的时序分析工具。采用工业标准--SDC（synopsys design contraints）--的约束、分析和报告方法来验证你的设计是否满足时序设计的要求。在用户的角度，从我使用TimeQuest的经验看，它与IC设计中经常用到的比如prime time，time craft等STA软件是比较类似的。用过prime time或time craft的朋友是非常容易上手的。 在这一系列的文章里，我将会拿一个DAC7512控制器的verilog设计作为例子，详细讲解如何使用TimeQuest进行时序设计和分析。 二，TimeQuest的基本操作流程 做为altera FPGA开发流程中的一个组成部分，TimeQuest执行从验证约束到时序仿真的所有工作。Altera推荐使用下面的流程来完成TimeQuest的操作。 1.建立项目并加入相关设计文件 不管做什么事情，都需要有一个目标或者说对象。我们用TimeQuest做时序分析，当然也需要一个对象，这个对象实际上就是我们的设计。 所以首先是要建立一个Quartus II的项目，并把所有需要的设计文件都加入到项目中去。需要注意的一点是，这里的设计文件，不仅仅包含逻辑设计相关的文件，也包含已经存在的时序约束文件，当然，需要以synopsys Design Constraints(.sdc)的格式存在的。
3.向设计中添加时序约束 在用TimeQuest做时序分析之前，必须要指定出对时序的要求，也就是我们通常所说的时序约束。这些约束包括时钟，时序例外（timing exceptions）和输入/输出延时等。 默认情况下，Quartus II 软件会给所有没有被下约束的时钟都设定为 1GHz。没有任何的时序例外，也就是说所有的timing path都按1T去check。所有的输入/输出的延迟都按0来计算。这显然不符合绝大多数设计的时序要求，所以有必要根据设计的特性，添加必要的时序约束。 如上所述，时序约束主要包括三类： 时钟，时序例外和输入/输出延迟。其中时钟和输入/输出延迟可以认为是在某种程度上增强时序设计的要求。而时序例外可以认为是在某种程度上降低时序设计的要求。 比如说，仅仅设定一个时钟的频率为100MHz的话，这个时钟域里所有timing path都需要能工作在100MHz下。这显然是增强了时序设计的要求。可是如果在这个时钟域下面，有部分timing path是不需要做1T的check的，那么就可以通过添加时序例外来避免对这些timing path做1T的check，即降低了时序设计的要求。 在用TimeQuest做时序分析时，如果非常熟悉设计的构架和对时序的要求，又比较熟悉sdc的相关命令，那么可以直接在sdc文件里输入时序约束的命令。而通常情况下，可以利用TimeQuest GUI提供的设定时序约束的向导添加时序约束。不过要注意的是，用向导生成的时序约束，并不会被直接写到sdc文件里，所以如果要保存这些时序约束，必须在TimeQuest用write sdc的命令来保存所生成的时序约束。 4.执行完整的编译 在设定好时序约束以后，就需要对整个设计进行完整的编译。在编译过程中，软件会优化设计的逻辑、布局布线等来尽可能满足所有的时序约束。
FPGA基于output delay的IO约束实例分析
基于output delay的IO约束实例分析 对于源同步电路，需要将数据和时钟分开送往目的芯片，通常的做法是让时钟和数据分别通过ODDR输出，但此时默认输出路径不做时序约束，所以会导致工程时序收敛但是上板出问题的现象发生，主要还是时序出现了问题。造成这些误差的终极原因有下面几点：1、FPGA内不同Corner下器件（主要是BUF）的延迟差距大；2、数据和时钟在板级线延迟误差；3、目的芯片的setup和hold时间影响；4、目的芯片阈值电压影响。 对于上述原因产生的影响，现有的做法主要为时钟相位偏移和在数据通道加delay，两种做法框图如下，左边为加output delay，右边为相位偏移： 图1 加delay和相位偏移框图 对于相位偏移，做法为PLL输出两路相位不同的时钟，一路偏移0度相位，一路偏移x 度相位，这种做法很难用约束的方法检查正确性，但是可以通过实验的方法改变x的值，使数据和时钟满足后级芯片的时序，是一个简单易用的方法，缺点是调整不够精确。 由于FPGA中IOB资源含有output delay延迟单元，可以以几十ps的精度改变延迟，使得数据通路加delay的方法得以实现。此时可以预先知道板子布线延迟，以及目的芯片寄存器建立保持时间，则可以通过增加约束让vivado软件来进行计算，缺点是前期要精确知道这些参数和延迟，否则约束是不正确的。 仔细考虑发现，两种方法的原理大同小异，实现方法虽然不同，但是都是让时钟路和数据路在时序上分开一段时间，来抵消线延迟和器件误差的影响，从而满足目的芯片的建立保持时间。本文仅总结增加output delay的方式。 一、实例原理分析： 当前实例中，在输出管脚不够用的情况下，将视频输出的24bit缩减为12bit，此时在功能正常的条件下，要求时钟在双沿采样，所以需要用到ODDR将数据转为双沿输出。由于1080p下像素时钟为148.5M，但是当以ODDR输出时相当于近300M的采样率。 图2为当前实例中加了delay的简易框图，晶振输入50MHz时钟通过INBUF给MMCM （实际中还有其他BUF），转换为148.5M的像素时钟，分别驱动时钟和数据通路的ODDR。数据通路中还增加了delay，然后两路信号经过OBUF后输出，最后通过板级走线，输入到目的芯片CH7301的寄存器。
FPGA Quartus_II_时钟约束
FPGA QuartusII 时钟约束 时钟约束（Clock Specification）： 约束所有时钟（包括你的设计中特有的时钟）对准确的时序分析结果而言是必不可少的。Quartus II TimeQuest Timing Analyzer为各种各样的时钟配置和典型时钟提供许多SDC命令。 这个章节将介绍SDC可用的应用编程接口，以及描述指定的时钟特性。 时钟（Clocks） 使用create_clock命令为任何register, port或pin进行时钟特性描述，使其具有独一的时钟特性。例6–2展示了create_clock命令： Example 6–2. create_clock Command create_clock -period
Example 6–4和上例相差90度的相位。 Example 6–4. 100MHz Shifted by 90 Degrees Clock Creation create_clock –period 10 –waveform { 2.5 7.5 } clk_sys 使用create_clock命令约束时钟缺省的source Latency值为0。Quartus II TimeQuest Timing Analyzer自动为非虚拟时钟（non-virtual clocks）计算时钟网络延时（clock’s network latency）。 Quartus II Handbook, Volume 3 6-29 生成时钟（Generated Clocks） Quartus II TimeQuest Timing Analyzer可以把修改或改变主时钟（或者引入时钟）特性的分频时钟、波纹时钟和电路作为生成时钟。 你可以定义这些电路的输出作为生成时钟。这些定义可以让Quartus II TimeQuest Timing Analyzer分析这些时钟以及关联的时钟网络延时（network latency）。 使用create_generated_clock命令定义生成时钟。 Example 6–5. create_generated_clock Command create_generated_clock [-name
赛灵思(Xilinx)FPGA 设计约束的分类
赛灵思（Xilinx）FPGA设计约束的分类 赛灵思中文社区 本文主要通过一个实例具体介绍ISE中通过编辑UCF文件来对FPGA设计进行约束，主要涉及到的约束包括时钟约束、群组约束、逻辑管脚约束以及物理属性约束。 Xilinx定义了如下几种约束类型： ?“Attributes and Constraints” ?“CPLD Fitter” ?“Grouping Constraints” ?“Logical Constraints” ?“Physical Constraints” ?“Mapping Directives” ?“Placement Constraints” ?“Routing Directives” ?“Synthesis Constraints” ?“Timing Constraints” ?“Configuration Constraints” 通过编译UCF（user constraints file）文件可以完成上述的功能。 还是用实例来讲UCF的语法是如何的。 图1 RTL Schematic 图1是顶层文件RTL图，左侧一列输入，右侧为输出，这些端口需要分配相应的FPGA 管脚。
表1 UCF example对上面的UCF文件进行一些注释 该UCF文件主要是完成了管脚的约束、时钟的约束，以及组的约束。第一、二行：主要定义了时钟以及对应的物理管脚。 第一行，端口pin_sysclk_i 分配到FPGA管脚AD12，并放到了pin_sysclk_i group中。那如何得知是AD12的管脚呢，请看图2，FPGA管脚AD12是一个66MHz的外部时钟。FPGA的开发板肯定有电路原理图供你分配外部管脚。 图2电路原理图 图2，电路原理图第二行：时钟说明：周期15ns，占空比50%。关键词TIMESPEC（Timing Specifications），即时钟说明。一般的语法是： TIMESPEC "TSidentifier"=PERIOD "timegroup_name" value [units]; 其中TSidentifier用来指定TS（时钟说明）的唯一的名称。