cadence 学习笔记
1. Allegro中我设置了highlight的颜色为白色，但选中后颜色是白蓝相间的，很不方便查看。是什么地方需要设置，哪位大虾告诉哈我？
答：setup/user preferences/display/display_nohilitefont 这个选项打勾就行了。
2. 不小心按了Highlight Sov后部分线高亮成白色，怎样取消？
答：这个是用来检查跨分割的，取消的办法是：如果是4层板的话，在电源层跟地层都铺上地网络，然后再按Highlight Sov刷新即可。
3. 如何更改Highlight高亮默认颜色？
答：可以在Display->Color/Visibility->Display->Temporary Highlight里修改即可，临时修改颜色可以点Display->Assign Color来实现。
4. 如实现Highlight高亮部分网络，而背景变暗，就像Altium Designer那样？
答：可以在Display->Color/Visibility->Display->Shadow Mode打开该模式，并且选中Dim active layer 即可。
5. 快速切换层快捷键
答：可以按数字区里的“-”或“+”来换层。
6. OrCAD跟Allegro交互时，出现WARNING [CAP0072] Could not find component to highlight 错误等？
答：OrCAD输出网表，Allegro导入网表，确保两者对的上号，然后在Orcad选中元件，再右键Editor Select，即可在Allegro中选中该元件；反过来，在Allegro中要先Highlight某元件，在Orcad中变会选中该元件。
1.ORcad :首先打开orcad和allegro分别占1/2的窗口界面。然后orcad中Tools/creatnetlist/PCB Editor中Create PCB Editor Netlist下的Options中设置导出网表的路径。然后确定导出网表。
2.Allegro:Files/Import/Logic/ 最底下的Import directory中设置刚才导出网表的路径。然后导入即可，只要不出现error即可。
3.操作互动：首先在allegro中选中高亮display/Highlight，然后到orcad中选中一个元件或者引脚哪么对应的allegro中旧高亮显示了。当然了选中Dehighlight就可以不高亮显示了。
7. 关于盲孔及埋孔B/B Via的制作方法？
答：可先制作通孔Thru via，然后Setup->B/B via definitions->Define B/B via，如下图，完成后，再在Constraint Manager->Physical->all layers->vias里添加B/B Via即可。
8. 在用Router Editor做BGA自动扇出时，遇到提示无法找到xxx解决方法？
答：路径里不能有中文或者空格。
9. 在制作封装时,如何修改封装引脚的PIN Number？
答：Edit->Text，然后选中PIN Number修改即可。
10. 对于一些机械安装孔，为什么选了pin后，选中老是删除不了？
答：因为这些Mechanical Pin属于某个Symbol的，在Find里选中Symbols，再右键该机械孔，点Unplace Component即可。
11. 在OrCAD里用Off Page Connector为什么没起到电气连接的作用？
答：先科普下：
1.off_page connector确实是用在不同页间比较合适，同一页中可以选择用连线，总线或者Place net alias来连通管脚，没有见过在同一页中用off_page connector的。
2.off_page connector在电气特性上是没有方向性的，但是在制图时，为了人看方便，所以使用的双向信号和单向信号的符号还是不同的，这是为了让人知道它是输入还是输出。电气特性的连接是在芯片做原理图封装时，对管脚定义时形成的。
原因分析：Off Page Connector用于平坦式电路图中多页面原理图电气连接（这些原理图必须从属于同一个Parent Sheet Symbol）。如下图所示才算同一个Parent sheet symbol。
12. 如何将两块电路板合成一块？
答：先将电路板A导出成Sub-drawing，然后电路板B再导入该Sub-drawing，同时原理图也合成一个原理图，完后创建网表Netlist，电路板B再导入该Netlist，此时电路板B存在一些未名的器件和已名的器件，因为导入Sub-drawing元件布局跟连线都跟原来的保持一致，但是去掉了电路板A中元件的网表信息的，而导入该Netlist则导入了网表信息，为了利用原来的元件布局，可用Swap->Component命令来交换元件网表信息而保持原来的布局不变。
13. 元件封装中的机械安装孔Mechanical Symbol？
答：使用Allegro PCB Design XL的Package symbol模板建立一个元件封装，对于有电气连接性的pin将其按照实际元件的引脚编号。而对于机械安装孔的pin，将其pin number删除掉，表明它是一个非电气连接性的引脚，大多数指安装孔。比如DB9、RJ45等接插件都具有两个（或者以上）的机械孔。
14. Mechanical Symbol已经存在库中，但Place->Manually在Mechanical Symbols里见不到？
答：在Placement里的Advance Settings选项卡中选中Library即可。
15. ORCAD画原理图时，off page connector 后加上页码的方法？
答：用ORCAD画原理图，很多ORCAD的SCH中，大多在offpage connector 加上一个页码。方法很简单：Tools->annotate->action->add intersheet reference即可。
16. 布线时，添加到约束中的所有的通孔和盲孔都可以显示，但是所有埋孔都不能显示，不知道为什么。比如，L1—L2，L1--L3，L1--L8（8层板）都可以显示，但是L2——L7，L3--L6都无法显示？
答：在pad制作时需要把microvia点上即可。
17. Allegro Region区域规则设置？
答：setup - constraints - constraint manager或者快捷菜单中带cm标记的，Cmgr图标启动constraints manager图表窗体，在窗体中选择object-->create-->region，此后就在表中设置一下物理或者
间距规则，只不过在设置通孔时可以双击弹出选择过孔窗体，非常方便。最后设置完了点击OK，此后在allegro pcb的菜单中shape下有利用Rectangular建立一个矩形，然后在option中的active class 选择Constraint Region，subclass选择all.assgin to region选择你刚刚在规则管理中建立的区域规则名称，如果没有说明你没有保存好，重新操作一遍以上的规则建立过程。
18. 与某个Symbol的引脚相连的Clins和Vias删除不了？
答：可能该Symbol为fix，Unfix该Symbol即可。
19. Allegro使用Fanout by pick功能时老是扇不出，而且停到一半卡死？
答：可能待扇出Symbol所在区域中存在Etch层的Shape，要删掉这些Shape才行。
20. 将某个网络设置成电源网络，并设置其电压、线宽等属性？
答：选中该Net，然后Edit->Properties，按下图修改其属性即可。或者也可以依次点击Tools->Setup Advisor->Next->Next->Identify DC Nets->填入网络的Voltage即可。
21. 为什么器件bound相互重叠了，也不显示DRC错误呢？是不是哪里设置要打开以下？
3 u# n/ O$ F1 d3 @# l. |答：有两种，一个是pin到pin的距离约束，主要是防止短路，需要在constrain
中设置smd pin 到smd pin的距离，然后在setup——constrain——modes中的spacing modes中勾选smd pin to smd pin。
另外一个是检查两个器件是否重叠，需要用到place bound top/bottom，至于是顶层还是底层，要更具你的器件而定，这个规则只要是两个器件的place bound层相互重叠就会报警，同样需要打开检查开关，在setup——constrain——modes中的design modes（package）中勾选package to package为on（其中on为实时监测，只要触犯规则就报警，batch为只有点击update drc才监测报警，off是不监测，违反规则不报警）。当然，Color/Visibility中Stack-UP中相应层中的DRC显示也要开启。
22. 拖动时为什么不显示鼠线？移动铺铜或元件时，原来与之相连的过孔和线都消失了，怎么解决？
答：Move时要选中Ripup Etch。选中Ripup Etch时将去掉跟该Symbol引脚相连的Clines，同时显示Rats，选中Stretch Etch时用Clines代替Rats，而什么都不选时则保留Clines同时显示Rats。所以移动铺铜或元件为保留原来的过孔和线，则不能选中Ripup Etch。
另外：定制Allegro环境
Find（选取）
Design Object Find Filter选项：
Groups(将1个或多个元件设定为同一组群)
Comps（带有元件序号的Allegro元件）
Symbols（所有电路板中的Allegro元件）
Functions（一组元件中的一个元件）
Nets（一条导线）
Pins(元件的管脚)
Vias（过孔或贯穿孔）
Clines（具有电气特性的线段：导线到导线；导线到过孔；过孔到过孔）
Lines（具有电气特性的线段：如元件外框）
Shapes（任意多边形）
Voids（任意多边形的挖空部分）
Cline Segs(在clines中一条没有拐弯的导线)
Other Segs(在line中一条没有拐弯的导线)
Figures（图形符号）
DRC errors（违反设计规则的位置及相关信息）
Text（文字）
Ratsnets（飞线）
Rat Ts（T型飞线）
文件类型：
.brd(普通的电路板文件)
.dra(Symbols或Pad的可编辑保存文件)
.pad（Padstack文件，在做symbol时可以直接调用）
.psm（Library文件，保存一般元件）
.osm(Library文件，保存由图框及图文件说明组成的元件)
.bsm(Library文件，保存由板外框及螺丝孔组成的元件)
.fsm(Library文件，保存特殊图形元件，仅用于建立Padstack的Thermal Relief)
.ssm(Library文件，保存特殊外形元件，仅用于建立特殊外形的Padstack)
.mdd(Library文件，保存module definition)
.tap(输出的包含NC drill数据的文件)
.scr（Script和macro文件）
.art(输出底片文件)
.log（输出的一些临时信息文件）
.color(view层面切换文件)
.jrl(记录操作Allegro的事件的文件)
设定Drawing Size（setup\Drawing size....）
设定Drawing Options(setup\Drawing option....)
status:on-line DRC(随时执行DRC)
Default symbol height
Display：
Enhanced Display Mode:
Display drill holes:显示钻孔的实际大小
Filled pads：将via 和pin由中空改为填满
Cline endcaps：导线拐弯处的平滑
Thermal pads：显示Negative Layer的pin/via的散热十字孔
设定Text Size（setup\Text Size....）
设定格子（setup \grids...）
Grids on:显示格子
Non-Etch:非走线层
All Etch:走线层
Top：顶层
Bottom：底层
设定Subclasses选项（setup\subclasses...）
添加\删除Layer
New Subclass..
设定B/Bvia(setup\Vias\Define B/Bvia...)
Ripup etch：移动时显示飞线
Stretch etch：移动时不显示飞线
信号线的基本操作：
更改信号线的宽度（Edit\Change\Find\Clines）option\linewidth
删除信号线（Edit\Delete）
改变信号线的拐角（Edit\Vertex）
删除信号线的拐角（Edit\Delete Vertex）
23. 如何修改某个Shape或Polygon的网络属性以及边界？
答：Shape->Select Shape or void->单击选中该Shape->在右边Option栏Assign net name中将Dummy Net修改成自己想要的网络，当鼠标光标停留在边界时可以拖动光标修改边界。
24. 如何只删除某一层里的东西?
答:很简单，Display->Color/Visibility->单独显示要想删除的那一层，OK后删除即可。
25. 如何替换某个过孔？如何不在布线状态下快速添加过孔？
答：Tools->PadStack->Replace，然后必须选上Single via replace mode，最后选上要想替换的过孔即可；利用copy来快速添加大量过孔即可。
26. 如何在allegro中取消Thermal relief花焊盘(十字焊盘)
答:set up->design parameter ->shape->edit global dynamic shape parameters->Thermal relief connects ->Thru pins ,Smd pins -> full contact
27. 在等长走线时，如何更改target目标线？
答：绕等长有两种：一种是设在一定范围内绕没有基准，就是说在一组BUS里必须绕到这个范围内才会变绿，这个我一般不用，因为BUS里少绕一根不到这个范围就不会变绿。另一种就是设在一定范围内有基准的，也许就是你表达的这种，ElectricalConstraint Set--＞Net--＞Routing--＞Relative Propagation--＞relative Delay--＞Delta:Tolerance下你想设做基准的Net,点鼠标右键，在下拉菜单选择set as target。
28. 如何分割电源层？
答：使用Anti Etch来分割平面
使用Add->line命令，并且设置Active Class为Anti Etch，设置好线宽，并且在外框画好RoutKeepin，然后在已经建立Shape的平面上，画出想要分隔的范围，再用Edit->Split Plane->Create。
29. 画了line型线，如何修改？
答：Edit->Vertex（顶点）命令来修改。
30. 通孔式焊盘做得比较大,且排列的较密集,怕连锡怎么办?
答:焊盘间画丝印做隔离。
31. allegro对齐的问题
答:1.首先右键application mode切换到模式placement edit；
2.框选需要对齐的元件；
3.关键的一步，在你要对齐的基准元件上右键，选择align components；OK
4.allegro只能实现这个中心点对齐，至于更高级的要使用skill了
32. 修改了元器件封装,如何更新到PCB?
答：Place->Update Symbols->Package Symbols->找到该封装->点击Refresh即可。
33. Allegro如何添加机械孔？
答：孔径为NPTH(None Plated Through Hole),焊盘为NULL,THERMAL RELIEF和ANTI PAD需比孔径大20MIL左右.然后把它当做via来用就可以了，当然也可以做成Symbol来添加。
34. 画封装时如何将元件参考点设在中间?
答:画好封装后,Setup->designer parameters->Move Orign即可。
35. 在Allegro中如何更改字体和大小（丝印，位号等）
配置字体:
allegro 15.2:
setup->text sizes
text blk:字体编号
photo width: 配置线宽
width,height:配置字体大小
改变字体大小：edit->change，然后在右边控制面板find tab里只选text（只改变字体）
然后在右边控制面板options tab里line width添线的宽度和text block里选字体的大小。
最后选你准备改变的TEXT。
框住要修改的所有TEXT可以批量修改
allegro 16.0: setup->design->parameter->text->setup text size
text blk:字体编号
photo width: 配置线宽
width,height:配置字体大小
改变字体大小：
edit->change，然后在右边控制面板find tab里只选text（只改变字体）
然后在右边控制面板options tab里line width添线的宽度和text block里选字体的大小。
class->ref des->new sub class->silkscreen_top
最后选你准备改变的TEXT,框住要修改的所有TEXT可以批量修改,
注意：
如果修改顶层丝印要先关掉底部丝印层,silkscreen_bottom和display_bottom
--------------------------------------------------------------------
在建封装的时候可以设定
36. Allegro静态铺铜时，当用Shape void Element来手动避让时，有些区域明明很宽但老是进不去以致导致出现孤岛？
答：在用Shape Void Element命令时，选中Shape，右键Parameter，Void Controls->Creat Pin voids，将In-Line改为Individually即可。
37. 重叠元件，如何切换选中它们？
答：选中该最上面元件，按Tab逐层切换选中。
38. 画封装的时候,明明已经在某些层上有定义,如Rout Keepout等，但是调用元件到板上却老是找不到该层？
答：可能有两个原因：1、PCB板上没显示该层；2、画封装的时候，如Top层定义成“Top_Cond”，但PCB上却定义成“TOP”，所以显示不出来。
39. 动态铺铜时，Update to Smooth但还是存在Out of date shapes，什么原因？
答：可能存在一些dummy net 的shapes，可以通过在Report里运行Shape dynamic state来找到这些shapes，又因为dummy net的shapes可能不会就这样显示出来，可以stack-up里boundary那栏打开，用shape select来选中它来删除。
40. Package Geometry 里的Silkscreen画的是封装的外框，Component Geometry里的Silkscreen 是器件的编号文本如R1等。
41. Place_Bound_Top
Used to ensure you don’t place components on top of each without getting a DRC.This boundary normally defines the component area which may or may not include pins of surface mount devices. This boundary can also be assigned a component high to be verified at the board level and checked to the Package_Keepout_Top boundaries or any other special component clearances. If this boundary does not exist than it will be automatically created based on the Assembly_Top outline and the outer extents of the component pins. This boundary can only be defined at the symbol level (.dra).
Dfa_Bound_Top
Used by the Real Time Design for Assembly (DFA) Analysis to check clearances between components driven by a Spreadsheet based matrix of components. This boundary normally or can be different then the traditional Place_Bound_Top boundary and it may include pins of surface mount devices. If this boundary does not exist than the DFA checks default to using the Place_Bound_Top boundary. This boundary can only be defined at the symbol level (.dra).
Package_Keepout_Top
Used to ensure you don’t violate placement keepout areas or high restricted area in a design. This boundary can only be defined at the board level (.brd) and cannot be added to the symbol level (.dra) unless it is part of a Mechanical Symbol (.bsm)
42. allegro导出库时，no library dependencies选项有什么用？
答：选中该选项，导出库时会连同焊盘一起导出去。
43. Constraints manager里无法建立pin pair？
答：有可能是虽然已经给电阻、电容等器件建立Espice模型了，但是IC的pin脚IO属性没定义。
可以编辑pin脚的属性，找到pinuse项，在里面更改即可。
1. SI仿真时，提示can’t open xx/xx/xx/cycle.msm是怎么回事？
答：肯定是.brd文件的路径或文件名本身有空格。
2. SI仿真时，提示“part with invalid parameter values exist in the topology”怎么解决？
答：可能是TL的velocity参数没添加上。
3. Allegro布线时，等长走线很慢、很卡？
答：肯定是开了constraints manager，关掉即可。
4. Orcad使用层次原理图作图时，对于顶层原理图中的block跟其所对应的子原理图中port修改后如何快速
同步？
答：当修改了原理图中的port时，回到顶层原理图，找到其所对应的block，右键选择synchronize up （向上同步），即可将port更新到block。Synchronize down则刚好相反。
5. Constraints Manager里等长布线时，Relative Propagation Delay里没有显示走线长度及误差信息？
答：可以试试打开Online DRC，并且Update DRC.
6. 如何查看Packetage使用了哪几个pad？
答：在allegro里找到Tools->Quick Reports->PadStack Usage Report，在里面搜索即可。
7. orcad/pspice安装报runtime error r6034错误或缺少.dll文件的解决方法
答: Microsoft Visual C++ Runtime library
Runtime Error！
Program ：D：\Cadence\SPB_15.7\tools\capture\capture.exe
R6034
An application has made an attempt to load the C runtime library incorrectly.
Please ccontact the application's support team for more information!
解决方法：
1.在"我的电脑"上右键，选择属性，然后选择“高级”，再点击进入“环境变量”
2.在"系统变量"中找到"PATH"项，我的PATH键值如下：
原来的：
E:\MentorGraphics\9.3PADS\SDD_HOME\common\win32\bin;E:\MentorGraphics\9.3PADS\SDD_HOM E\common\win32\lib;%SystemRoot%\system32;%SystemRoot%;%SystemRoot%\System32\Wbem;%Q UARTUS_ROOTDIR%\bin;e:\MENTOR~1\LICENS~1;%MGC_HOME%/bin;%MGC_HOME%/lib;%MGC _HOMEBS%\bin;%MGC_HOMEBS%\lib;%CDSROOT%\tools\bin;%CDSROOT%\tools\libutil\bin;%CDS ROOT%\tools\fet\bin;%CDSROOT%\tools\pcb\bin;%CDSROOT%\tools\specctra\bin;%CDSROOT%\too
ls\PSpice;%CDSROOT%\tools\PSpice\Library;%CDSROOT%\tools\Capture;%CDSROOT%\OpenAcce ss\bin\win32\opt
修改后的：
%CDSROOT%\tools\bin;%CDSROOT%\tools\libutil\bin;%CDSROOT%\tools\fet\bin;%CDSROOT%\tool s\pcb\bin;%CDSROOT%\tools\specctra\bin;%CDSROOT%\tools\PSpice;%CDSROOT%\tools\PSpice\Li brary;%CDSROOT%\tools\Capture;%CDSROOT%\OpenAccess\bin\win32\opt;E:\MentorGraphics\9.3P ADS\SDD_HOME\common\win32\bin;E:\MentorGraphics\9.3PADS\SDD_HOME\common\win32\lib;%S ystemRoot%\system32;%SystemRoot%;%SystemRoot%\System32\Wbem;%QUARTUS_ROOTDIR%\b in;e:\MENTOR~1\LICENS~1;%MGC_HOME%/bin;%MGC_HOME%/lib;%MGC_HOMEBS%\bin;%MGC _HOMEBS%\lib
也就是把所有cadence的变量全部放到前面就行了。
8. orCAD里面怎样批量修改器件的属性？
答：在project页面里选中”xxx.dsn”，右键选择Edit Object Properties，进去后再右键选择pivot可切换列表布局。
9. LP Wizard做PCB库的时候为什么做出来的库没有焊盘的？
答：肯定是没设置allegro里Pad的路径了，导致LP Wizard用skill调用allegro时找不到焊盘。
10. 做PCB库时，一般需要在哪些层做处理？
答：
无电气层外框(Packetage Geometry->Place_Bound_Top)
器件高度(Setup->Areas->Package Height)
装配层外框(Packetage Geometry->Assembly_top)
元件丝印层外框(Packetage Geometry->Silkscreen_top)
参考编号在丝印层(Ref Des->Silkscreen_top)和装配层(Ref Des->Assembly_top)
元器件类型（Device Type->Assembly_Top）可选
11. 做PCB库时，如果修改了焊盘，那怎样将封装库里焊盘更新到最新状态？
答：打开.dra，Tools->Padstack->Refresh即可。
12. 快速切换act层跟alt层？
答：在env里设置快捷键添加以下文本即可用F2键快速切换了。
alias F2 pop swap
13. 用Allegro SI仿真的时候，DDR3跑的是800MHz，所以我CLK设的是400MHz，您所在Stimulus Edit
中的Switch At选BOTH，这样跑出来的才是正确的。打开switch at的方法是：在Stimulus State栏中选Custom选项，Stimulus Type里面选择SYNC，在下面的Stimulus Editing栏就可以看到Switch At选项。
14. 当使用层次式设计时,导出物料清单要选中use occurrences(preferred) ，而不是use instances（使用当前
属性）。否则可能出现器件编号不对的状况。
15. 当back annotation反标失败的时候，可再重新对整个design来一次annotation，甚至是先复位所有编号，
再无条件编号，平铺式选instances跟occurrences没关系，层次式必须选择occurrences。然后brd导出logic，orcad再反标一次即可。
16. 铺静态铜完成后最好fix下，否则split planes时可能会导致之前的覆铜丢失。
17. Allegro老是提示dynamic shapes里有out of date shapes怎么办？
答：肯定是用画anti etch线的方法分割电源层，但分割得太碎，导致一些外面的dummy net的shapes 被自动删掉而留下一些boundaries，没分割一次，boundary就增多，所以可以看到out of date shapes 会增多。这时单纯删除shape是不行的，要在color/visibility里将bound.这一栏显示才行。
18. 不小心将所有覆铜删掉后,导致之前打的接到低上的过孔全都变成dummy net了，有没有办法可以批量修
改这些过孔的网络接到地呢？
答：
a. 先铺上GND属性的dynamic copper；
b. 选中所有过孔，然后移动到板外面，不要选中rip up，最好用ix 命令，方便待会儿移回到原来的位置；
c. 然后再用ix命令移回到原来的位置，此时刚才的无网络连接属性的过孔将会自动打上网络属性。
cadence入门教程_修改版
Introduction to Cadence Customer IC Design Environment 熊三星徐太龙编写 安徽大学电子信息工程学院微电子学系
目录 1. Linux 常用命令 (3) 2. 软件的启动 (5) 3. 建立工程 (7) 4. 画原理图 (9) 5. 原理图仿真 (17) 6. 生成symbol (25) 7. 版图 (30) 8. DRC检查 (50) 9. LVS检查 (54) 10. PEX参数提取 (58) 11. 后仿真 (61)
1.Linux 常用命令 目前，电子设计自动化（Electronic Design Automation, EDA）工具多数都基于Linux操作系统，因此在学习使用EDA之前，有必要掌握一些Linux操作系统的基本命令。 1.mkdir mkdir命令让用户在有写权限的文件夹（目录）下建立一个或多个文件夹（目录）。其基本格式如下： mkdir dirname1 dirname2 ... （dirname 为文件夹或者目录的名字） 2.cd cd命令让用户进入一个有权限的文件夹（目录）。其基本格式如下： cd Filename （Filename为文件夹或者目录的名字） cd .. （.. 表示上一层文件夹或者目录） 3.ls ls命令用以显示一个文件夹（目录）中包含的文件夹（目录）或者文件。其基本格式如下： ls Filename （Filename为文件夹或者目录的名字） 如果ls命令后没有跟文件夹（目录）名字，显示当前文件夹（目录）的内容。 ls 命令可以带一些参数，给予用户更多相关的信息： -a : 在UNIX/Linux中若一个文件夹（目录）或文件名字的第一个字元为"." ，该文件为隐藏文件，使用ls 将不会显示出这个文件夹（目录）或文件的名字。如cshell 的初始化文件.cshrc，如果我们要察看这类文件，则必须加上参数-a。格式如下：ls –a Filename -l : 这个参数代表使用ls 的长(long)格式，可以显示更多的信息，如文件存取权，文件拥有者(owner)，文件大小，文件更新日期，或者文件链接到的文件、文件夹。 4.cp cp命令用于文件夹（目录）或文件的复制。其基本格式如下： cp source target 将名为source的文件复制一份为名为target的文件。如果target 文件不存在，则产生文件名为target 的文件，如果target 文件存在，缺省时自动覆盖该文件。 cp file1 file2…dir 将文件file1 file2 ... 都以相同的文件名复制一份放到目录dir 里面。
Cadence_SPB16.3入门教程——元器件布局 .doc
Cadence_SPB16.3入门教程——元器件布局 2012-03-07 13:50:28| 分类：cadence | 标签： |字号大中小订阅 在摆放元件的时候可以与OrCAD Capture交互来完成。在OrCAD Capture中打开原理图，选择菜单 Options->Perferences，如图3.11所示。 图3.11 OrCAD Capture交互 弹出Preferences对话框，如图3.12所示。 图3.12 Preferences 对话框 点击Miscellaneous标签，将Enable Intertool Communication复选框选中。点击确定关闭对话框。 之后在allegro中打开Placement 对话框的状态下，首先在原理图中点击需要放置的元件使之处于选中状态下，然后切换到allegro中，把鼠标移到作图区域内，就会发现该元件跟随着鼠标一起移动了，在想要放置的位置单击鼠标左键即可将该元件放置在PCB中，cadence的这个交互功能非常的好用，不仅在布局的时候可以这样，在布线仿真的时候都能使用该功能来提高效率。 PCB布局是一个很重要很细心的工作，直接影响到电路信号的质量。布局也是一个反复调整的过 程。一般高速PCB布局可以考虑以下几点： ·CPU或者关键的IC应尽量放在PCB的中间，以便有足够的空间从CPU引线出来。
·CPU与内存之间的走线一般都要做等长匹配，所以内存芯片的放置要考虑走线长度也要考虑间隔是 否够绕线。 ·CPU的时钟芯片应尽量靠近CPU，并且要远离其它敏感的信号。 ·CPU的复位电路应尽量远离时钟信号以及其它的高速信号。 ·去耦电容应尽量靠近CPU电源的引脚，并且放置在CPU芯片的反面。 ·电源部分应放在板子的四周，并且要远离一些高速敏感的信号。 ·接插件应放置在板子的边上，发热大的元器件应放在置在通风条件好的位置，如机箱风扇的方向。 ·一些测试点以及用来选择的元件应放在顶层，方便调试。 ·同一功能模块的元件应尽量放在同一区域内。 在布局的过程中，如果某一元件的位置暂时固定了，可以将其锁住，防止不小心移动以提高效率。Allegro提供了这个功能。点击工具栏的图标按钮，然后点击一下元件，右键选择Done，然后该元件就 再也无法选中了，如果要对已经锁定的元件解锁，可以点击工具栏的图标按钮，然后点击右键Done。 也可以点击该按钮后在PCB画图区域点击右键，选择Unfix All选项来解锁所有的元件。 摆放元件的时候，如果需要将元件放置在对面那一层，可以选中元件后单击右键选择菜单Mirror这时 候该元件就被放置到相反的那一层。 在完成元件的布局后，还要重新画板框以及禁止布线层与禁止摆放层。可以参考上面的画板框方法来 完成这些工作，这里就不重复了。
orCAD使用心得
* * copyright (c) 2005 华北电力大学(北京)自动化系现场总线实验室 * All rights reserved * *文件名： ORCAD使用心得.DOC *文件标识： *摘要：本文写了写我自己的ORCAD使用心得。文中每一条每*一段都记录了这一段时间以来焚膏继晷、暑寒相接、痛苦并快乐的探索历程。今天用了一整天时间把此草稿写完，也算是对自*己有个交待，且对后来人有所启示。不幸的是，这些天茶余饭*后总为发表有ISBN标记的论文而发愁，没有太多心思弄别的．*就写这么多吧。学术腐败，郁闷!! 中国人的悲哀，诺贝尔的遗憾。 *当前版本：１．０．０ *作者：秦宇飞 *完成日期：２００５年10月28日 * */ ORCAD使用心得 我自2005年8月25号起，到2005年10月22日止，用CAPTURE和ALLEGR画板，增删数次，校审N回，终成两块电路板。郁闷与欢喜之余，深感ORCAD功能强大，熟练使用真是享受呀。现将我的使用心得写出来，供大家参考。因网上已有许多介绍CAPTURE和ALLEGR操作的文章，这里就不详述具体的操作步骤。 零、ORCAD的安装注意事项 ORCAD的安装涉及CADENCE LICENSE MANAGER安装的问题。选择ALLEGRO程序里的CADENCE LICENSE MANAGER，如果选择CAPTURE里的CADENCE LICENSE MANAGER，会提示IKERNEL错误，这样CADENCE LICENSE MANAGER总也装不上去，程序也无法使用。我也弄不明白为什么CAPTURE 和ALLEGRO里同样的CADENCE LICENSE MANAGER安装程序会有不同的结果。至于其它步骤请看程序中的破解文档吧。 一、 CAPTURE 1、 CAPTURE版本选择 CAPTURE建议使用10.0以上版本。因为9.0的撤消只有一次，用得很郁闷。此外CAPTURE10.0以上版本对ALLEGRO的支持更好。 CAPTURE10.0以上版本增加了从网上原理图库中找元件封装的功能。虽然元件不是很多，但是比自己画方便了很多。我是在画完原理图之后才发现这个功能的，“超级郁闷”(童同学语)。 操作：在原理图编辑窗口点右键，PLACE DATABASE PART再点ICA，然后搜索零件就行了。可以直接放到原理图。 2、命名 （1）、元件编号一定不要重名，虽然文档里不同文件夹内的元件编号可以相同，但是这样会在DRC检测时出问题，所以最好不要这么做。 （2）、CAPTURE的元件库中有两个“地”易弄混。虽然它们的符号不一样。一个叫GND＿SIGNAL，另一个叫GND,这个要在使用中要注意。
cadence入门教程
本文介绍cadence软件的入门学习，原理图的创建、仿真，画版图和后仿真等一全套过程，本教程适合与初学着，讲到尽量的详细和简单，按照给出的步骤可以完全的从头到尾走一遍，本教程一最简单的反相器为例。 打开终端，进入文件夹目录，输入icfb&启动软件，主要中间有个空格。 启动后出现下图： 点击Tools的Library Manager，出现如下： 上面显示的是文件管理窗口，可以看到文件存放的结构，其中Library就是文件夹，Cell就是一个单元，View就是Cell的不同表现形式，比如一个mos管是一个Cell，但是mos管有原理图模型，有版图模型，有hspice参数模型，有spectre参数模型等，这就列举了Cell的4个View。他们之间是树状的关系，即，Library里面有多个Cell，一个Cell里面有多个View。应该保持一个好习惯就是每个工程都应该建立一个Library，Cell和View之间的管理将在后面介绍。
现在建立工程，新建一个Library，如下左图，出现的对话框如下有图： 在上右图中选择合适的目录，并敲入名字，这里取的是inv，这就是新建的文件夹的名字，以后的各种文件都在这个文件夹下。OK后出现下面对话框 这个对话框是选择是否链接techfile，如果只是原理图仿真而不用画版图，就选择Dont need a techfile，这里我们要画版图，而且有工艺库，选择Attach to an existing techfile，OK 后出现下面对话框：
在technology Library选择tsmc18rf，我们使用的是这个工艺库。Inv的文件夹就建好了，在Library Manager就有它了，如下图： 文件夹建好了后，我们要建立原理图，在inv的Library里面新建Cell如下：
Cadence的使用
Cadence软件visor功能的使用说明，远程连接软件为Exceed 设置连接的IP地址就可连接 使用方法如下 1.在桌面找到exceed图标，双击打开-这时弹出登陆界面-输入用户名.密码.就可 登陆系统 2.在登陆到的系统桌面上右击鼠标，可以看到弹出一各菜单，这时可依次选择 TOOLS在弹出的下级菜单中选则terminal , 这时弹出一个像DOS对话框的 窗口出来如图 3.我们要进入project文件夹，因为我们所有的文件都存放于此，进入文件夹的 方法如下： 在当前命令行中继续输入命令：cd project按回车确定执行命令，可以看到目录的路径变成了user/user1/project/这时侯输入命令ls再按回车确定执行命令，就可以看到显示出该目录下的所有文件和子目录 4.例如我们要进入one这个目录就可输入命令（在当前的命令行上输入）cd one 按回车确定执行命令，可以看到目录的路径变成了user/user1/project/one/查看目录下的文件就可输入命令ls 5.在one目录下会有两个子目录，gds和lay说明一下gds 文件夹是用来存 放.gds文件的目录，一般都存放于此。Lay文件夹是用来存放Cadence 导入后的应用文件的目录， 6.下面我们要进入Cadence 导入后的应用文件的目录也就是lay 目录，方法是 继续在当前目录上输入命令cd lay按回车确定执行命令，可以看到目录的路径变成了user/user1/project/lay/ 在该目录下运行Cadence软件：注linux与windows不同，在这个目录下运行该软件该软件就只能查看和修改该目录下的文件。 7.在当前命令行目录下继续输入Cadence软件的执行命令icfb &再按回车确定 执行命令，就可以看到软件正在打开，等到软件完全打开了，我们可以看到在
教学EN_cadence+spectre+使用手册
CS/EE 5720/6720 – Analog IC Design Tutorial for Schematic Design and Analysis using Spectre Introduction to Cadence EDA: The Cadence toolset is a complete microchip EDA (Electronic Design Automation) system, which is intended to develop professional, full-scale, mixed-signal microchips. The modules included in the toolset are for schematic entry, design simulation, data analysis, physical layout, and final verification. The Cadence tools at our university are the same as those at most every professional mixed-signal microelectronics company in the United States. The strength of the Cadence tools is in its analog design/simulation/layout and mixed-signal verification and is often used in tandem with other tools for digital design/simulation/layout, where complete top-level verification is done in the Cadence tools. An important concept is that the Cadence tools only provide a framework for doing design. Without a foundry-provided design kit, no design can be done. The design rules used by Cadence set up in this class is based for AMI’s C5N process (0.5 micron 3 metal 2 poly process). So, how is Cadence set up? Broadly, there are three sets of files that need to be in place in order to use Cadence. 1)The Cadence tools These are the design tools provided by the Cadence company. These tools are located in the /home/cadence directory. They are capable of VLSI integration, project management, circuit simulation, design rule verification, and many other things (most of which we won't use). 2)The foundry-based design kit As mentioned before, the Cadence tools have to be supported by a foundry-based design kit. In this class, we use Cadence design kit developed by the North Carolina State University (NCSU CDK). NCSU CDK provides an environment that has been customized with several technology files and a fair amount of custom SKILL code. These files contain information useful for analog/full- custom digital CMOS IC design via the MOSIS IC fabrication service (https://www.360docs.net/doc/0f5379603.html,). This information includes layer definitions (e.g. colors, patterns, etc.), parasitic capacitances, layout cells, SPICE simulation parameters, Diva rules for Design Rule Check (DRC), extraction, and Layout Versus Schematic (LVS) verification, with various GUI enhancements. For more information on the capability of the NCSU CDK, go to https://www.360docs.net/doc/0f5379603.html,/CDKoverview.html
第二章 cadence ic5141教程版图部分
第二章．Virtuoso Editing的使用简介 全文将用一个贯穿始终的例子来说明如何绘制版图。这个例子绘制的是一个最简单的非门的版图。 § 2－1 建立版图文件 使用library manager。首先，建立一个新的库myLib，关于建立库的步骤，在前文介绍cdsSpice时已经说得很清楚了，就不再赘述。与前面有些不同的地方是：由于我们要建立的是一个版图文件，因此我们在technology file选项中必须选择compile a new tech file,或是attach to an exsiting tech file。这里由于我们要新建一个tech file，因此选择前者。这时会弹出load tech file的对话框，如图2-1-1所示。 图2-1-1 在ASCII Technology File中填入csmc1o0.tf即可。接着就可以建立名为inv的cell了。为了完备起见，读者可以先建立inv的schematic view和symbol view（具体步骤前面已经介绍，其中pmos长6u，宽为0.6u。nmos长为3u，宽为0.6u。model 仍然选择hj3p和hj3n）。然后建立其layout view，其步骤为：在tool中选择virtuoso－layout，然后点击ok。 § 2－2绘制inverter掩膜版图的一些准备工作 首先，在library manager中打开inv这个cell的layout view。即打开了virtuoso editing窗
图2-2-1 virtuoso editing窗口 口，如图2-2-1所示。 版图视窗打开后，掩模版图窗口显现。视窗由三部分组成：Icon menu , menu banner ,status banner. Icon menu(图标菜单)缺省时位于版图图框的左边，列出了一些最常用的命令的图标,要查看图标所代表的指令，只需要将鼠标滑动到想要查看的图标上，图标下方即会显示出相应的指令。 menu banner（菜单栏）,包含了编辑版图所需要的各项指令，并按相应的类别分组。几个常用的指令及相应的快捷键列举如下： Zoom In -------放大 (z)Zoom out by 2------- 缩小2倍(Z) Save ------- 保存编辑(f2) Delete ------- 删除编辑(Del) Undo ------- 取消编辑(u)Redo -------恢复编辑 (U) Move ------- 移动(m)Stretch ------- 伸缩(s) Rectangle -------编辑矩形图形(r)Polygon ------- 编辑多边形图形(P) Path ------- 编辑布线路径(p) Copy -------复制编辑 (c) status banner（状态显示栏），位于menu banner的上方，显示的是坐标、当前编辑指令等状态信息。 在版图视窗外的左侧还有一个层选择窗口（Layer and Selection Window LSW）。
cadence入门教程
Cadence 系列软件从schematic到layout入门 一．客户端软件使用及icfb启动 要使用工作站上的软件，我们必须在PC中使用xwinpro等工具连接到工作站上。从开始菜单中，运行xwinpro的xSettings,按照下图设置： 点击上图的Settings在出现的窗口中按如下设置（connect host选择为192.168.1.137）：
设置完后，从开始菜单中运行xwinpro的xsessions,应该就可以进入登陆界面，用户名为user1,密码为root。 二、Schematic Cadence系列软件包含了电路图工具Schematic，晶体管级电路仿真工具Spectre，以及版图工具Virtuoso等。一般来说，我们先用Schematic画好电路原理图然后进行仿真，最后用Virtuoso手动画版图或者直接进行版图综合，最后对版图进行L VS,DRC等验证。 在登陆进工作站后，点击鼠标右键，选择tools——>terminal，在弹出的terminal窗口中敲入命令icfb&就可以启动cadence了。 图1 icfb的主界面 我们以建立一个反相器电路为例子： 在icfb中，任何一个电路，不论是已经存在的可以引用的库，还是用户新建立的一个电路，都是一个library. 一个library一般有若干个Cell(单元电路)，每个cell有若干个
schematic(电路原理)和若干个layout（版图）。所以，我们要做的第一步，就是先创建一个自己的“库”，File菜单->new->library 图2 新建一个库的界面 从这个新建一个library的界面，我们必须输入新建立的库的名称，并且选择好这个库应该存放的目录，然后注意看右边的三个选项，关于新建立的库是否需要链接到Technology File 的问题。首先，这个Technology File一般是指工艺库，由Foundry提供。如果最终做的电路是需要画出Layout(版图)的，就必须要有工艺库，如果不需要画Layout，那就可以不需要工艺库。由于我们需要演示这一步，所以就选择Attach to an existing techfile。(也可以在建立之后，再Attach to an existing techfile)。 输入name: testinv, （大家在做的时候自己起一个名字）。 现在，我们就已经建立好了一个新的“库”，为了给这个库增加schematic(电路图)和Layout(版图)我们就必须对这个库进行“管理”，从icfb的主菜单(图1)中的Tools菜单->Library Manager.
CADENCE工具VIRTUSO-DRACULA入门介绍
CADENCE工具VIRTUSO/DRACULA入门介绍 (2) 1．使用V IRTUSO/D IV A/D RACULA之前的准备 (2) 1.1．找一台装有IC工具的服务器 (2) 1.2．连接到这台计算机上 (2) 2．IC工具的软件环境配置 (3) 2.1．创建IC工具的启动目录，即工作目录。 (3) 2.2．将配置文件拷贝到IC工具的启动目录 (3) 2.3．将工艺文件和显示文件拷贝至工作目录 (3) 2.4．启动IC工具,命令为icfb& (3) 3．IC工具的使用 (4) 3.1．新建一个设计库 (4) 3.2．Compile一个工艺文件 (5) 3.3．创建新设计 (5) 3.4．编辑电路图 (5) 3.5．编辑版图 (6) 3.6．根据习惯改变版图层次的显示特性 (7) 3.7．完成版图编辑之后保存,退出 (8) 4．版图的DRC检查 (8) 4.1．基于Diva的方式(不推荐) (8) 4.2．基于Dracula的方式(推荐) (8) 5．LVS (10) 5.1．准备版图的GDS文件 (10) 5.2．准备电路网表 (10) 5.3．用LOGLVS转换电路网表成LVS要求格式 (11) 5.4．修改lvs的命令文件 (12) 5.5．运行PDRACULA来生成lvs任务的可执行文件 (12) 5.6．在控制台下，运行https://www.360docs.net/doc/0f5379603.html,文件 (12) 5.7．查看错误 (12) 5.8．修正版图或网表错误 (13) 6．一些小经验 (13) 7．附件清单 (14)
Cadence工具Virtuso/Dracula入门介绍 （以上华0.6um DPDM工艺设计库为例） Cadence 是一套功能强大的EDA软件，包含有诸如IC、SE等常用芯片设计工具。其中IC是针对全定制芯片设计应用的，IC本身仍是一套工具集。本手册主要讨论其中的全定制版图设计工具Virtuso和验证工具Diva/Dracula之使用方法。其中Diva是基于Xwindow 的方式，而Dracula是基于命令行的方式；Virtuso中提供这两者的相关接口。 采用Virtuso/ Diva/Dracula进行芯片的设计和验证大致有如下几步：准备schmematic(电路)、画layout(版图)、作版图设计规则检查（DRC）、做电路与版图的一致性检查(LVS)、导出最终版图的gds文件。 缩写术语： ERC: Electrical Rule Check DRC: Design Rule Check LVS: Layout Versus Schematic LPE: Layout Parameter Extraction PRE: Parasitic Resistor Extraction 1．使用Virtuso/Diva/Dracula之前的准备 1.1．找一台装有IC工具的服务器 Virtuso不能单独安装，所以只有在安装了IC工具的计算机上才能使用。 [例]机房的10台服务器(IP:219.223.169.111到219.223.169.120)都能使用Virtuso/Diva/Dracula. 1.2．连接到这台计算机上 除非是在自己的计算机上安装有IC工具，否则您必须保证能够从您的计算机远程登录到装有IC的服务器上。 [例]以登录服务器IC来说明远程登录方法： a．向管理员申请用户（每个人都已经有了一个用户） b．下载远程登录软件Exceed， 在本地计算机上安装； 安装完毕之后进行远程登录配置： 在开始菜单→程序→Hummingbird.Exceed.v7.1.Multilanguage→Exceed→Client Wizard设定xterm，Host:219.223.169.111，Host type: Linux（下拉菜单选择），其余next即可。c．完成登录。 采用其它方式比如vnc、xWin、SSH Secure Shell Client等远程终端方法登录。 『注意』使用不同的远程登陆软件连接服务器；不同的服务器所需的软件设置均有所不同，配置细节请咨询曾经使用过该登陆软件的师兄师姐或同学。
cadence 快捷键
Cadence版图布局软件Virtuso Layout Editor快捷键归纳(也就是Virtuso中说的Bindkey) 下鼠标操作： 单击左键选中一个图形(如果是两个图形交叠的话，单击左键选中其中一个图形，在单击选中另一个图形) 用左键框选，选中一片图形，某个图形要被完全包围才会被选中。 中键单击调出常用菜单命令(很少用，要点两下，麻烦。我们有快捷键的嘛) 右键点击拖放用来放大。放大后经常配合F键使用，恢复到全部显示。配合Tab键使用，平移视图。右键还有“Strokes”，就是点住右键画些图线，就能实现调用某些命令。 Shift+左键加选图形，Ctrl+左键减选图形。(Cadence菜单中大写表示+按shift，Ctrl写成^) 1make cell 2flatten cell 3highlight net 4disable highlight Shift+1234567890 显示对应metal n与n+1 layer （F7恢复全部layers） Ctrl+123456789激活LSW中的当前metal n F1显示帮助窗口。 F2保存。 F3这个快捷键很有用，是控制在选取相应工具后是否显示相应属性对话框的。比如在选取Path工具后，想控制Path的走向，可以按F3调出对话框进行设置。 F4英文是Toggle Partial Select，就是用来控制是否可以部分选择一个图形。？ F5打开calicre RVE。？ F7显示all layer F8Guided Path Create 切换至L90XYFirst。 F9是Filter Size 我不知道怎么用。? Ctrl+A全选。这个和windows下是一样的。 Shift+B Return。这个牵扯到“Hierarchy”。这个命令就是等级升一级，升到上一级视图。 B键去某一级(Go to Level)。 Ctrl+C中断某个命令，不常用。一般多按几次Esc键取消某个命令。 Shift+C裁切(Chop)。首先调用命令，选中要裁切的图形，后画矩形裁切。 C键复制。复制某个图形。 Ctrl +D取消选择。这个也可用鼠标点击空白区域实现。这个快捷键和Photoshop中的取消选区的快捷键是一样的。还有Shift+D，和D也是取消选择，我觉得很不实用。 Shift+E和E是控制用户预设option的一些选项。 Ctrl+F显示上层等级Hierarchy。 Shift+F显示所有等级。 F键满工作区显示。就是显示你所画的所有图形。 Ctrl+G(Zoom To Grid)。 G这个快捷键是开关引力(Gravity)的。Gravity我觉得和AutoCAD里的吸附Snap差不多，就是会吸附到某些节点上去。有时候这个Gravity是很讨厌的，总是乱吸附，这时可以点击G键关闭Gravity，操作完成后再打开。 I键插入模块(Instance)。 Shift+K清除所有标尺。要清除的话总是要清除所有标尺，这个让人很不爽。 K键标尺工具。Ruler L键标签工具。Label。标签要加在特定的text层上，这个有些人总忘记。 Shift+M合并工具。Merge M键移动工具。Move。点选Move工具后，选中要移动的图形，然后在屏幕上任意一处单击一下，这个
Cadence 快速入门教程
Cadence SPB15.7 快速入门视频教程目录 第1讲课程介绍，学习方法，了解CADENCE软件 第2讲创建工程，创建元件库 第3讲分裂元件的制作方法 区别（Ctrl+B、Ctrl+N切换Part） 点击View，点击Package可以显示所有的元件Part 1、homogeneous 和heterogeneous 2、创建homogeneous类型元件 3、创建heterogeneous类型元件 第4讲正确使用heterogeneous类型的元件 增加packeg属性。点击Option，选择Part Properties，选择new，增加属性。用于在原理图中确定同一块的元件。 1、可能出现的错误 2、出现错误的原因 3、正确的处理方法 第5讲加入元件库，放置元件 1、如何在原理图中加入元件库 2、如何删除元件库 3、如何在元件库中搜索元件 4、放置元件 5、放置电源和地 第6讲同一个页面内建立电气互连（设置索引编号，Tools里面，Annotate来设置） 1、放置wire，90度转角，任意转角(画线时按住Shift) 2、wire的连接方式 3、十字交叉wire加入连接点方法，删除连接点方法（快捷键J） 4、放置net alias方法（快捷键n） 5、没有任何电气连接管脚处理方法（工具栏Place no Conection） 6、建立电气连接的注意事项 第7讲总线的使用方法 1、放置总线（快捷键B） 2、放置任意转角的总线（按住Shift键） 3、总线命名规则（LED[0:31]，不能数字结尾） 4、把信号连接到总线（工具栏Place Bus entry 或者E） 5、重复放置与总线连接的信号线（按住Ctrl向下拖） 6、总线使用中的注意事项 7、在不同页面之间建立电气连接(工具栏Place off-page connector) 第8讲browse命令的使用技巧(选中dsn文件，选择Edit中的browse) 1、浏览所有parts，使用技巧（浏览元件<编号，值，库中的名字，库的来源>，双击元件可在原理图上找到元件） 2、浏览所有nets，使用技巧（浏览网络） 3、浏览所有offpage connector，使用技巧（页面间的连接网络，一般一个网络至少会在两个页面中出现） 4、浏览所有DRC makers，使用技巧（DRC检测）
【简单易懂-图文并茂】教你如何上手Cadence
Cadence使用初步简介 目录 Cadence使用初步简介 (1) 一、Cadence平台的启动： (1) 二、设计项目的建立 (4) 三、原理图设计 (10) 四、电路模拟仿真 (17) 五、版图初步 (29) 六、软件的退出 (37) 在早期的ASIC 设计中电路图起着更为重要的作用作为流行的CAD软件Cadence 提供了一个优秀的电路图编辑工具Composer。 Composer不但界面友好操作方便而且功能非常强大电路图设计好后其功能是否正确性能是否优越必须通过电路模拟才能进行验证Cadence 同样提供了一个优秀的电路模拟软件Analog Artist由于Analog Artist 通过Cadence 与Hspice 的接口调用Hspice 对电路进行模拟。但是我们的虚拟机中并没有安装Hspice软件，所以我们使用Cadence自带的仿真软件进行仿真。本章将介绍电路图设计工具Composer 和电路模拟软件Analog Artist 的设置启动界面及使用方法简单的示例以及相关的辅助文件以便大家能对这两种工具有一个初步的理解。 一、Cadence平台的启动： ①右击桌面，在弹出菜单中单击open Terminal
②在弹出的终端中输入icfb&然后按回车启动Cadence ③Cadence启动过程
④Cadence启动完成后，关闭提示信息
二、设计项目的建立 ①点击Tools—Library Manager…启动设计库管理软件 ②启动设计库管理软件
③点击File—New--Library新建设计库文件 ④在弹出的菜单项中输入你的设计的库的名称，比如MyDesign，点击OK
Cadence SPB使用经验总结
Cadence SPB使用方法 1.在用OrCad Capture CIS画电路原理图时，不同电路图页面之间的信号互联， 单信号线(wire)用分页端口连接器（Off Page Connector）实现互联，总线（Bus）用端口(Port)实现互连（也可以用分页端口连接器（Off Page Connector））。 2.特别注意：在FPGA原理图设计中，在为FPGA设计原理图符号时，一般要将FPGA 分为多个部分，这时一定要注意在管脚功能划分时，要将Bank2中用于配置的管脚，包括：配置模式选择管脚M0、M1,CCLK,DIN,INIT_B等与TMS,TCK,TDO,TDI 等一起划分到FPGA的配置（Configuration）部分。 3.在OrCad Capture CIS中制作原理图符号时，如果器件有多个（两个以上）管 脚名称（pin name）相同，在保存该元件时就会弹出以下警告信息： 因为ORCAD的封装（原理图符号）是有规则的，只有管脚为POWER属性才能同名，比如VCC,GND的管脚名等等，很好理解，这些属性在画PCB的时候默认的是同一个网络，是要连接在一起的，如GND连GND，VCC连VCC，有时候有很多的空脚NC 最好用NC1,NC2...来描述，避免不必要的错误，有的甚至连POWER属性的管脚名都不做重复的。如果忽略这些这些警告信息，则当使用这些元件符号画电路图，在生成网表（Create Netlist）时就会产生错误： #79 Error [ALG0050] Duplicate Pin Name "SW" found on Package LM2852Y , U21 Pin Number 9: SCHEMATIC1, POWER SUPLLY (1.80, 3.20). Please renumber one of these. 这时选中设计，可以利用accessories菜单的libcorrectionutil->library verification / correction来批量修改重复管脚定义（即：批量把重复的管脚名改为不同）。（accessories->libcorrectionutil->library verification / correction）但是通过这种方法只能修改元件库Library中的元件，不能更新到原理图页面中。
第四章 cadence ic5141教程Verilog 的使用方法
第四章Cadence中Verilog的一些使用方法 § 4－1 Verilog 的文本编辑器 随着电路规模的增大和复杂，传统的图形输入模式已不可行。语言描述电路成为潮流。它的方便性和好的更改性、维护性在实践中得到很好的体现。尤其现在强大的综合工具，和系统集成对核的需求性使Verilog更有用武之地。每个硬件工程师应该学习掌握它。 在进入Cadence后在命令行中键入 textedit *.v↙ (此处*为文件名，在textedit 命令后应带上文件名) 键入上述命令后进入文本编辑框，和Windows 中常用的文本编辑框很象。 图4-1-1textedit文本编辑框界面 图中的主菜单File、View、Edit、Find及各自底下的子菜单和Windws中的文本编辑器差不多，使用方法相似，这里就不多说了。编好程序保存可以进行后续工作了。 § 4－2 Verilog 的模拟仿真 一．命令的选择。 在命令行中键入 verilog↙ 会出现关于此命令的一些介绍，如下： -f
-k
Cadence画PCB傻瓜式教程
一．原理图 1．建立工程 与其他绘图软件一样，OrCAD以Project来管理各种设计文件。点击开始菜单，然后依次是所有程序—打开cadence软件—》一般选用Design Entry CIS，点击Ok进入Capture CIS。接下来是File--New--Project，在弹出的对话框中填入工程名、路径等等，点击Ok进入设计界面。 2．绘制原理图 新建工程后打开的是默认的原理图文件SCHEMATIC1 PAGE1，右侧有工具栏，用于放置元件、画线和添加网络等等，用法和Protel类似。点击上侧工具栏的Project manager（文件夹树图标）或者是在操作界面的右边都能看到进入工程管理界面，在这里可以修改原理图文件名、设置原理图纸张大小和添加原理图库等等。 1）修改原理图纸张大小： 双击SCHEMATIC1文件夹，右键点击PAGE1，选择Schematic1 Page Properties，在Page Size中可以选择单位、大小等； 2）添加原理图库： File--New--Library，可以看到在Library文件夹中多了一个library1.olb的原理图库文件，右键单击该文件，选择Save，改名存盘；（注意：在自己话原理图库或者封装库的时候，在添加引脚的时候，最好是画之前设定好栅格等参数，要不然很可能出现你画的封装，很可能在原理图里面布线的时候通不过，没法对齐，连不上线！） 3）添加新元件： 常用的元件用自带的（比如说电阻、电容的），很多时候都要自己做元件，或者用别人做好的元件。右键单击刚才新建的olb库文件，选New Part，或是New Part From Spreadsheet，后者以表格的方式建立新元件，对于画管脚特多的芯片元件非常合适，可以直接从芯片Datasheet中的引脚描述表格中直接拷贝、粘贴即可（pdf格式的Datasheet按住Alt键可以按列选择），可以批量添加管脚，方便快捷。 4）生成网络表（Net List）： 在画板PCB的时候需要导入网络表，在这之前原理图应该差不多完工了，剩下的工作就是查缺补漏。可以为元件自动编号，在工程管理界面下选中.dsn文件，然后选Tools--Annotate，在弹出的对话框中选定一些编号规则，根据需求进行修改或用默认设置即可。进行DRC检测也是在生成网络表之前的一项重要工作，可以避免出现一些不必要的设计错误。DRC之后可以尝试去生成网络表了，还是在工程管理界面下，选Tools--Create Netlist，可以在弹出的对话框中选择网络表的存放路径，其他默认设置即可，生成网络表的过程中如果出错，可以通Windows--Session Log查看出错的原因，（第一次用cadence 画板子，免不了会出很多错误，通过查阅报表的错误原因，做好记录，是学好该软件的捷径）比如说有元器件忘了添加封装等。 5）更新元件到原理图： 当元件库中的某个元件修改后需要原理图也同步更新时，可以不必重新放置元件（万一有100个或更多该元件岂不是要疯了），在工程管理界面下，双击Design Cache文件夹，选中刚才修改的元件，右键单击选择Update Cache，一路yes下去即可将原理图中该元件全部更新。 注意：在生成网表的时候，经常报错一定要注意，在自己画的原理图库或者是封装库的时候，一定要有系统的存放，按照一定的规则命名，在添加的时候，原件要把自己所画的封装库的路径添加上，要不然，是不能正确生成网表的。同时，这样方便以后工程的调用