集成电路锁相环设计报告

锁相环CD4046设计频率合成器

------集成电路考试实验设计报告

学校：福州大学

学院：物理与信息工程学院

班级：09级信息工程类2班

姓名：吴志强学号：110900636

姓名：吴鑫学号：110900635

一、设计和制作任务 (3)

二、主要技术指标 (3)

三、确定电路组成方案 (3)

四、设计方法 (3)

（一）、振荡源的设计 (3)

（二）、N分频的设计 (3)

（三）、10HZ标准信号源设计（即M分频的设计） (5)

五、锁相环参数设计 (6)

六、调试步骤 (6)

七、参考文献 (7)

附录：各芯片的管脚图 (7)

锁相环CD4046设计频率合成器

一、设计和制作任务

1．确定电路形式，画出电路图。

2．计算电路元件参数并选取元件。

3．组装焊接电路。

4．调试并测量电路性能。

5．写出课程设计报告书

二、主要技术指标

1．频率步进 10Hz

2．频率范围：1kHz—10kHz

3．电源电压 Vcc=5V

三、确定电路组成方案

原理框图如下，锁相环路对稳定度的参考振动器锁定，环内串接可编程的分频器，通过改变分频器的分配比N，从而就得到N倍参考频率的稳定输出。

晶体振荡器输出的信号频率f1，

经固定分频后（M分频）得到

基准频率f1’，输入锁相环的相

位比较器（PC）。锁相环的VCO

输出信号经可编程分频器（N分频）

后输入到PC的另一端，这两个信号进行相位比较，当锁相环路锁定后得到：f1/M=f1’=f2/N 故f2=Nf’1 (f’1为基准频率)

当N变化时，或者N/M变化时，就可以得到一系列的输出频率f2。

四、设计方法

（一）、振荡源的设计

用CMOS与非门和1M晶体组成

1MHz振荡器，如图14。图中Rf 使

F1工作于线性放大区。晶体的等效

电感，C1、C2构成谐振回路。C1、

C2可利用器件的分布电容不另接。

F1、F2、F3使用CD4049。

（二）、N分频的设计

用三片4522组成1——10kHZ频率合成器

CD1522的二一十进制1/N减计数器。其引脚见附录。其中D1-D4是预置端，Q1

—Q4是计数器输出端，其余控制端的功能如下：

PE（3）=1时，D1—D4值置进计数器EN（4）=0，且

CP（6）时，计数器（Q1—Q4）减计数；CF（13）=1

且计数器（Q1—Q4）减到0时，QC(12)=1 Cr(10) =1时，计数器清零。

如下图，最终应做到拨盘开关的数值是多少，VCO

输出信号的频率就是（10*数值）Hz。

图3 1kHz—10 kHz 频率合成器（三）、10HZ标准信号源设计（即M分频的设计）

根据4518的输出波形图，可以看出4518包含二分频、四分频、十分频，用三片CD4518（共5个计数器）组成一个100000分频器，也就是五个十分频器，这样就可把1MHz的晶振信号变成10Hz的标准信号。如下图所示：

基准频率10Hz

通过前面的分析可以得到总体的设计电路图如下：

五、锁相环参数设计

本设计中，M固定，N可变。基准频率f’1定为10Hz，改变N值，使N=1-1000，则可产生f2=1KHz—10KHz的频率范围。锁相环锁存范围：

fmax=1M~1.1MHz

fmin=100~1KHz

则fmax/fmin=1K~11K

使用相位比较器PC2

1）若R2≠∞，则由fmax/fmin=1K-11K

由右图大概确定R2/R1的值约为（1-10）K

选定R1=10K Ω,可得R2=（100-500）K Ω。

选定Vdd=5-10v,参照右图与fmin=100~1kHz 可求出

C1=2*10-4uF

2）若R2=∞，由fo=fmax /2=500KHz,参照图5并

选定Vdd=5~10v ，可得C1=1.5*10-4~2*10-4uF

又 2fc=fmax+fmin=(1000.1~1001)kHz,

2fl=fmax-fmin=(999~999.9)kHz,

T1=R3*C2

最终算出

R3*C2=2π*fl /(2πfc)2 =0.318uF

令R3=10K Ω，则C2≈31.8pF

六、调试步骤

1、接上电源后，测试晶振产生的频率f0和经过各次分频后的频率fi 。晶振产生的频率f0（Hz ）第一次百分频f1（Hz ）第二次百分频 f2（Hz ）第三次十分频

f3（Hz ） 1.0007MHz 10.1kHz 101Hz 10.06Hz

2、拨动拨码盘，测输出频率

拨码盘数值（十进制）输出频率

（kHz ）

1000 1.000

1220 1.220

5680 5.680

9340 9.340

10000 10.000

七、参考文献

[1]罗国新.CMOS 集成电路电路应用设计[M].福州：福建科学技术出版设，2004.10

附录：各芯片的管脚图

CD4049

CD4522

集成电路设计实验报告

集成电路设计实验报告时间：2011年12月

实验一原理图设计一、实验目的 1.学会使用Unix操作系统 2.学会使用CADENCE的SCHEMA TIC COMPOSOR软件二：实验内容使用schematic软件，设计出D触发器，设置好参数。二、实验步骤 1、在桌面上点击Xstart图标 2、在User name：一栏中填入用户名，在Host：中填入IP地址，在Password：一栏中填入用户密码，在protocol：中选择telnet类型 3、点击菜单上的Run！，即可进入该用户unix界面 4、系统中用户名为“test9”，密码为test123456 5、在命令行中（提示符后，如：test22>）键入以下命令 icfb&↙(回车键)，其中& 表示后台工作，调出Cadence软件。出现的主窗口所示： 6、建立库(library)：窗口分Library和Technology File两部分。Library部分有Name和Directory 两项，分别输入要建立的Library的名称和路径。如果只建立进行SPICE模拟的线路图，Technology部分选择Don’t need a techfile选项。如果在库中要创立掩模版或其它的物理数据（即要建立除了schematic外的一些view），则须选择Compile a new techfile(建立新的techfile)或Attach to an existing techfile(使用原有的techfile)。 7、建立单元文件(cell)：在Library Name中选择存放新文件的库，在Cell Name中输入名称，然后在Tool选项中选择Composer-Schematic工具(进行SPICE模拟)，在View Name中就会自动填上相应的View Name—schematic。当然在Tool工具中还有很多别的

锁相环电路设计

锁相环的原理 2007-01-23 00:24 1．锁相环的基本组成许多电子设备要正常工作，通常需要外部的输入信号与部的振荡信号同步，利用锁相环路就可以实现这个目的。锁相环路是一种反馈控制电路，简称锁相环（PLL）。锁相环的特点是：利用外部输入的参考信号控制环路部振荡信号的频率和相位。因锁相环可以实现输出信号频率对输入信号频率的自动跟踪，所以锁相环通常用于闭环跟踪电路。锁相环在工作的过程中，当输出信号的频率与输入信号的频率相等时，输出电压与输入电压保持固定的相位差值，即输出电压与输入电压的相位被锁住，这就是锁相环名称的由来。锁相环通常由鉴相器（PD）、环路滤波器（LF）和压控振荡器（VCO）三部分组成，锁相环组成的原理框图如图8-4-1所示。锁相环中的鉴相器又称为相位比较器，它的作用是检测输入信号和输出信号的相位差，并将检测出的相位差信号转换成u D（t）电压信号输出，该信号经低通滤波器滤波后形成压控振荡器的控制电压u C（t），对振荡器输出信号的频率实施控制。 2．锁相环的工作原理锁相环中的鉴相器通常由模拟乘法器组成，利用模拟乘法器组成的鉴相器电路如图8-4-2所示。鉴相器的工作原理是：设外界输入的信号电压和压控振荡器输出的信号电压分别为：（8-4-1）（8-4-2）式中的ω0为压控振荡器在输入控制电压为零或为直流电压时的振荡角频率，称为电路的固有振荡角频率。则模拟乘法器的输出电压u D为：用低通滤波器LF将上式中的和频分量滤掉，剩下的差频分量作为压控振荡器的输入控制电压u C （t）。即u C（t）为：（8-4-3）式中的ωi为输入信号的瞬时振荡角频率，θi（t）和θO（t）分别为输入信号和输出信号的瞬时位相，根据相量的关系可得瞬时频率和瞬时位相的关系为：

集成电路版图设计报告

北京工业大学集成电路板图设计报告姓名：张靖维学号：12023224 2015年 6 月 1日

目录目录 (1) 1 绪论 (2) 1.1 介绍 (2) 1.1.1 集成电路的发展现状 (2) 1.1.2 集成电路设计流程及数字集成电路设计流程 (2) 1.1.3 CAD发展现状 (3) 2 电路设计 (4) 2.1 运算放大器电路 (4) 2.1.1 工作原理 (4) 2.1.2 电路设计 (4) 2.2 D触发器电路 (12) 2.2.1 反相器 (12) 2.2.2 传输门 (12) 2.2.3 与非门 (13) 2.2.4 D触发器 (14) 3 版图设计 (15) 3.1 运算放大器 (15) 3.1.1 运算放大器版图设计 (15) 3.2 D触发器 (16) 3.2.1 反相器 (16) 3.2.2 传输门 (17) 3.2.3 与非门 (17) 3.2.4 D触发器 (18) 4 总结与体会 (19)

1 绪论随着晶体管的出现，集成电路随之产生，并极大地降低了电路的尺寸和成本。而由于追求集成度的提高，渐渐设计者不得不利用CAD工具设计集成电路的版图，这样大大提高了工作效率。在此单元中，我将介绍集成电路及CAD发展现状，本次课设所用EDA工具的简介以及集成电路设计流程等相关内容。 1.1介绍 1.1.1集成电路的发展现状 2014年，在国家一系列政策密集出台的环境下，在国内市场强劲需求的推动下，我国集成电路产业整体保持平稳较快增长，开始迎来发展的加速期。随着产业投入加大、技术突破与规模积累，在可以预见的未来，集成电路产业将成为支撑自主可控信息产业的核心力量，成为推动两化深度融合的重要基础。、 1.1.2集成电路设计流程及数字集成电路设计流程集成电路设计的流程一般先要进行软硬件划分，将设计基本分为两部分：芯片硬件设计和软件协同设计。芯片硬件设计包括：功能设计阶段，设计描述和行为级验证，逻辑综合，门级验证（Gate-Level Netlist Verification），布局和布线。模拟集成电路设计的一般过程：电路设计，依据电路功能完成电路的设计；.前仿真，电路功能的仿真，包括功耗，电流，电压，温度，压摆幅，输入输出特性等参数的仿真；版图设计（Layout），依据所设计的电路画版图；后仿真，对所画的版图进行仿真，并与前仿真比较，若达不到要求需修改或重新设

《集成电路设计》课程设计实验报告

《集成电路设计》课程设计实验报告（前端设计部分）课程设计题目：数字频率计所在专业班级：电子科作者姓名：作者学号：指导老师：

目录（一）概述 2 2 一、设计要求2 二、设计原理 3 三、参量说明3 四、设计思路3 五、主要模块的功能如下4 六、4 七、程序运行及仿真结果4 八、有关用GW48－PK2中的数码管显示数据的几点说明5（三）方案分析 7 10 11

（一）概述在电子技术中，频率是最基本的参数之一，并且与许多电参量的测量方案、测量结果都有十分密切的关系，因此频率的测量就显得十分重要。测量频率的方法有多种，数字频率计是其中一种。数字频率计是计算机、通讯设备、音频视频等科研生产领域不可缺少的测量仪器，是一种用十进制数字显示被测信号频率的数字测量仪器。数字频率计基本功能是测量诸如方波等其它各种单位时间内变化的物理量。在进行模拟、数字电路的设计、安装、调试过程中，由于其使用十进制数显示，测量迅速，精确度高，显示直观，经常要用到频率计。频率计的基本原理是应用一个频率稳定度高的时基脉冲，对比测量其它信号的频率。时基脉冲的周期越长，得到的频率值就越准确。通常情况下是计算每秒内待测信号的脉冲个数，此时我们称闸门时间是1秒。闸门时间也可以大于或小于1秒，闸门的时间越长，得到的频率值就越准确，但闸门的时间越长则每测一次频率的间隔就越长，闸门时间越短，测的频率值刷新就越快，但测得的频率精度就受影响。本文内容粗略讲述了我们小组的整个设计过程及我在这个过程中的收获。讲述了数字频率计的工作原理以及各个组成部分，记述了在整个设计过程中对各个部分的设计思路、程序编写、以及对它们的调试、对调试结果的分析。（二）设计方案一、设计要求： ⑴设计一个数字频率计，对方波进行频率测量。 ⑵频率测量可以采用计算每秒内待测信号的脉冲个数的方法实现。

锁相环应用电路仿真

高频电子线路实训报告锁相环路仿真设计专业学生姓名学号 2015 年 6 月24日

锁相环应用电路仿真锁相环是一种自动相位控制系统，广泛应用于通信、雷达、导航以及各种测量仪器中。锁相环及其应用电路是“通信电子电路”课程教学中的重点容，但比较抽象，还涉及到新的概念和复杂的数学分析。因此无论是教师授课还是学生理解都比较困难。为此，我们将基于Multisim的锁相环应用仿真电路引入课堂教学和课后实验。实践证明，这些仿真电路可以帮助学生对相关容的理解，并为进行系统设计工作打下良好的基础。锁相环的应用电路很多，这里介绍锁相环调频、鉴频及锁相接收机的Multisim仿真电路。 1.锁相环的仿真模型首先在Multisim软件中构造锁相环的仿真模型(图1)。基本的锁相环由鉴相器(PD)、环路滤波器(I P)和压控振荡器(VCO)三个部分组成。图中，鉴相器由模拟乘法器A 实现，压控振荡器为V3，环路滤波器由R1、C1构成。环路滤波器的输出通过R2、R3串联分压后加到压控振荡器的输入端，直流电源V2用来调整压控振荡器的中心频率。仿真模型中，增加R2、R3及的目的就是为了便于调整压控振荡器的中心频率。图1 锁相环的仿真模型 2.锁相接收机的仿真电路直接调频电路的振荡器中心频率稳定度较低，而采用晶体振荡器的调频电路，其调频围又太窄。采用锁相环的调频器可以解决这个矛盾。其结构原理如图2所示。

图2 锁相环调频电路的原理框图实现锁相调频的条件是调制信号的频谱要处于低通滤波器通带之外，也就是说，锁相环路只对慢变化的频率偏移有响应，使压控振荡器的中心频率锁定在稳定度很高的晶振频率上。而随着输人调制信号的变化，振荡频率可以发生很大偏移。图3 锁相环调频的仿真电路根据图2建立的仿真电路如图3所示。图中，设置压控振荡器V1在控制电压为0时，输出频率为0；控制电压为5V时，输出频率为50kHz。这样，实际上就选定了压控振荡器的中心频率为25kHz，为此设定直流电压V3为2.5V。调制电压V4通过电阻Rs接到VCO的输人端，R实际上是作为调制信号源V4的阻，这样可以保证加到VCO输人端的电压是低通滤波器的输出电压和调制电压之和，从而满足了原理图的要求。本电路中，相加功能也可以通过一个加法器来完成，但电路要变得相对复杂一些。 VCO输出波形和输人调制电压的关系如图4所示。由图可见，输出信号频率随着输人信号的变化而变化，从而实现了调频功能。

锁相环电路

手机射频部分的关键电路----锁相环电路锁相坏电路是一种用来消除频率误差为目的反馈控制电路，目前市场销售的手机基本上都是采用这种电路来控制射频电路中的压控振荡器。使其输出准确稳定的振荡频率。如锁相坏(PLL)电路出现故障将导致本振的频率输出不准确，则导致手机无信号。目前通信终端设备中对频率的稳定采用的是频率合成CSYN技术。频率合成的基本方法有三种：第一种直接频率合成；第二种锁相频率合成(PLL)；第三种直接数字频率合成(DDS)。由于锁相频率合成技术在电路设计方面(简单)，成本方面控制灵敏度方面，频谱纯净度方面等。都要胜于直接频率合成，与直接数字频率合成。所以被移动通信终端设备广范采用。它在手机电路中的作用是控制压控振荡器输出的频率，相位与基准信号的频率，相位保持同步。锁相坏电路的构成与工作原理： 1、构成：它是由鉴相器(PD)低通滤波器(LPF) 压控振荡器(VCO)三部分组成。鉴相器：它是一个相位比较器。基准频率信号和压控振荡器输出的取样频率在其内部进行相位比较，输出误差电压。低通滤波器：是将鉴相器输出的锁相电压进行滤波，滤除电流中的干扰和高频成分。得到一个纯净的直流控制电压。压控振荡器：产生手机所要的某一高频频率。（注：SYNEN、SYNCLK、SYNDATA来自CPU控制分频器，对本振信号进行N次分频）。当VCO产生手机所须的某一高频频率。一路去混频管，另一路反馈给锁相环，中的分频器进行N次分频。在这里为什么要进行N次分频呢？首先要说明一下基准频率与VCO振荡取样频率在鉴相要满足3个条件。 ①频率相同。②幅度相同。③相位不同。为了满足鉴相条件，所以在电路中设置了分频器。VCO振荡频率取样信号送入分频器完成N次分频后，得到一个与基准频率相位不同，但频率

模拟集成电路版图设计和绘制

电子科技大学实验报告学生姓名:连亚涛/王俊颖学号：2011031010032/0007指导教师：王向展实验地点：微固楼606实验时间：2014.6. 一、实验室名称：微电子技术实验室二、实验项目名称：模拟集成电路版图设计和绘制三、实验学时：4 四、实验原理参照实验指导书。五、实验目的本实验是基于微电子技术应用背景和《集成电路原理》课程设置及其特点而设置，为IC设计性实验。其目的在于：根据实验任务要求，综合运用课程所学知识自主完成相应的模拟集成电路版图设计，掌握基本的IC版图布局布线技巧。学习并掌握国际流行的EDA仿真软件Cadence的使用方法，并进行版图的的设计。六、实验内容 1、UNIX操作系统常用命令的使用，Cadence EDA仿真环境的调用。 2、根据设计指标要求，自主完成版图设计，并掌握布局布线的基本技巧。七、实验仪器设备（1）工作站或微机终端一台

八、实验步骤 1、根据实验指导书熟悉UNIX操作系统常用命令的使用，掌握CadenceEDA 仿真环境的调用。 2、根据设计指标要求，设计出如下图所示的运算放大器电路版图，过程中应注意设计规则。九、实验数据及结果分析： 1、通过本次实验掌握了UNIX操作系统常用命令的使用，Cadence EDA仿真环境的调用。达到了实验目的。 2、根据设计指标要求，设计出运算放大器模拟集成电路版图。 (备注：小组共同完成) 十、实验结论：通过这次实验，学习并掌握国际流行的EDA仿真软件Cadence的使用方法，完成了运算放大器集成电路版图的设计，其难点是版图的布局布线和设计规则的理解。十一、总结及心得体会： 2学会了cadence在linux下的使用，在回去安装Ubuntu的过程中发生了很多错误，有了一定的提高，让我了解到使用免费破解的专业软件的不易。其次，cadence使用过程中，有很多技巧值得认真学习，如左手键盘右手鼠标操作，以及先画基本的接触孔，再画mos管，再用已有的Mos管拼接出其他宽长比的方法。同时，学会了如何提高画图效率的“偷懒”的办法。当然，还有很多的不足，比如有些地方容易忽略版图的规则没有全局考量，造成重复赶工。在一些技巧上，如画不规则多边形保护环的方法还是太笨，没有用聪明的方法（多次shift+c）。

模拟锁相环实验报告

实验一模拟锁相环模块一、实验原理和电路说明模拟锁相环模块在通信原理综合实验系统中可作为一个独立的模块进行测试。在系统工作中模拟锁相环将接收端的256KHz 时钟锁在发端的256KHz 的时钟上，来获得系统的同步时钟，如HDB3接收的同步时钟及后续电路同步时钟。 f 0=256K H z 64K H z U P 04U P 03B U P 02 U P 01512K H z 分频器÷4 分频器÷8 H D B 3 环路滤波器放大器图 2.1.1 模拟锁相环组成框图 T P P 02T E S T 跳线器K P 02V C O T P P 03T P P 06 T P P 04T P P 05 256K b itp s T P P 07带通滤波器 T P P 01 U P 03A 64K H z 该模块主要由模拟锁相环UP01（MC4046）、数字分频器UP02（74LS161）、D 触发器UP04（74LS74）、环路滤波器和由运放UP03（TEL2702）及阻容器件构成的输入带通滤波器（中心频率：256KHz ）组成。在UP01内部有一个振荡器与一个高速鉴相器组成。该模拟锁相环模块的框图见图2.1.1。因来自发端信道的HDB3码为归零码，归零码中含有256KHz 时钟分量，经UP03B 构成中心频率为256KHz 有源带通滤波器后，滤出256KHz 时钟信号，该信号再通过UP03A 放大，然后经UP04A 和UP04B 两个除二分频器（共四分频）变为64KHz 信号，进入UP01鉴相输入A 脚；VCO 输出的512KHz 输出信号经UP02进行八分频变为64KHz 信号，送入UP01的鉴相输入B 脚。经UP01内部鉴相器鉴相之后的误差控制信号经环路滤波器滤波送入UP01的压控振荡器输入端；WP01可以改变模拟锁相环的环路参数。正常时，VCO 锁定在外来的256KHz 频率上。模拟锁相环模块各跳线开关功能如下：

集成电路版图设计论文

集成电路版图设计班级12级微电子姓名陈仁浩学号2012221105240013 摘要：介绍了集成电路版图设计的各个环节及设计过程中需注意的问题，然后将IC版图设计与PCB版图设计进行对比，分析两者的差异。最后介绍了集成电路版图设计师这一职业，加深对该行业的认识。关键词: 集成电路版图设计引言: 集成电路版图设计是实现集成电路制造所必不可少的设计环节，它不仅关系到集成电路的功能是否正确，而且也会极大程度地影响集成电路的性能、成本与功耗。近年来迅速发展的计算机、通信、嵌入式或便携式设备中集成电路的高性能低功耗运行都离不开集成电路掩模版图的精心设计。一个优秀的掩模版图设计者对于开发超性能的集成电路是极其关键的。一、集成电路版图设计的过程集成电路设计的流程：系统设计、逻辑设计、电路设计（包括：布局布线验证）、版图设计版图后仿真（加上寄生负载后检查设计是否能够正常工作）。集成电路版图设计是集成电路从电路拓扑到电路芯片的一个重要的设计过程，它需要设计者具有电路及电子元件的工作原理与工艺制造方面的基础知识，还需要设计者熟练运用绘图软件对电路进行合理的布局规划，设计出最大程度体现高性能、低功耗、低成本、能实际可靠工作的芯片版图。集成电路版图设计包括数字电路、模拟电路、标准单元、高频电路、双极型和射频集成电路等的版图设计。具体的过程为： 1、画版图之前，应与IC 工程师建立良好沟通在画版图之前，应该向电路设计者了解PAD 摆放的顺序及位置，了解版图的最终面积是多少。在电路当中，哪些功能块之间要放在比较近的位置。哪些器件需要良好的匹配。了解该芯片的电源线和地线一共有几组，每组之间各自是如何分布在版图上的？ IC 工程师要求的工作进度与自己预估的进度有哪些出入？ 2、全局设计：这个布局图应该和功能框图或电路图大体一致,然后根据模块的面积大小进行调整。布局设计的另一个重要的任务是焊盘的布局。焊盘的安排要便于内部信号的连接，要尽量节省芯片面积以减少制作成本。焊盘的布局还应该便于测试，特别是晶上测试。 3、分层设计：按照电路功能划分整个电路，对每个功能块进行再划分，每一个模块对应一个单元。从最小模块开始到完成整个电路的版图设计，设计者需要建立多个单元。这一步就是自上向下的设计。 4、版图的检查：（1）Design Rules Checker 运行DRC，DRC 有识别能力，能够进行复杂的识别工作，在生成最终送交的图形之前进行检查。程序就按照规则检查文件运行，发现错误时，会在错误的地方做出标记，并且做出解释。

cmos模拟集成电路设计实验报告

北京邮电大学实验报告实验题目：cmos模拟集成电路实验姓名：何明枢班级：2013211207 班内序号：19 学号：2013211007 指导老师：韩可日期：2016 年 1 月16 日星期六

目录实验一:共源级放大器性能分析 (1) 一、实验目的 (1) 二、实验内容 (1) 三、实验结果 (1) 四、实验结果分析 (3) 实验二:差分放大器设计 (4) 一、实验目的 (4) 二、实验要求 (4) 三、实验原理 (4) 四、实验结果 (5) 五、思考题 (6) 实验三：电流源负载差分放大器设计 (7) 一、实验目的 (7) 二、实验内容 (7) 三、差分放大器的设计方法 (7) 四、实验原理 (7) 五、实验结果 (9) 六、实验分析 (10) 实验五：共源共栅电流镜设计 (11) 一、实验目的 (11) 二、实验题目及要求 (11) 三、实验内容 (11) 四、实验原理 (11) 五、实验结果 (14) 六、电路工作状态分析 (15) 实验六：两级运算放大器设计 (17) 一、实验目的 (17) 二、实验要求 (17) 三、实验内容 (17) 四、实验原理 (21) 五、实验结果 (23) 六、思考题 (24) 七、实验结果分析 (24) 实验总结与体会 (26) 一、实验中遇到的的问题 (26) 二、实验体会 (26) 三、对课程的一些建议 (27)

实验一:共源级放大器性能分析一、实验目的 1、掌握synopsys软件启动和电路原理图（schematic）设计输入方法； 2、掌握使用synopsys电路仿真软件custom designer对原理图进行电路特性仿真； 3、输入共源级放大器电路并对其进行DC、AC分析，绘制曲线； 4、深入理解共源级放大器的工作原理以及mos管参数的改变对放大器性能的影响二、实验内容 1、启动synopsys，建立库及Cellview文件。 2、输入共源级放大器电路图。 3、设置仿真环境。 4、仿真并查看仿真结果，绘制曲线。三、实验结果 1、实验电路图

基于锁相环的频率合成电路设计

基于锁相环的频率合成电路设计 0 引言锁相环简称PLL，是实现相位自动控制的一门技术，早期是为了解决接收机的同步接收问题而开发的，后来应用在电视机的扫描电路中。由于锁相技术的发展，该技术已逐渐应用到通信、导航、雷达、计算机到家用电器的各个领域。自从20 世纪70年代起，随着集成电路的发展，开始出现集成的锁相环器件、通用和专用集成单片锁相环，使锁相环逐渐变成一个低成本、使用简便的多功能器件。如今，PLL 技术主要应用在调制解调、频率合成、彩电色幅载波提取、雷达、FM立体声解码等各个领域。随着数字技术的发展，还出现了各种数字PLL器件，它们在数字通信中的载波同步、位同步、相干解调等方面起着重要的作用。随着现代电子技术的飞快发展，具有高稳定性和准确度的频率源已经成为科研生产的重要组成部分。高性能的频率源可通过频率合成技术获得。随着大规模集成电路的发展，锁相式频率合成技术占有越来越重要的地位。由一个或几个高稳定度、高准确度的参考频率源通过数字锁相频率合成技术可获得高品质的离散频率源。 1 锁相环及频率合成器的原理 1．1 锁相环原理 PLL是一种反馈控制电路，其特点是：利用外部输入的参考信号控制环路内部振荡信号的频率和相位。因PLL可以实现输出信号频率对输入信号频率的自动跟踪，所以PLL通常用于闭环跟踪电路。PLL在工作的过程中，当输出信号的频率与输入信号的频率相同时，输出电压与输入电压保持固定的相位差值，即输出电压与输入电压的相位被锁住，这就是PLL名称的由来。PLL通常由鉴相器(PD)、环路滤波器(LF)和压控振荡器(VCO)三部分组成，PLL组成的原理框图如图1所示。 PLL中的鉴相器又称为相位比较器，它的作用是检测输入信号和输出信号的相位差，并将检测出的相位差信号转换成uD(t)电压信号输出，该信号经低通滤波器滤波后形成压控振荡器的控制电压uC(t)，对振荡器输出信号的频率实施控制。鉴相器通常由模拟乘法器组成，利用模拟乘法器组成的鉴相器电路如图2所示。

集成电路版图设计笔试面试大全

集成电路版图设计笔试面试大全 1. calibre语句 2. 对电路是否了解。似乎这个非常关心。 3. 使用的工具。 , 熟练应用UNIX操作系统和L_edit，Calibre, Cadence, Virtuoso, Dracula 拽可乐(DIVA),等软件进行IC版图绘制和DRC，LVS，ERC等后端验证 4. 做过哪些模块其中主要负责的有Amplifier，Comparator，CPM，Bandgap，Accurate reference，Oscillator，Integrated Power MOS，LDO blocks 和Pad，ESD cells以及top的整体布局连接 5. 是否用过双阱工艺。工艺流程见版图资料在高阻衬底上同时形成较高的杂质浓度的P阱和N阱，NMOS、PMOS分别做在这两个阱中，这样可以独立调节两种沟道MOS管的参数，使CMOS电路达到最优特性，且两种器件间距离也因采用独立的阱而减小，以适合于高密度集成，但是工艺较复杂。制作MOS管时，若采用离子注入，需要淀积Si3N4，SiO2不能阻挡离子注入，进行调沟或调节开启电压时，都可以用SiO2层进行注入。双阱CMOS采用原始材料是在P+衬底(低电阻率)上外延一层轻掺杂的外延层P-(高电阻率)防止latch-up效应(因为低电阻率的衬底可以收集衬底电流)。 N阱、P阱之间无space。

6. 你认为如何能做好一个版图,或者做一个好版图需要注意些什么需要很仔细的回答～答:一，对于任何成功的模拟版图设计来说，都必须仔细地注意版图设计的floorplan，一般floorplan 由设计和应用工程师给出，但也应该考虑到版图工程师的布线问题，加以讨论调整。总体原则是模拟电路应该以模拟信号对噪声的敏感度来分类。例如，低电平信号节点或高阻抗节点，它们与输入信号典型相关，因此认为它们对噪声的敏感度很高。这些敏感信号应被紧密地屏蔽保护起来，尤其是与数字输出缓冲器隔离。高摆幅的模拟电路，例如比较器和输出缓冲放大器应放置在敏感模拟电路和数字电路之间。数字电路应以速度和功能来分类。显而易见，因为数字输出缓冲器通常在高速时驱动电容负载，所以应使它离敏感模拟信号最远。其次，速度较低的逻辑电路位于敏感模拟电路和缓冲输出之间。注意到敏感模拟电路是尽可能远离数字缓冲输出，并且最不敏感的模拟电路与噪声最小的数字电路邻近。芯片布局时具体需考虑的问题，如在进行系统整体版图布局时，要充分考虑模块之间的走线，避免时钟信号线对单元以及内部信号的干扰。模块间摆放时要配合压焊点的分布，另外对时钟布线要充分考虑时延，不同的时钟信号布线应尽量一致，以保证时钟之间的同步性问题。而信号的走线要完全对称以克服外界干扰。二(电源线和地线的布局问题

基于Matlab的数字锁相环的仿真设计

基于Matlab的数字锁相环的仿真设计摘要：锁相环是一个能够跟踪输入信号相位变化的闭环自动跟踪系统。它广泛应用于无线电的各个领域，并且，现在已成为通信、雷达、导航、电子仪器等设备中不可缺少的一部分。然而由于锁相环设计的复杂性，用SPICE对锁相环进行仿真，数据量大，仿真时间长，而且需进行多次仿真以提取设计参数，设计周期长。本文借助于Matlab中Simulink仿真软件的灵活性、直观性，在Simulink 中利用仿真模块搭建了全数字锁相环的仿真模型。先借助模拟锁相环直观形象、易于理解的特点，通过锁相环在频率合成方面的应用，先对模拟锁相环进行了仿真，对锁相环的工作原理进行了形象的说明。在模拟锁相环的基础上，重新利用仿真模块搭建了全数字锁相环的仿真模型，通过仿真达到了设计的目的，验证了此全数字锁相环完全能达到模拟锁相环的各项功能要求。关键词：锁相环，压控振荡器，锁定，Simulink，频率合成，仿真模块 1引言 1932年法国的H.de Bellescize提出同步捡波的理论，首次公开发表了对锁相环路的描述。到1947年，锁相环路第一次应用于电视接收机的水平和垂直扫描的同步。到70年代，随着集成电路技术的发展，逐渐出现集成的环路部件、通用单片集成锁相环路以及多种专用集成锁相环路，锁相环路逐渐变成了一个成本低、使用简便的多功能组件，为锁相技术在更广泛的领域应用提供了条件。锁相环独特的优良性能使其得到了广泛的应用，其被普遍应用于调制解调、频率合成、电视机彩色副载波提取、FM立体声解码等。随着数字技术的发展，相应出现了各种数字锁相环，它们在数字信号传输的载波同步、位同步、相干解调等方面发挥了重要的作用。而Matlab强大的数据处理和图形显示功能以及简单易学的语言形式使Matlab在工程领域得到了非常广泛的应用，特别是在系统建模与仿真方面，Matlab已成为应用最广泛的动态系统仿真软件。利用MATLAB建模可以快速地对锁相环进行仿真进而缩短开发时间。 1.1选题背景与意义 Matlab是英文MATrix LABoratory（矩阵实验室）的缩写。1980年，时任美国新墨西哥大学计算机系主任的Cleve Moler教授在给学生讲授线性代数课程时，为使学生从繁重的数值计算中解放出来，用FORTRAN语言为学生编写了方便使用Linpack和Eispack的接口程序并命名为MATLAB，这便是MATLAB的雏形。经过几年的校际流

PLL(锁相环)电路原理及设计 [收藏]

PLL(锁相环)电路原理及设计[收藏] PLL(锁相环)电路原理及设计在通信机等所使用的振荡电路，其所要求的频率范围要广，且频率的稳定度要高。无论多好的LC振荡电路，其频率的稳定度，都无法与晶体振荡电路比较。但是，晶体振荡器除了可以使用数字电路分频以外，其频率几乎无法改变。如果采用PLL(锁相环)(相位锁栓回路，PhaseLockedLoop)技术，除了可以得到较广的振荡频率范围以外，其频率的稳定度也很高。此一技术常使用于收音机，电视机的调谐电路上，以及CD唱盘上的电路。一PLL(锁相环)电路的基本构成 PLL(锁相环)电路的概要图1所示的为PLL(锁相环)电路的基本方块图。此所使用的基准信号为稳定度很高的晶体振荡电路信号。此一电路的中心为相位此较器。相位比较器可以将基准信号与VCO (Voltage Controlled Oscillator……电压控制振荡器)的相位比较。如果此两个信号之间有相位差存在时，便会产生相位误差信号输出。 (将VCO的振荡频率与基准频率比较，利用反馈电路的控制，使两者的频率为一致。) 利用此一误差信号，可以控制VCO的振荡频率，使VCO的相位与基准信号的相位(也即是频率)成为一致。 PLL(锁相环)可以使高频率振荡器的频率与基准频率的整数倍的频率相一致。由于，基准振荡器大多为使用晶体振荡器，因此，高频率振荡器的频率稳定度可以与晶体振荡器相比美。只要是基准频率的整数倍，便可以得到各种频率的输出。从图1的PLL(锁相环)基本构成中，可以知道其是由VCO，相位比较器，基准频率振荡器，回路滤波器所构成。在此，假设基准振荡器的频率为fr，VCO的频率为fo。在此一电路中，假设frgt;fo时，也即是VC0的振荡频率fo比fr低时。此时的相位比较器的输出PD 会如图2所示，产生正脉波信号，使VCO的振荡器频率提高。相反地，如果frlt;fo时，会产生负脉波信号。

集成电路版图设计调查报告

关于IC集成电路版图设计的调查报告 IC版图设计是指将前端设计产生的门级网表通过EDA设计工具进行布局布线和进行物理验证并最终产生供制造用的GDSII数据的过程，简单来说，是将所设计的电路转化为图形描述格式，即设计工艺中所需要的各种掩模板，而掩模板上的几何图形包括如下几层：n阱、有源区、多晶硅、n+和p+注入、接触孔以及金属层。一. 版图设计流程集成电路从60年代开始,经历了小规模集成,中规模集成,大规模集成,到目前的超大规模集成。单个芯片上已经可以制作含几百万个晶体管的一个完整的数字系统或数模混合的电子系统。在整个设计过程中,版图(layout)设计或者称作物理设计(physical design)是其中重要的一环。他是把每个原件的电路表示转换成集合表示,同时,元件间连接的线网也被转换成几何连线图形。概括说来，对于复杂的版图设计,一般分成若干个子步骤进行: 1.模块划分。为了将处理问题的规模缩小,通常把整个电路划分成若干个模块。版图规划和布局是为了每个模块和整个芯片选择一个好的布图方案。 2.布局布线。布局图应该和功能框图或者电路图大体一致，然后根据各个模块的面积大小进行调整，接着完成模块间的互连,并进一步优化布线结果。 3.版图压缩。压缩是布线完成后的优化处理过程，试图进一步减小芯片的占用面积。 4.版图检查。版图检查主要包括三个部分：1. Design Rules Checker（DR C）。DRC有识别能力，能够进行复杂的识别工作，在生成最终送交的图形之前进行检查，程序就会按照规则检查文件运行，发现错误时，会在错误的地方做出标记与解释。2. Electrical Rules Checker（ERC），它是用来检查线路短路，线路开路以及floating结点。ERC检查短路错误后，会将错误提示局限在最短的连接通路上。3. Layout Versus Schematic（LVS），LVS比较IC版图和原理图，报告版图连接和原理图的不一致，并进行修改直到版图与电路图完全一致为止。 5.版图修改。此时的工作主要包括检查Label是否正确，label所选的lay er是否正确；Power & Ground连接是否有问题，得到的files是否确实可靠，检查netlist中器件类型的命名是否规范等。

数字集成电路设计实验报告

哈尔滨理工大学数字集成电路设计实验报告学院：应用科学学院专业班级：电科12 - 1班学号：32 姓名：周龙指导教师：刘倩 2015年5月20日

实验一、反相器版图设计 1.实验目的 1）、熟悉mos晶体管版图结构及绘制步骤； 2）、熟悉反相器版图结构及版图仿真； 2. 实验内容 1）绘制PMOS布局图； 2）绘制NMOS布局图； 3）绘制反相器布局图并仿真； 3. 实验步骤 1、绘制PMOS布局图： (1) 绘制N Well图层；(2) 绘制Active图层； (3) 绘制P Select图层； (4) 绘制Poly图层； (5) 绘制Active Contact图层；(6) 绘制Metal1图层； (7) 设计规则检查；(8) 检查错误； (9) 修改错误； (10)截面观察； 2、绘制NMOS布局图： (1) 新增NMOS组件；(2) 编辑NMOS组件；(3) 设计导览； 3、绘制反相器布局图： (1) 取代设定；(2) 编辑组件；(3) 坐标设定；(4) 复制组件；(5) 引用nmos组件；(6) 引用pmos组件；(7) 设计规则检查；(8) 新增PMOS基板节点组件；(9) 编辑PMOS基板节点组件；(10) 新增NMOS基板接触点； (11) 编辑NMOS基板节点组件；(12) 引用Basecontactp组件；(13) 引用Basecontactn 组件；(14) 连接闸极Poly；(15) 连接汲极；(16) 绘制电源线；(17) 标出Vdd 与GND节点；(18) 连接电源与接触点；(19) 加入输入端口；(20) 加入输出端口；(21) 更改组件名称；(22) 将布局图转化成T-Spice文件；(23) T-Spice 模拟； 4. 实验结果 nmos版图

简述锁相环

南京机电职业技术学院毕业设计(论文) 题目 40MHz简易锁相环的设计系部电子工程系专业电子信息技术工程姓名王鑫学号 G1210145 指导教师吕彬森 2015 年 04 月09日

摘要在无线收发信机电路中，除了发射机和接收机外，还有一个非常重要的部分就是本地振荡电路。为了保证本地振荡模块输出信号的频率稳定性和较低的相位噪声，通常本振采用锁相环技术来实现，特别在无线通信领域。本文阐述了锁相环的基本结构和工作原理，从锁相环稳定性的角度出发，给出了无线通信电路中使用40MHz 锁相环的电路设计，并且将方案中锁相环电路进行了仿真，最终满足40MHz 锁相环的设计要求。关键词：锁相环；鉴相器；压控振荡器

Abstract（外语专业的需要）【英文摘要正文输入】 In the wireless transceiver circuit, in addition to the transmitter and the receiver, there is a very important part of the local oscillator circuit is. In order to ensure the stability of the local oscillator module, output signal frequency and low phase noise, the vibration by using phase locked loop technique, especially in the field of wireless communications. This paper introduces the basic structure and working principle of the phase-locked loop PLL, starting from the stability of the 40MHz PLL circuit design is given of the use of wireless communication circuit, and the scheme of PLL circuit simulation, and ultimately meet the design requirements of 40MHz phase locked loop. Keywords: Attenuation network; Attenuation quantity; Amplifier; broadband

集成电路版图技巧总结

集成电路版图技巧总结 1、对敏感线的处理对敏感线来说，至少要做到的是在它的走线过程中尽量没有其他走线和它交叉。因为走线上的信号必然会带来噪声，交错纠缠的走线会影响敏感线的信号。对于要求比较高的敏感线，则需要做屏蔽。具体的方法是，在它的上下左右都连金属线，这些线接地。比如我用M3做敏感线，则上下用M2和M4重叠一层，左右用M3走，这些线均接地。等于把它像电缆一样包起来。 2、匹配问题的解决电路中如果需要匹配，则要考虑对称性问题。比如1：8的匹配，则可以做成33的矩阵，“1”的放在正中间，“8”的放在四周。这样就是中心对称。如果是2：5的匹配，则可以安排成AABABAA的矩阵。需要匹配和对称的电路器件，摆放方向必须一致。周围环境尽量一致。 3、噪声问题的处理噪声问题处理的最常用方法是在器件周围加保护环。N mos管子做在衬底上因此周围的guardring是Pdiff，在版图上是一层PPLUS,上面加一层DIFF，用CONTACT连M1。Pdiff接低电位。Pmos管子做在NWELL里面因此周围的GUARDING是Ndiff，在版图上先一层NPLUS，上面加一层DIFF，用CONTACT连M1。Ndiff接高电位。在一个模块周围为了和其他模块隔离加的保护环，用一圈NWELL，里面加NDIFF，接高电位。

电阻看类型而定，做在P衬底上的周围接PDIFF型guarding接地；做在NWELL里面的则周围接NDIFF型guarding接高电位。各种器件，包括管子，电容，电感，电阻都要接体电位。如果不是RF型的MOS管，则一般尽量一排N管一排P管排列，每排或者一堆靠近的同类型管子做一圈GUARDING，在P管和N管之间有走线不方便打孔的可以空出来不打。 4、版图对称性当电路需要对称的时候，需要从走线复杂度，面积等方面综合考虑。常见的对称实现方式：一般的，画好一半，折到另一半去，复制实现两边的对称。如果对称性要求高的，可以用质心对称的方式，把管子拆分成两个，四个甚至更多。如把一个管子拆成两个可以AB BA的方式如果有四个管子，可以各拆成三个，用ABCDABCDABCD的方式五、布局布线布局布线是一个全局问题。在画较大的电路时候是很重要的。首先确定各模块的位置，在确定位置的时候需要考虑的问题主要有：各输入输出之间的连线最短，最方便；各模块接出去连PAD的各端口方便；高频线距离尽量短；输入输出之间相隔比较远等。这些问题需要在着手画各模块之前先有个安排。在画好各模块后摆放时会做调整，但大局不变。连线一般的规则是单数层金属和双数层金属垂直，比如一三五层连水平；二四六层连垂直。但这样的主要目的是各层能方便走线，排得密集。所以也不是死规则，在布线较稀疏的情况下可以做适量变通。在布线时最重要的问题

CMOS数字集成电路设计_八位加法器实验报告

CMOS数字集成电路设计课程设计报告学院：****** 专业：****** 班级：****** 姓名：Wang Ke qin 指导老师：****** 学号：****** 日期：2012-5-30

目录一、设计要求 (1) 二、设计思路 (1) 三、电路设计与验证 (2) (一)1位全加器的电路设计与验证 (2) 1)原理图设计 (2) 2)生成符号图 (2) 3)建立测试激励源 (2) 4)测试电路 (3) 5)波形仿真 (4) (二)4位全加器的电路设计与验证 (4) 1)原理图设计 (4) 2)生成符号图 (5) 3)建立测试激励源 (5) 4)测试电路 (6) 5)波形仿真 (6) (三)8位全加器的电路设计与验证 (7) 1)原理图设计 (7) 2)生成符号图 (7) 3)测试激励源 (8) 4)测试电路 (8) 5)波形仿真 (9) 6)电路参数 (11) 四、版图设计与验证 (13) (一)1位全加器的版图设计与验证 (13) 1)1位全加器的版图设计 (13) 2)1位全加器的DRC规则验证 (14) 3)1位全加器的LVS验证 (14) 4)错误及解决办法 (14) (二)4位全加器的版图设计与验证 (15) 1)4位全加器的版图设计 (15) 2)4位全加器的DRC规则验证 (16) 3)4位全加器的LVS验证 (16) 4)错误及解决办法 (16) (三)8位全加器的版图设计与验证 (17) 1)8位全加器的版图设计 (17) 2)8位全加器的DRC规则验证 (17) 3)8位全加器的LVS验证 (18) 4)错误及解决办法 (18) 五、设计总结 (18)

集成电路版图设计-反相器-传输门

集成电路版图设计实验报告学院：电气与控制工程学院班级: XXXXＸXXXXX 学号：ＸXＸXＸＸXX 姓名：XXXX 完成日期：２015年1月22日

一、实验要求 1、掌握Lｉnux常用命令（cd、lｓ、ｐwｄ等)。（1)ｃd命令。用于切换子目录。输入cd并在后面跟一个路径名,就可以直接进入到另一个子目录中；cｄ..返回根目录;cd返回主目录。（2）ｌｓ命令。用于列出当前子目录下所有内容清单。 (3)pwｄ命令。用于显示当前所在位置。 2、掌握集成电路设计流程。模拟集成电路设计的一般过程： (1)电路设计。依据电路功能完成电路的设计。（２)前仿真。电路功能的仿真，包括功耗,电流，电压，温度,压摆幅,输入输出特性等参数的仿真。（3)版图设计(Ｌａｙｏut)。依据所设计的电路画版图。一般使用Cadencｅ软件。（4)后仿真。对所画的版图进行仿真,并与前仿真比较，若达不到要求需修改或重新设计版图。（5）后续处理。将版图文件生成GDＳIＩ文件交予Fｏundry流片。 3、掌握Caｄence软件的使用（1）使用Ｃadence SchemａｔicＥdiｔoｒ绘制原理图。（2）由Schematｉc产生symboｌ。（3）在测试电路中使用AnａloｇEnｖirｏnｍent工具进行功能测试。（4）使用Cａｄence Ｌａyout Editoｒ根据原理图绘制相应版图,以

0.6umCＭOS设计规则为准。（5）对所设计的版图进行DRC验证，查错并修改。以PMOS为例，部分设计规则如下:(uｍ) Ｎ-Wｅｌl包含P+Actｉｖe的宽度:１.8 MOＳ管沟道最小宽度:０．７5最小长度：0.6 Ａctivｅ区伸出栅极Pｌoｙ的最小延伸长度:0．5 Conｔaｃｔ最小尺寸：0．6＊０.６ Coｎｔact与Contａｃｔ之间的最小间距:０.7 Ａctｉve包最小尺寸Cｏntact的最小宽度：0.4 非最小尺寸Cｏntac ｔ的最小宽度：0．6 Actｉve上的Contａｃｔ距栅极Poly1的最小距离:0.6 Metal1包最小尺寸的Contact:０.3 Mｅｔal１与Metａl１之间的最小间距:0.8