基于F-N锁相环芯片的频率合成器设计

基于F-N锁相环芯片LMX2485E的频率合成器设计

单位或部门：XXX 作者：XXX

摘要：本文对比分析了主流的频率合成器技术，对F-N频率合成器的相位噪声和杂散指标进行了分析，设计了基于F-N锁相环芯片LMX2485E的频率合成器方案，测试表明，设计方案基本满足要求。本文从理论和工程设计两方面对设计进行了分析验证，具有一定的工程参考价值。

关键词：PLL；DDS；分数分频（F-N）；相位噪声；杂散抑制

频率合成器的功能是从一个高稳定度的基准频率产生多个高稳定度的频率输出，为其他电路单元提供高质量的本振信号或时钟信号。频率合成器的性能指标对无线通信设备的性能有重要影响，随着无线通信的快速发展，频率合成技术已经成为无线通信的关键技术之一。

1．频率合成技术概述

频率合成理论自20世纪30年代提出以来，取得了迅速的发展，形成了目前5种主要的技术：直接模拟频率合成技术、锁相频率合成技术、直接数字式频率合成技术、F-N频率合成技术。[1][2]

(1)直接模拟频率合成(DAFS)技术

直接模拟频率合成（Direct Analog Frequency Synthesis）技术是最早出现的频率合成技术，原理简单，易于实现。但由于采用大量的混频、分频、倍频和滤波等模拟硬件设备，使频率合成器的体积大、成本高、结构复杂，容易产生杂散分量，大多数硬件的非线性影响难于抑制。因此主要用于需要频率数量少的系统中，在宽带系统中一般不采用这种技术。

(2)锁相频率合成技术（PLL）

锁相式频率合成技术是基于锁相环的间接数字频率合成技术，利用负反馈跟踪环路保持VCO与参考频率的相频同步。同时，锁相环路中的环路滤波器相当于一窄带跟踪滤波器，因此能很好地选择所需频率的信号，抑制杂散分量和噪声。在环路中，设计良好的压控振荡器具有高的短期频率稳定性，而参考频率源具有高的长期频率稳定度，锁相频率合成器把这二者结合在一起，使其合成信号的长期稳定度和短期稳定度都很高。但锁相式频率合成技术的缺点是环路的调整需要一定的时间，因此频率转换时间较长。

(3)直接数字频率合成技术（DDS）

直接数字频率合成技术（DDS）是一种新的频率合成方法，它从相位量化的概念出发进行频率合成。DDS的基本原理如图1-1所示。

图1-1 DDS基本原理结构图[3]

DDS由相位累加器（PA）、正弦查询表（LUT）、数模转换器（DAC）和低通滤波器（LPF）等部分组成。DDS技术具有高的频率分辨率和很短的频率切换时间，输出信号相位连续，相位噪声低，采用全数字自动化控制，可以合成任意波形，集成度高、容易实现小型化。但缺点是输出频带受限，并且输出杂散较多。

(4)F-N频率合成技术

该技术称为分数频率合成技术，在整数PLL技术的基础上采用分数分频器，实现分数分频(或称为小数分频)，其最小步进为鉴相频率的分数倍，与PLL环路的整数分频相比，这种技术解决了相位噪声与频率步进之间的矛盾。分数分频的主要原理是采用双模分频器（或4模分频器），在控制信号的驱动下，在一定周期内不断变换分频比，从而实现平均意义上的分数分频。对于VCO来说，输出频率不会稳定在一个固定的值上，而是在所需输出频率值的上下波动，从而产生小数分频特有的小数杂散信号。[4] 2关键技术指标分析

2.1相位噪声

锁相环是一个负反馈系统，主要由VCO、分频器、鉴相器和环路滤波器组成。由锁相环的基本原理可知，环路对于参考源的相位噪声呈现低通滤波特性，当频偏小于环路截止频率

f时，参考源的相位噪声会被衰减，滤波器阶数越多，衰减的速率越快(但

滤波器的群时延也会相应增加，影响环路的稳定性)。对于VCO的相位噪声，系统呈现高通特性，当频偏进一步增加时，带内噪声的贡献将变得越来越小，而VCO的影响越来越大。当频偏远大于

f时，环路的相位噪声主要是VCO和缓冲放大器的噪声。

另一方面，影响带内相位噪声性能的三个因素：参考源、参考分频器和鉴相器属于串联关系，对环路输出的相位噪声取决于性能最差的环节。F-N锁相环芯片集成了参考分频器、主分频器和鉴相器，噪声分析模型如图2-1所示，环路的各个环节都对

噪声有所贡献。对于参考源，用()(/)ref N f dB c H z ?表示参考源的相位噪声密度，它是

频偏f ?的函数，可以通过测量得到。参考源的噪声是环路的输入噪声，对输出的影响主要为倍频造成的噪声恶化。

图2-1 环路噪声分析模型[5]

分频器和鉴相器的相位噪噪声主要由鉴相脉冲边沿的瞬时抖动产生，设参考分频器的抖动为r t ，主分频器的抖动为v t ，鉴相器的抖动为p d t ，那么总的抖动有效值可以

用公式(2-1)表示[5]。

σ= (2-1)

现代的频率合成芯片一般都集成了上述的两个分频器和鉴相器，在Banerjee 的著作中对此进行了详细的分析，得出了公式(2-2)的结论。

1101020log 10log floor H z c L L N F =++ (2-2)

其中flo o r L 表示环路相位噪声密度在芯片输出端的等效。

()11020log 2Hz L πσ=代表分频器和鉴相器对噪声的贡献。而1010log c F 表示鉴相频率对输出噪声的影响，假设鉴相器在

单位时间内产生c F 个噪声电流脉冲，当c F 加倍后，单位时间内的噪声电流脉冲将有2c F 个，将引起信噪比恶化3dB 。

考虑参考源的相位噪声，在鉴相器输出端的相位噪声应为：

1101020log 10log dv floor ref H z c ref L L N L N F N =+=+++ (2-3)

系统输出端的带内噪声为()out dV L L A dB =+，()A dB 表示环路滤波器的增益。影响VCO 相位噪声的因素有1/f 噪声(闪烁噪声)、FM 热噪声、闪烁相位噪声、谐振Q 值和热噪声等。为改善VCO 的相位噪声，需要尽量提高谐振器的无载Q 值，其中主要是提高电感元件的Q 值；同时选用低噪声和低c f 晶体管作为振荡器的放大管，

并尽量要避免电路进入饱和状态。

2.2杂散控制

杂散控制是设计频率合成器需要考虑的关键问题之一，杂散主要指存在于相位噪

声边带中且功率高于噪声边带的单频信号，这些信号由于倒易混频效应，会对系统的抗干扰性能产生严重影响。

分数分频技术的主要原理是通过控制分频比在相邻整数间的快速切换达到小数分频的目的。输出频率O F 满足下式：

out r K F N F F ??=+ ??? （2-4）

其中r F 为鉴相频率，N 为分频的整数部分，K 为小数部分的分子，F 为小数部分

的分母。双模分频器的切换由累加器控制，累加器的每一次溢出将产生由于小数N 分频造成的输出频率抖动。这种抖动产生的最大杂散频率范围为11

,(1)r r F F F F ??-????。可以看出，杂散信号的位置取决于分频比的分数部分，因此，增大K 能够使杂散信号远离载波，便于利用环路滤波器抑制，在特殊情况下，可以通过改变N 来增大K ，达到减小杂散的目的。但在大多数系统中，往往需要小步进的连续频率输出，对杂散的抑制需要更复杂的方法，目前主要的两种抑制小数杂散的技术主要是电流补偿技术和Delta-Sigma 技术，电流补偿的原理是采用附加的独立于鉴相器的电荷泵，抵消鉴相器电荷泵的噪声电流脉冲，降低噪声电流的功率达到抑制杂散的目的，由于电荷泵电流脉冲的复杂性，这种补偿的效果受到很大的限制[6]；而Delta-Sigma 技术则是通过高频调制将低频杂散信号的能量转移到高频端，达到降低单音杂散功率的目的，但却增加了高频段的相位噪声。

3环路设计方案

3.1技术指标要求

在该方案中，频率合成器主要用于产生第一本振频率和第二本振频率，技术指标要求见表3-1。

表3-1 频率合成器技术指标

在实际的环路设计中，除了要保证表3-1中所列指标外，还要综合考虑环路的稳定性、锁定时间以及杂散输出等因素。

3.2设计方案

锁相环的性能参数之间存在较为复杂的相互联系，甚至矛盾。多环频率合成器、小数分频技术和DDS 技术都能够较好解决指标相互冲突的问题，采取何种设计方式需要综合考虑电路的复杂度、性能要求以及成本等多种因素，在保证指标的情况下选取合理的技术方案，尽量降低电路的复杂性和成本需求。锁相环各项参数之间的关系可以用图3-1来说明。从图中可以看出，鉴相参考频率的选择影响很大，在满足频率步进的前提下应当选取尽量高的鉴相参考频率。

图3-1 锁相环指标关系图

第一本振锁相环需要产生产生1GHz~1.7GHz 信号，该范围已经大大超过了目前DDS 器件的输出能力，无法采用直接数字频率合成技术。另一方面，环路步进要求为200kHz ，如果采用整数PLL 环路设计，那么由于倍频造成的相位噪声恶化量为：

()()20log 20log(1700/0.2)78.5phase VCO dv N dB f f dB ?=== （3-1）

由高稳定度基准频率分频得到的200kHz 鉴相频率的相位噪声为142dBc/Hz@10kHz(受限于分频器的噪声)，考虑倍频恶化，输出信号的相位噪声为63.5dBc/Hz ，不能满足设计要求。为了改善相位噪声性能，需要提高鉴相参考频率dv f ，根据倍频的影响，可以得到允许的最大整数分频倍数为：

[]{}80(142)/20101258N IN T ---== （3-2）

可用的最低鉴相频率dv f 为1700/1258≈1.351351MHz ，该频率高于环路最小频率

200kHz 的要求，因此不能用整数锁相环实现，需要采用小数分频技术。由于环路带宽

内输出噪声密度由公式(2-3)决定，所以在保持输出频率

f不变的情况下，提高鉴相

V C O

器参考频率

f能够改善相位噪声性能，dv f每提高一倍，环路带宽内的相位噪声将降

低3dB。

在方案中，采用的高稳定度频率基准为96MHz，经分频后得到24MHz作为环路鉴相参考频率，参考分频比设为96MHz/24MHz=4，环路主分频器的整数分频比为41~70，小数分频为1/120~119/120，小数杂散的最低频偏为200kHz，为了提高对小数杂散的抑制，环路带宽设为30kHz。环路滤波器采用三阶有源滤波器，以满足VCO对压控电压的要求。第一本振环路原理框图见图3-2所示。

图3-2 第一本振环路原理框图

根据相位噪声的指标要求，与第一本振环路的设计类似，第二本振环路的鉴相频率同样不能低于1.351351MHz，为了实现1Hz步进，需要的小数分频比为1351351，小数累加器的长度需要21位，可以实现，但这种方案的缺陷在于杂散难以控制，小数杂散将在带内密集出现，导致带内相位噪声性能不能满足要求，单环PLL无法有效解决相位噪声与频率步进之间的矛盾。

为保证频率步进和相位噪声指标同时满足要求，需要采用多环设计方案，将指标的优化设计分散在两个PLL环路中完成。基于电路复杂性的考虑，第二本振环路采用DDS+F-N PLL方案实现。因此需要为DDS设计一个时钟环，产生所需的高稳定度时钟频率。环路电路原理框图见图3-3所示。

图3-3 第二本振环路模型

DDS时钟环路采用小数分频实现，96MHz参考信号经过48分频后输出2MHz信号作为鉴相频率，对鉴相频率的选取原则是在芯片允许的范围内使用较高频率，但鉴相频率太高会使分频的整数部分低于分频器允许的最小分频比，导致无法实现。DDS

采用67.108864MHz （226Hz ）时钟，输出14.203125MHz 作为第二本振环路的鉴相参考频率，第二本振环路采用整数PLL ，分频比为固定的64倍。为了获得1Hz 的输出步进，Fr 的步进间隔应为1/64=0.015625Hz ，DDS 相位累加器的位数应不小于log(226/0.015625)=32位。另外，DDS 时钟频率为其输出频率的4.72倍，能够取得较低的杂散响应。

3.3器件选型

电路设计的核心是选择合适的F-N 小数频率合成芯片和VCO ，在满足相位噪声要求的前提下尽量降低设计的复杂度和成本。目前，提供F-N 小数分频芯片的厂家主要有National Semiconductor 、Philips 和Analog Devices 等，其中National Semiconductor 的产品种类最多，技术比较有优势。经过比较我们选取LMX2485E 作为环路的核心器件，该器件是National Semiconductor 公司2007年推出的高性能产品，采用?-∑架构设计，内建4阶?-∑调制器，具有功耗低、体积小、分辨率高、杂散低的特点。控制接口为3线Microwire 接口，速率可达20Mb/s 。该芯片内部集成有两个环路，一个RF 小数锁相环和一个IF 整数锁相环。其中RF 环路具有两个可选的4模前置分频器 8/9/12/13(251023N ≤≤) 或16/17/20/21(492045N ≤≤)，小数分频寄存器长度最长22位，参考分频比最大为63倍，具有快速锁定功能，工作频率覆盖50MHz~3.0GHz ，最高可用鉴相频率为50MHz 。归一化相位噪声功率密度与鉴相器电荷泵的工作电流有关，典型值为1H z L (min)=-210dBc/Hz@15mA 和1H z L (max)=-202dBc/Hz@1mA ，工作电压为

3V 。芯片内部功能框图见图3-4所示。

图3-4 LMX2485E 功能框图[7]

DDS器件选用ADI公司的成熟产品AD9850，该芯片应用广泛，最高可用时钟频率为125MHz，相位累加器长度为32位，可以满足设计要求。芯片采用3.3V供电，功耗较低，控制接口灵活。

VCO的选择非常关键，由于其噪声性能决定了环路带外相位噪声性能。所以必须选用低噪声的VCO器件。第一本振环路采用mini-circuits的ROS1700W作为VCO，其输出频率范围是770MHz~1700MHz，压控灵敏度(26-60)MHz/V，第二本振环路的VCO采用CSGHK公司的VT902M。

4测试与验证

在确定了设计方案和器件之后，还需要精心设计和调整环路滤波器的参数，使带内和带外相位噪声都能够满足要求。在本文设计的两个本振环路中，第一本振由于采用宽带VCO，压控电压范围在1V~22V之间，需要使用有源环路滤波器，使鉴相器输出电压与VCO压控电压相匹配。第二本振环路可以采用无源环路滤波器设计，电路较简单，根据对环路滤波器的仿真，采用3阶环路可以满足要求。另外，还需要选择合适的鉴相器工作电流，在保证锁相速度的同时尽量降低杂散信号的功率。图4-1和4-2分别是对一本振环路和二本振环路相位噪声的测试结果。测量使用R&S的FSU系列频谱仪。

图4-1 一本振环路测试结果(RBW=1kHz)

图4-2 二本振环路测试结果(RBW=200Hz)

5结论

本文对目前主要的频率合成技术进行了介绍，分析了各自的特点和不足。对频率合成器的相位噪声、杂散控制和频率步进等进行了论述，阐述了各项性能参数间的关系，以及改善指标的相关设计思路和方法。设计了频率合成器的电路方案，进行了关键器件的选型。

在方案的基础上进行了电路的工程设计并进行了验证，结果表明，设计方案是可行的，但环路的相位噪声性能还需要进一步优化，取得较好的带内和带外噪声性能。另外，还要对环路的切换时间和温度稳定性进行测试，以保证环路在规定的温度范围内能够正常工作。

参考文献：

[1] Zvi Galani & Richard A. Campbell, “An Overview of Frequency Synthesizers for

Radars”, IEEE TRANSACTIONS ON MICROW A VE THEORY AND TECHNIQUES, 1991.5,VOL.39(5), PP: 782-790

[2] 迟忠君，徐云，常飞，频率合成技术发展概述，现代科学仪器，2006年3月1，

p21-p28

[3] Xilinx Inc. Direct Digital Synthesizer (DDS). October 4, 2001. p1

[4] Lance Lascari, Accurate Phase Noise Prediction in PLL Synthesizers, Applied

Microwave & Wireless. p30-p38

[5] Peter White. Understanding Phase Noise From Digital Components in PLL Frequency

Synthesizers. Applied Radio Labs , 20 December 2000.

[6] Qinghong Du. Delta-Sigma Fractional-N Synthesizers Enable Low-Cost, Low-Power,

Frequency-Agile Software Radio. Conexant Systems, Inc., Planet Analog Sep 12, 2000 [7] National semiconductor data sheet. LMX2485/LMX2485E 50MHz-3.0 GHz High

Performance Delta-Sigma Low Power Dual PLLatinum? Frequency Synthesizers with 800 MHz Integer PLL. October 2006: p1

基于锁相环的频率合成器..

综合课程设计频率合成器的设计与仿真

前言现代通信系统中，为确保通信的稳定与可靠，对通信设备的频率准确率和稳定度提出了极高的要求. 随着电子技术的发展，要求信号的频率越来越准确和越来越稳定，一般的振荡器已不能满足系统设计的要求。晶体振荡器的高准确度和高稳定度早已被人们认识，成为各种电子系统的必选部件。但是晶体振荡器的频率变化范围很小，其频率值不高，很难满足通信、雷达、测控、仪器仪表等电子系统的需求，在这些应用领域，往往需要在一个频率范围内提供一系列高准确度和高稳定度的频率源，这就需要应用频率合成技术来满足这一需求。本次实验利用SystemView实现通信系统中锁相频率合成器的仿真，并对结果进行了分析。一、频率合成器简介频率合成是指以一个或少量的高准确度和高稳定度的标准频率作为参考频率，由此导出多个或大量的输出频率，这些输出频率的准确度与稳定度与参考频率是一致的。用来产生这些频率的部件就成为频率合成器或频率综合器。频率合成器通过一个或多个标准频率产生大量的输出频率，它是通过对标准频率在频域进行加、减、乘、除来实现的，可以用混频、倍频和分频等电路来实现。其主要技术指标包括频率范围、频率间隔、准确度、频率稳定度、频率纯度以及体积、重量、功能和成本。频率合成器的合成方法有直接模拟合成法、锁相环合成法和直接数字合成法。直接模拟合成法利用倍频、分频、混频及滤波，从单一或几个参数频率中产生多个所需的频率。该方法频率转换时间快(小于100ns)，但是体积大、功耗大，成本高，目前已基本不被采用。锁相频率合成器通过锁相环完成频率的加、减、乘、除运算，其结构是一种闭环系统。其主要优势在于结构简化、便于集成，且频率纯度高，目前广泛应用于各种电子系统。直接式频率合成器中所固有的那些缺点，在锁相频率合成器中大大减少。本次实验设计的是锁相频率合成器。

锁相环电路设计

锁相环的原理 2007-01-23 00:24 1．锁相环的基本组成许多电子设备要正常工作，通常需要外部的输入信号与部的振荡信号同步，利用锁相环路就可以实现这个目的。锁相环路是一种反馈控制电路，简称锁相环（PLL）。锁相环的特点是：利用外部输入的参考信号控制环路部振荡信号的频率和相位。因锁相环可以实现输出信号频率对输入信号频率的自动跟踪，所以锁相环通常用于闭环跟踪电路。锁相环在工作的过程中，当输出信号的频率与输入信号的频率相等时，输出电压与输入电压保持固定的相位差值，即输出电压与输入电压的相位被锁住，这就是锁相环名称的由来。锁相环通常由鉴相器（PD）、环路滤波器（LF）和压控振荡器（VCO）三部分组成，锁相环组成的原理框图如图8-4-1所示。锁相环中的鉴相器又称为相位比较器，它的作用是检测输入信号和输出信号的相位差，并将检测出的相位差信号转换成u D（t）电压信号输出，该信号经低通滤波器滤波后形成压控振荡器的控制电压u C（t），对振荡器输出信号的频率实施控制。 2．锁相环的工作原理锁相环中的鉴相器通常由模拟乘法器组成，利用模拟乘法器组成的鉴相器电路如图8-4-2所示。鉴相器的工作原理是：设外界输入的信号电压和压控振荡器输出的信号电压分别为：（8-4-1）（8-4-2）式中的ω0为压控振荡器在输入控制电压为零或为直流电压时的振荡角频率，称为电路的固有振荡角频率。则模拟乘法器的输出电压u D为：用低通滤波器LF将上式中的和频分量滤掉，剩下的差频分量作为压控振荡器的输入控制电压u C （t）。即u C（t）为：（8-4-3）式中的ωi为输入信号的瞬时振荡角频率，θi（t）和θO（t）分别为输入信号和输出信号的瞬时位相，根据相量的关系可得瞬时频率和瞬时位相的关系为：

锁相环(PLL)频率合成调谐器

锁相环（PLL）频率合成调谐器调谐器俗称高频头，是对接收来的高频电视信号进行放大（选频放大）并通过内部的变频器把所接收到的各频道电视信号，变为一固定频率的图像中频（38MHz）和伴音中频以利于后续电路（声表面滤波器、中放等）对信号进行处理。调谐器（高频头）原理：高频放大：把接收来的高频电视信号进行选频放大。本机振荡器：产生始终高于高频电视信号图像载频38MHz的等幅载波，送往混频器。混频器：把高频放大器送来的电视信号和本机振荡器送来的本振等幅波，进行混频产生38MHz的差拍信号（即所接收的中频电视信号）输出送往预中放及声表面滤波器。结论：简单的说：只要改变本机振荡器的频率即可达到选台的目的）一、电压合成调谐器：早期彩色电视接收机大部分均采用电压合成高频调谐器，其调谐器的选台及波段切换均由CPU输出的控制电压来实现（L、H、U波段切换电压及调谐选台电压），其中调谐选台电压用来控制选频回路和本振回路的谐振频率，调谐选台电压的任何变化都将导致本机振荡器频率偏移，选台不准确、频偏、频漂。为了保证本机振荡器频率频率稳定，必须加上AFT系统。由于AFT系统中中放限幅调谐回路和移相网络一般由LC谐振回路构成，这个谐振回路是不稳定的，这就造成了高频调谐器本机振荡器频率不稳，也极易造成频偏、频漂。

二、频率合成调谐器 1、频率合成的基本含义：是指用若干个单一频率的正弦波合成多个新的频率分量的方法（频率合成调谐器的本振频率是由晶振分频合成的）。频率合成的方法有很多种。下图为混频式频率合成器方框图以上图中除了三个基频外还有其“和频”及“差频”输出（还有各个频率的高次谐波输出）。输出信号的频率稳定性由基准信号频率稳定性决定，而且输出信号频率误差等于各基准信号误差之和，因此要想减少误差除了要提高基准信号稳定度之外还应减少基准信号的个数。 2、锁相环频率合成器：其方框图类似于彩色电视接收机中的副载波恢复电路，只是在输入回路插入了一个基准信号分频器（代替色同步信号输入）而在反馈支路插入一个可编程分频器（代替900移相）。当环路锁定时存在如下关系： ∵ fk=f0 / K 式中：fvco为压控振荡器输出信号频率。 fn=fvco / N f0 为晶振基准频率。 fk=fn K为分频系数。 ∴ fvco=N?fo / K N为可变分频器的分频系数（分频比）彩色电视机幅载波恢复电路

频率合成技术及其实现

第16卷　第6期V ol.16　N o.6重庆工学院学报 Journal of Chongqing Institute of T echnology 2002年12月 Dec.2002 文章编号:1671—0924(2002)06—0045—05 频率合成技术及其实现 Ξ 张　建　斌 (常州技术师范学院电信系,江苏常州　213001) 摘要:综述了两种频率合成技术的原理、特点、工程设计应注意的问题及各种实现方法。关键词:频率合成;锁相环;直接数字频率合成;FPG A ;DSP 中图分类号:T N925+16 文献标识码:A 0　引言高性能频率源是通信、广播、雷达、电子侦察和对抗、精密测量仪器的重要组成部分。现代通信技术的飞速发展对频率源提出了越来越高的要求。性能卓越的频率源均通过频率合成技术来实现。频率合成技术是指将一个高稳定度和高精确度的标准频率经过一定变换,产生同样稳定度和精确度的大量离散频率的技术。按频率合成技术的发展过程,可将频率合成的方法按其型式分为三大类:直接式频率合成器、锁相式频率合成器和直接数字式频率合成器。在直接式频率合成器中,基准信号直接经过混频、分频、倍频、滤波等频率变换,最后产生大量离散频率的信号。这种方法虽然频率转换时间短、并能产生任意小数值的频率间隔,但由于其频率范围有限,而更重要的是由于其中采用了大量的混频、分频、倍频、滤波等电路,使频率合成器不仅带来了庞大的体积和重量,耗电多、成本高,而且输出的谐波、噪声及寄生频率多且难以抑制,因而现在已很少使用。 1　频率合成器的原理 1.1　锁相频率合成器[1] 锁相频率合成器基于锁相环(P LL )进行工作,其基本组成如图1所示 : 图1　P LL 的基本组成图1中,f r 为标准频率,发射系统中为晶体振荡器产生的标准频率信号,接收系统中为收到的标准频率信号。 f 0为锁相环路输出信号的频率。当环路锁定时,则有f 0=Nf r 。因此,通过频率选择开关改变分频比N ,可使压控振荡器的输出信号频率被控制在不同的频道上,其频道间隔即频率分辨率为f r 。这便是锁相频率合成器的基本工作原理,图1所示也称为单环频率合成器。图1的单环频率合成器存在一些缺陷,以致于难于同时满足合成器在频带宽度、频率分辨率和频率转换时间等多方面的性能要求。因此,实际常采用多环频率合成器、双模分频频率合成器或小数分频频率合成器等方法来解决这些矛盾。 1.2　直接数字频率合成器(Direct Digital Frequency Synthesis ———DDS )1. 2.1　DDS 的基本原理直接数字式频率合成技术是根据周期信号的波形特点(一个周期内不同的相位处对应不同的电压幅度)、 Nyquist 取样定律及数字计算技术,把一系列事先对模拟周 Ξ收稿日期:2002-09-03 作者简介:张建斌(1966-),男(汉族),陕西人,副教授,主要从事频率合成、无线通信研究.

锁相环频率合成器

锁相频率合成器的设计引言：锁相频率合成器是基于锁相环路的同步原理，有一个高准确度、高稳定度的参考晶体振荡器，合成出许多离散频率。即将某一基准频率经过锁相环的作用产生需要的频率。一．设计任务和技术指标 1. 工作频率范围：300kHz —700kHz 2. 电源电压：Vcc=5V 3. 通过原理图确定电路，并画出电路图 4. 计算元件参数选取电路元件（R1，R2，C1及环路滤波器的配置） 5. 组装连接电路，并测试选取元件的正确性 6. 调试并测量电路相关参数（测量相关频率点，输出波形，频率转换时间t c ） 7. 总结并撰写实验报告二．设计方案原理框图如下：由上图可知，晶体振荡器的频率f i 经过M 固定分频后得步进参考频率f REF ，将f REF 信号作为鉴相器的基准与N 分频器的输出进行比较，鉴相器的输出U d 正比于两路输入信号的相位差，U d 经环路滤波得到一个平均电压U c ，U c 控制VCO 频率f 0的变化，使鉴相器的两路输入信号相位差不断减小，直到鉴相器的输出为零或某一直流电平。锁定后的频率为f i /M=f 0/N=f REF 即f 0=(N/M)f i =Nf REF 。当预置分频数N 变化时，输出信号频率f 0随着发生变化。三．电路原理与设计（一）晶体振荡器的设计用2.5M 晶体和非门组成2.5MHz 振荡器。如下图所示：（二） M 分频电路

分频器选用74LS163，M=100 （三）锁相环的设计 CD4046压控振荡电路图如下：数字锁相环CD4046有两个鉴相器、一个VCO、一个源极跟随器（本实验未用）和一个齐纳二极管组成。鉴相器有两个共用的输入端PCA IN和PCB IN，输入端PCA IN既可以与大信号直接匹配，又可间接与小信号相接。

基于F-N锁相环芯片的频率合成器设计

基于F-N锁相环芯片LMX2485E的频率合成器设计单位或部门：XXX 作者：XXX 摘要：本文对比分析了主流的频率合成器技术，对F-N频率合成器的相位噪声和杂散指标进行了分析，设计了基于F-N锁相环芯片LMX2485E的频率合成器方案，测试表明，设计方案基本满足要求。本文从理论和工程设计两方面对设计进行了分析验证，具有一定的工程参考价值。关键词：PLL；DDS；分数分频（F-N）；相位噪声；杂散抑制频率合成器的功能是从一个高稳定度的基准频率产生多个高稳定度的频率输出，为其他电路单元提供高质量的本振信号或时钟信号。频率合成器的性能指标对无线通信设备的性能有重要影响，随着无线通信的快速发展，频率合成技术已经成为无线通信的关键技术之一。 1．频率合成技术概述频率合成理论自20世纪30年代提出以来，取得了迅速的发展，形成了目前5种主要的技术：直接模拟频率合成技术、锁相频率合成技术、直接数字式频率合成技术、F-N频率合成技术。[1][2] (1)直接模拟频率合成(DAFS)技术直接模拟频率合成（Direct Analog Frequency Synthesis）技术是最早出现的频率合成技术，原理简单，易于实现。但由于采用大量的混频、分频、倍频和滤波等模拟硬件设备，使频率合成器的体积大、成本高、结构复杂，容易产生杂散分量，大多数硬件的非线性影响难于抑制。因此主要用于需要频率数量少的系统中，在宽带系统中一般不采用这种技术。 (2)锁相频率合成技术（PLL）锁相式频率合成技术是基于锁相环的间接数字频率合成技术，利用负反馈跟踪环路保持VCO与参考频率的相频同步。同时，锁相环路中的环路滤波器相当于一窄带跟踪滤波器，因此能很好地选择所需频率的信号，抑制杂散分量和噪声。在环路中，设计良好的压控振荡器具有高的短期频率稳定性，而参考频率源具有高的长期频率稳定度，锁相频率合成器把这二者结合在一起，使其合成信号的长期稳定度和短期稳定度都很高。但锁相式频率合成技术的缺点是环路的调整需要一定的时间，因此频率转换时间较长。

锁相环频率合成

锁相环的发展历史、运用和芯片介绍摘要：本文分三个部分，主要介绍了锁相环的发展历程，以及频率合成器在现代数字电路系统中的运用，最后，介绍了两块锁相环芯片：集成锁相环芯片Si4133和微波集成锁相环芯片ADF4106。让我们对锁相技术有比较好的认识和理解。关键字：锁相环频率合成器锁相环芯片引言：在当今数字电路高速发展的时代，集成电路的规模越来越大，集成的环路器件、通用和专用集成单片PLL，使锁相环逐渐变成了一个低成本、使用简便的多功能器件，使它在更广泛的领域里获得了应用。所以，无论是哪一方面的电路设计，都离不开锁相技术，了解其基本的知识，能对我们理解电路有更好的帮助。正文：（一）锁相环路的发展历史锁相技术是通信、导航、广播与电视通信、仪器仪表测量、数字信号处理及国防技术中得到广泛应用的一门重要的自动反馈控制技术。锁相技术是实现相位自动控制的一门科学，是专门研究系统相位关系的新技术。从30年代发展开始，至今已逐步渗透到各个领域，早期是为了解决接收机的同步接收问题，后来应用在了电视机的扫描电路中，特别是空间技术的出现，极大推动了锁相技术的发展。近来，锁相技术的应用范围已大大拓宽了，在通信、导航、雷达、计算机直

至家用电器。与此同时，锁相技术的结构也从基本的两阶发展到了三阶甚至高阶，从单环发展到了复合强，其中鉴频鉴相器之所构成的锁相环路因其具有易于集成、锁定速度快、锁定范围宽等优点，成为如今广泛应用的一种结构。对锁相原理的数学理论描述方面，可追溯到20世纪30年代。1932年，在已经建立的同步控制理论基础上，Bellescize提出了同步检波理论，第一次公开发表了对锁相环路(PLL)的数学描述。众所周知，同步检波的关键技术是要产生一个本振信号，该信号要与从接收端送载检波器的输入载波信号频率相同，否则检波器的输出信号会产生很大的误差，即接收端无法恢复出发送端所发送送信号。而一般的自动频率控制技术中，由于有固有的频率误差而无法满足上述要求。而要保持两个振荡信号频率相等，则必然要使这两个信号相位位差保持恒定，反之亦然，这种现象称之为频率同步或相位锁定，也是锁相技术最基本的概念和理论基础。但当时，这一理论并未得到普遍重视，直到1947年，锁相技术才第一次得到实际的应用，被运用在电视机的水平扫描线的同步装置中。50年代，杰费和里希廷第一次发表了有关PLL线性理论分析的论文，解决了PLL最佳化设计的问题。60年代，维特比研究了无噪声PLL的非线性理论问题，发表了相干通信原理的论文，70年代，Lindsy和Charles在做了大量实验的基础上进行了有噪声的一阶、二阶及高阶PLL的非线经理论分析，直到目前，各国学者仍在对锁相理论和运用进行着广泛而深入的研究。由于技术上的复杂性和较高的生产成本，早期PLL的应用领域主要是在航天、精密测量仪器等方面。

基于数字式锁相环频率合成器的设计与实现

四川师范大学本科毕业设计基于数字式锁相环频率合成器的设计与实现学生姓名院系名称专业名称班级级班学号指导教师完成时间年月日

基于数字式锁相环频率合成器的设计与实现电子信息工程专业学生姓名指导老师摘要随着通信信息技术的快速发展，信号产生的方式多种多样，然而数字式锁相环频率合成器在信号产生技术中扮演了越来越重要的作用，数字式锁相环频率合成器在频率频率稳定度和频谱纯度上，频率输出个数上有着巨大的优势，是其他器件所不能代替的！因此在军用和民用雷达领域，各种导航器以及通信领域广泛运用！基于此，本人设计了一个由晶体振荡器和分频器，锁相环路（鉴相器，低通滤波器，压控振荡器）组成的数字式锁相环频率合成器，晶体振荡器的作用是产生一个固定的频率，然后通过分频器得到一个基准频率，锁相环路对基准频率进行频率合成，到最后，合成后的频率经过放大器，使不同的频率的幅度稳定在一定的范围内，这样的话不会是信号不会随着输出频率的变化而减少！数字式锁相环频率合成器是开环系统的，频率转换时间很短，分辨率也较高，结构相对简单，成本也不高，输出的频率在稳定度和精准度上也有很大的优势。但是，由于毕业在即时间紧张，本人经验有些不足，希望老师和同学们帮助与指导。关键词：锁相环频率合成晶体振荡器分频器锁相环路

The Design and Implementation of Digital Pll Frequency S ynthesizer Abstract With the rapid development of communication technology, signal way is varied, but in signal digital phase locked loop frequency synthesizer technology plays an increasingly important role, digital phase locked loop frequency synthesizer on the frequency stability and frequency spectrum purity, frequency output factor has a huge advantage, is cannot replace by other device! So in the field of military and civilian radar, navigator, and widely used communication field. Based on this, I designed a by the crystal oscillator and a frequency divider, phase locked loop (phase discriminator, low-pass filter, a voltage controlled oscillator) consisting of digital phase locked loop frequency synthesizer, the effect of crystal oscillator is a fixed frequency, then a reference frequency is obtained by frequency divider, phase locked loop frequency synthesis was carried out on the fundamental frequency, in the end, after the synthesis of frequency through the amplifier, the size of the different frequency stability in a certain range, so not the signals are not as the change of output frequency and less! Digital phase locked loop frequency synthesizer is the open loop system, frequency conversion time is short, the resolution is higher also, structure is relatively simple, the cost is not high, the output frequency of the in stability and precision also has a great advantage. However, due to the graduation of time is tight, I experience some shortage, hope the teacher and the students help and guidance. Key words: Phase-locked loop Frequency synthesis Crystal oscillator Divider Phase locked loop

锁相环频率合成技术及其应用

锁相环频率合成技术及其应用在当今的调频广播发送技术中，为了适应对发射机输出频率稳定度和频率准确度的严格要求，以及方便更换发射机频率的需要，在固态调频发射机中普遍使用了锁相技术和频率合成技术。锁相环频率合成器成为固态调频发射机重要的组成部分。锁相环频率合成器的优点在于其能提供频率稳定度很高的输出信号，能很好地抑制寄生分量，避免大量使用滤波器，因而有利于集成化和小型化。而频率合成器中的程序分频器的分频比可以使用微机进行控制，易于实现发射机频率的更换及其频率显示的程控和遥控，促进全固态调频发射机的数字化、集成化和微机控制化。将一个标准频率（如晶振参考源），经过加、减、乘、除运算，变成具有同一稳定度和准确度的多个所需频率的技术，称为频率合成技术。控制振荡器，使其输出信号和一个参考信号之间保持确定关系的技术，称为锁相技术。把由基准频率获得不同频率信号的组件或仪器，称为“频率合成器”。频率合成的方法很多，但大致可分成两大类：直接合成法和间接合成法。固态调频发射机中的频率合成器采用间接合成法。间接合成法一般可用一个受控源（例如压控振荡器）、参考源和控制回路组成一个系统来实现。即用一个频率源，通过分频产生参考频率，然后用锁相环（控制回路），把压控振荡器的频率锁定在某一频率上，由压控振荡器间接产生出所需要的频率输出。 1锁相环基本工作原理一个基本的锁相环路由以下3个部件组成：压控振荡器（VCO）、鉴相器（PD）和环路滤波器（LF），如图1所示。当锁相环开始工作时，输入参考信号的频率f i与压控振荡器的固有振荡频率f 0总是不相同的，即f i≠f 0，这一固有频率差△f=f i-f 0必然引起它们之间的相位差不断变化，并不断跨越2π角。由于鉴相器特性是以相位差2π为周期的，因此鉴相器输出的误差电压总是在某一范围内摆动。这个误差电压通过环路滤波器变成控制电压加到压控振荡器上，使压控振荡器的频率f 0趋向于参考信号的频率f i，直到压控振荡器的频率变化到与输入参考信号的频率相等，并满足一定条件，环路就在这个频率上稳定下来。两个频率之间的相位差不随时间变化而是一个恒定的常数，这时环路就进入“锁定”状态。当环路已处于锁定状态时，如果输入参考信号的频率和相位发生变化，通过环路的控制作用，压控振荡器的频率和相位能不断跟踪输入参考信号频率的变化而变化，使环路重新进入锁定状态，这种动态过程称为环路的“跟踪”过程。而环路不处于锁定和跟踪状态，这个动态过程称为“失锁”过程。从上述分析可知，鉴相器有两个主要功能：一个是频率牵引，另一个是相位锁定。 2锁相环频率合成器工作原理锁相环路总是有可编程分频器加在压控振荡器VCO和鉴相器PD之间。在锁相环路中加入可编程分频器可以起到两个很关键的作用：首先是不改变输入参考频率就可以改变压控振荡器VCO的输出频率，为实际应用提供了方便；其次是提高输出频率的分辨率和降低鉴相器的参考频率，进一步提高输出频率的精确度和稳定度。但是，在目前的技术条件下，可编程分频器的最高工作频率约30MHz。而调频广播频段为87～108MHz，显然，工作频率太高而不能直接使用可编程分频器。在这种情况下，通常在可编程分频器前端加入一个前置固定分频模数为M的ECL分频器，如图2所示。ECL固定分频器的工作频率可高达几GHz。当环路锁定时，这种频率合成器的输出频率为f o=N（Mf i）

【原创】锁相环PLL制作与调试要点

基于MC145152+MC12022+MC1648L+LM358 的锁相环电路一、MC145152（鉴相器） MC145152－2 芯片是摩托罗拉公司生产的锁相环频率合成器专用芯片。它是MC145152－1 芯片的改进型。主要具有下列主要特征：（1）它与双模（P／（P＋1））分频器同时使用，有一路双模分频控制输出MC。当MC 为低电平时，双模分频器用（P＋1）去除；当MC 为高电平时，双模分频器用模数P 去除。（2）它有 A 计数器和N 计数器两个计数器。它们与双模（P／（P＋1））分频器提供了总分频值（NP＋A）。其中，A、N 计数器可预置。N 的取值范围为3～1023，A 的取值范围为0～63。A 计数器计数期间，MC 为低电平；N 计数器计数（N－A）期间，MC 为高电平。（3）它有一个参考振荡器，可外接晶体振荡器。（4）它有一个R计数器，用来给参考振荡器分频，R计数器可预置，R的取值范围：8，64，128，256，512，1024，1160，2048。设置方法通过改变RA0、RA1、RA2的不同电平，接下来会讲到。（5）它有两路鉴相信号输出，其中，ФR、ФV 用来输出鉴相误差信号，LD 用来输出相位锁定信号。 MC145152－2 的供电电压为3．0 V～9．0 V，采用28 脚双列封装形式。MC145152－2的原理框图如图1 所示 MC145152－2 的工作原理：参考振荡器信号经R 分频器分频后形成fR 信号。压控振荡器信号经双模P/(P＋ 1)分频器分频，再经A、N 计数器分频器后形成fV 信号，fV＝fVCO/(NP＋A)。fR 信号和fV 信号在鉴相器中鉴相，输出的误差信号（φR、φV）经低通滤波器形成直流信号，直流信号再去控制压控振荡器的频率。当整个环路锁定后，fV＝fR 且同相，fVCO＝（NP＋A） fV＝（NP＋A）fR，便可产生和基准频率同样稳定度和准确度的任意频率。原理框图如右图：

(完整版)锁相环工作原理

基本组成和锁相环电路 1、频率合成器电路频率合成器组成：频率合成器电路为本机收发电路的频率源，产生接收第一本机信号源和发射电路的发射信号源，发射信号源主要由锁相环和VCO电路直接产生。如图3-4所示。在现在的移动通信终端中，用于射频前端上下变频的本振源（LO），在射频电路中起着非常重要的作用。本振源通常是由锁相环电路（Phase-Locked Loop）来实现。 2.锁相环：它广泛应用于广播通信、频率合成、自动控制及时钟同步等技术领域 3.锁相环基本原理：锁相环包含三个主要的部分:⑴鉴相器(或相位比较器,记为PD或PC):是完成相位比较的单元,用来比较输入信号和基准信号的之间的相位.它的输出电压正比于两个输入信号之相位差.⑵低通滤波器(LPF):是个线性电路,其作用是滤除鉴相器输出电压中的高频分量,起平滑滤波的作用.通常由电阻、电容或电感等组成，有时也包含运算放大器。⑶压控振荡器（VCO）：振

荡频率受控制电压控制的振荡器，而振荡频率与控制电压之间成线性关系。在PLL中，压控振荡器实际上是把控制电压转换为相位。 1、压控振荡器的输出经过采集并分频； 2、和基准信号同时输入鉴相器； 3、鉴相器通过比较上述两个信号的频率差，然后输出一个直流脉冲电压； 4、控制VCO，使它的频率改变； 5、这样经过一个很短的时间，VCO 的输出就会稳定于某一期望值。锁相环电路是一种相位负反馈系统。一个完整的锁相环电路是由晶振、鉴相器、R分频器、N分频器、压控振荡器（VCO）、低通滤波器（LFP）构成，并留有数据控制接口。锁相环电路的工作原理是：在控制接口对R分频器和N分频器完成参数配置后。晶振产生的参考频率（Fref）经R分频后输入到鉴相器，同时VCO的输出频率（Fout）也经N分频后输入到鉴相器，鉴相器对这两个信号进行相位比较，将比较的相位差以电压或电流的方式输出，并通过LFP滤波，加到VCO的调制端，从而控制VCO的输出频率，使鉴相器两输入端的输入频率相等。锁相环电路的计算公式见公式: Fout=(N/R)Fref 由公式可见，只要合理设置数值N和R，就可以通过锁相环电路产生所需要的高频信号。 4.锁相环芯片锁相环的基准频率为13MHz，通过内部固定数字频率分频器生成5KHz或6.25KHz的参考频率。VCO振荡频率通过IC1 内部的可编程分频器分频后，与基准频率进行相位比较，产生误差控制信号，去控制VCO，改变VCO的振荡频率，从而使VCO输出的频率满足要求。如图3-5所示。 N=F VCO/F R N：分频次数 F VCO：VCO振荡频率

锁相环式数字频率合成器(上)

由于文件过大，分上下俩部分，下载的朋友不要忘了-。- 《数字频率合成器》设计报告设计时间：2013年1月5~17日班级：电子本0913班姓名：报告页数：22页

摘要近几年来，无线通讯获得飞速发展。随着其应用领域的不断扩张，市场对低功耗、低造价、高性能、高集成度的收发机的需要也越来越高。在无线通信收发机中包含一个很重要的模块，频率合成器，它通过产生一系列与参考信号具有同样精度和稳定度的离散信号，为频率转换提供基准的本地震荡信号。频率合成器设计的优劣直接影响到无线通信收发机的性能、成本，故其实现方式一直是一个挑战。而本次课程设计仅考虑方案的实用性，即是实验室环境的局限性以及电子器件的价格等因素。 Abstract In recent years, the rapid development wireless communications. With the continuous expansion of its applications, the market is also increasing the need for low-power, low-cost, high-performance , highly integrated transceiver. Contains a very important in the wireless communication transceiver module, the frequency synthesizer, and by generating a series of reference signals with the same accuracy and stability of the discrete signals provided for the frequency conversion of the local oscillation signal of the reference. Frequency synthesizer designed to directly affect the wireless communication transceiver performance, cost, and its implementation has been a challenge. Only to consider the practicality of the design of the course, that the limitations of the laboratory environment, as well as factors such as the price of electronic devices.

锁相环技术

PLL(Phase Locked Loop)锁相环锁相环的基本组成 PLL(Phase Locked Loop)：为锁相回路或锁相环，用来统一整合时脉讯号，使内存能正确的存取资料。PLL用于振荡器中的反馈技术。许多电子设备要正常工作，通常需要外部的输入信号与内部的振荡信号同步，利用锁相环路就可以实现这个目的。锁相环路是一种反馈控制电路，简称锁相环（PL L,Phase-Locked Loop）。锁相环的特点是：利用外部输入的参考信号控制环路内部振荡信号的频率和相位。因锁相环可以实现输出信号频率对输入信号频率的自动跟踪，所以锁相环通常用于闭环跟踪电路。锁相环在工作的过程中，当输出信号的频率与输入信号的频率相等时，输出电压与输入电压保持固定的相位差值，即输出电压与输入电压的相位被锁住，这就是锁相环名称的由来。锁相环通常由鉴相器（PD,Phas e Detector）、环路滤波器（LF,Loop Filter）和压控振荡器（VCO,Voltage Control led Oscillator）三部分组成，锁相环组成的原理框图如图所示。 PLL原理框图锁相环中的鉴相器又称为相位比较器，它的作用是检测输入信号和输出信号的相位差，并将检测出的相位差信号转换成uD（t）电压信号输出，该信号经低通滤波器滤波后形成压控振荡器的控制电压uC（t），对振荡器输出信号的频率实施控制。锁相环的工作原理锁相环是一种反馈电路，其作用是使得电路上的时钟和某一外部时钟的相位同步。P LL通过比较外部信号的相位和由压控晶振（VCXO）的相位来实现同步的，在比较的过程中，锁相环电路会不断根据外部信号的相位来调整本地晶振的时钟相位，直到两个信号的相位同步。在数据采集系统中，锁相环是一种非常有用的同步技术，因为通过锁相环，可以使得不同的数据采集板卡共享同一个采样时钟。因此，所有板卡上各自的本地80MHz和20MHz时基的相位都是同步的，从而采样时钟也是同步的。因为每块板卡的采样时钟都是同步的，所以都能严格地在同一时刻进行数据采集。通过锁相环同步多块板卡的采样时钟所需要的编程技术会根据您所使用的硬件板卡的不同而不同。对于基于PCI总线的产品（M系列数据采集卡，PCI数字化仪等），所有的同步都是通过RTSI总线上的时钟和触发线来实现的；这时，其中一块版板卡会作为主卡并且输出其内部时钟，通过RTSI线，其他从板卡就可以获得这个用于同

基于锁相环的频率合成电路设计

基于锁相环的频率合成电路设计 0 引言锁相环简称PLL，是实现相位自动控制的一门技术，早期是为了解决接收机的同步接收问题而开发的，后来应用在电视机的扫描电路中。由于锁相技术的发展，该技术已逐渐应用到通信、导航、雷达、计算机到家用电器的各个领域。自从20 世纪70年代起，随着集成电路的发展，开始出现集成的锁相环器件、通用和专用集成单片锁相环，使锁相环逐渐变成一个低成本、使用简便的多功能器件。如今，PLL 技术主要应用在调制解调、频率合成、彩电色幅载波提取、雷达、FM立体声解码等各个领域。随着数字技术的发展，还出现了各种数字PLL器件，它们在数字通信中的载波同步、位同步、相干解调等方面起着重要的作用。随着现代电子技术的飞快发展，具有高稳定性和准确度的频率源已经成为科研生产的重要组成部分。高性能的频率源可通过频率合成技术获得。随着大规模集成电路的发展，锁相式频率合成技术占有越来越重要的地位。由一个或几个高稳定度、高准确度的参考频率源通过数字锁相频率合成技术可获得高品质的离散频率源。 1 锁相环及频率合成器的原理 1．1 锁相环原理 PLL是一种反馈控制电路，其特点是：利用外部输入的参考信号控制环路内部振荡信号的频率和相位。因PLL可以实现输出信号频率对输入信号频率的自动跟踪，所以PLL通常用于闭环跟踪电路。PLL在工作的过程中，当输出信号的频率与输入信号的频率相同时，输出电压与输入电压保持固定的相位差值，即输出电压与输入电压的相位被锁住，这就是PLL名称的由来。PLL通常由鉴相器(PD)、环路滤波器(LF)和压控振荡器(VCO)三部分组成，PLL组成的原理框图如图1所示。 PLL中的鉴相器又称为相位比较器，它的作用是检测输入信号和输出信号的相位差，并将检测出的相位差信号转换成uD(t)电压信号输出，该信号经低通滤波器滤波后形成压控振荡器的控制电压uC(t)，对振荡器输出信号的频率实施控制。鉴相器通常由模拟乘法器组成，利用模拟乘法器组成的鉴相器电路如图2所示。

基于单片机的锁相环频率合成器设计

摘要在现代电子技术的设计与开发过程中，特别是在通信、雷达、航空、航天以及仪器仪表等领域,都需要进一步提高一系列高精度、高稳定度的频率源的频率精度。这样，一般的振荡器已经无法满足各种应用的发展要求，而晶体振荡器的性能虽然比较好,但其频率单一，或只能在极小的范围内进行微调。锁相环是一个相位误差控制系统。它比较输入信号和振荡器输出信号之间的相位差，从而产生误差控制信号来调整振荡器的频率，以达到与输入信号同频同相。本课题给出一种以单片集成PLL芯片74HC4046为核心，并通过AT89C51 单片机对74HC4046进行控制来实现锁相频率合成器的设计方法，设计一个由单片机、定时计数器及单片集成锁相环路组成的可编程控制频率合成器。本文在介绍了74HC4046芯片的内部功能结构的基础上，探讨了锁相频率合成器的基本原理和工作特性,给出了74HC4046的锁相频率合成器的硬件电路结构和软件程序设计方法。该设计经仿真测试证明,锁相效果良好,结构精简，性能可靠。关键词:74HC4046； AT89C51；频率合成器

Abstract In the design and development process of modern electronic technology, especially in communication, radar, aviation, aerospace, instrumentation and other fields, are needed to further improve the precision offrequency frequency source is a series of high precision, high stability. In this way, the oscillator has beenunable to meet the development requirements of various applications, while the performance of crystaloscillator is good, but the single frequency, or only in the context of minimal fine-tuning. Phase locked loop is a phase error control system. It compares the input signal and the output signal of the oscillator phase difference, thereby generating an error control signal to adjust the frequency of the oscillator, in order to achieve thesame frequency and phase with the signal input. This topic is to design a composed of single-chip, timing counter and monolithic integrated PLL Programmable control frequency synthesizer, so the design process will involve a phase locked loop, frequency synthesizer and the microcontroller knowledge. This paper presents a monolithic integrated PLL chip 74HC4046 as the core, and through the AT89C51 MCU to control 74HC4046 to realize the design method of PLL frequency synthesizer. In this paper the basicfunctional structure of chip of 74HC4046, discusses the basic principle and working characteristics of PLL frequency synthesizer, the hardware structure andsoftware design method of PLL Frequency Synthesizer Based on 74HC4046 is given. The design of the simulation test, the lock-in effect is good, simple structure, reliable performance. Key words:74HC4046; AT89C51; frequency synthesizer

基于单片机的锁相环频率合成器设计毕业设计

基于单片机的锁相环频率合成器设计毕业设计目录摘要 ...................................................................................................... 错误！未定义书签。Abstract ..................................................................................................... 错误！未定义书签。1绪论 .. (1) 1.1 设计背景及意义 (3) 1.2 锁相环频率合成器综述 (3) 2基于单片机的锁相环频率合成器方案设计与论证 (4) 2.1 课题研究的内容与要求 (4) 2.2 方案的设计与选择 (4) 2.3 设计原理 (5) 2.3.1 锁相环基本原理 (6) 2.3.2 锁相频率合成器的基本原理 (8) 3 基于单片机的锁相环频率合成器设计方案 (10) 3.1 硬件系统的设计 (10) 3.1.1 74HC4046 (10) 3.1.2 CD4522 (15) 3.1.3 LCD1602 (16) 3.1.4 AT89C51单片机 (18) 3.2 软件系统设计 (22) 3.2.1 软件系统主程序流程图 (22) 3.2.2 键盘扫描流程图 (23) 3.2.3 脉冲计数流程图 (24) 4 电路仿真 (25) 4.1 仿真软件介绍 (25) 4.1.1 proteus (25) 4.1.2 Keil编译软件 (26) 4.2 硬件电路仿真 (27) 4.2.1 锁相环模块 (27) 4.2.2 4522分频器模块 (28) 4.2.3 单片机模块 (29) 4.2.4 显示及按键模块 (30) 结论 (31) 致谢 (32) 参考文献 (33) 附录 (34) 附录A High Speed Digital Hybrid PLL Frequency Synthesizer (34) Abstract (34)