001_雾盈FPGA笔记之一呼吸灯简单实验(Verilog)

基于FPGA的呼吸灯简单实验程序（Verilog）

2016-07-27雾盈

1.呼吸灯

呼吸灯最早是由苹果公司发明并应用于笔记本睡眠提示上，一经展出，立刻吸引众多科技厂商争相效仿。将其广泛用于各种电子产品中，尤其是智能手机。

呼吸灯其实是微电脑控制下，由暗渐亮，然后再由亮渐暗，模仿人呼吸方式的LED灯

2.呼吸灯原理

LED的亮度与流过的电流成正比。在一定的频率之下，如果占空比是0，则LED不亮；如果占空比是100%，则LED最亮；如果占空比刚好是50%，则LED亮度适中。如果我们让占空比从0~100%变化，再从100%~0不断变化，就可以实现LED一呼一吸的效果。

其波形占空比示意图如下所示：

3.呼吸灯程序设计思路

（1）首先确定PWM的频率为1Khz

（2）由频率算出周期T = 1/f = 1ms

（3）根据每次呼1s，吸1s，算出计数值1s/1ms=1000

（4）然后将1ms分成1000份，每一份是1us

（5）写三个1us、1ms、1s的3个计数器count1、count2、Count3，最后count2和count3进行比较

4.程序框图

5.状态机设计

可以将呼吸灯运行过程归为两个状态：S0:由灭渐亮；S1：由亮渐灭。

这里就会有两个问题需要我们解决，

1．状态的翻转

2．在一个状态里如何使pwm波的占空比实现逐增或逐减。

先说第一个问题，两个状态的翻转

由下面的时序图可以看出来，两个状态的翻转只是由时间决定的，S0状态和S1状态分别持续1s, 可以将它看成周期为2s的时钟信号，每当flag_1s信号到来一次，状态就翻转一次。

于是，由反逻辑可以轻易知道在S1状态下，如何使其输出的clk_out占空比由小到大的方法，这样就可以实现LED的由亮渐灭。

记：整个呼吸灯程序设计主要内容大致如此，末尾附上源代码及其仿真波形，以下为程序设计中我所遇到的问题，给可能出现同样问题的童鞋提供一些参考。

Q 1：

flag_1us尖峰脉冲信号，仿真出现如下波形：

注：在用modelsim仿真波形时，我为了加快仿真速度和方便查看波形，我将所有的count的计数最大值都改为了9。

当count1 计数10拍后，count2 波形从9 跳为0 ，但是仔细一看就会发现，count2 波形的9 跳为0 时，count1 只计数了一拍，中间少了9拍。

错误的代码如下：

修改后的代码：

加入那部分代码的意思是当（count2 == 9 &count1 == 9）时，count2 才计入下一拍。

正确的波形如下：

同理，在count3 归零时也应如此。

Q 2：flag_1ms 和flag_1s 两个尖峰脉冲信号，高电平保持时间不是一个时钟周期。如下图所示：

这里介绍一个老师讲的技巧，让flag_1ms 的波形与flag_1us 的波形相与，就可以得到flag_1ms 的波形为一个时钟周期的尖峰脉冲。代码如下：

关于呼吸灯的问题，我遇到的就是这些了，还有其他问题欢迎童鞋们补充交流。

附：仿真波形图

全局图附：源代码

module breathe_led(

input clk,

input rst_n,

outputreg[3:0] led

);

parameter COUNT_MAX =10'd999;//

parameter COUNT_LIT =6'd45;

// parameter COUNT_LIT = 6'd9;

// parameter COUNT_MAX = 10'd9;

//

reg[5:0] count1;

reg[9:0] count2;

reg[9:0] count3;

wire flag_1ms;

wire flag_1s;

wire flag_1us;

reg state;

reg clk_out;

//count1

always@(posedge clk ornegedge rst_n)

begin

if(!rst_n)

begin

count1 <=1'b0;

end

elsebegin

if(count1 < COUNT_LIT)

begin

count1 <= count1 +1'b1;

end

elsebegin

count1 <=6'd0;

end

end

end

assign flag_1us =(count1 == COUNT_LIT)?1'b1:1'b0;

//count2

always@(posedge clk ornegedge rst_n)

begin

if(!rst_n)

begin

count2 <=10'd0;

end

elsebegin

/* if(flag_1us)

begin

if(count2 == COUNT_MAX)

begin

count2 <= 10'd0;

end

else begin

count2 <= count2 + 1'b1;

end

end

else begin

count2 <= 10'd0;

end */

if(flag_1us & count2 < COUNT_MAX)

begin

count2 <= count2 +1'b1;

end

elseif(count2 == COUNT_MAX & count1 == COUNT_LIT) begin

count2 <=1'b0;

end

end

assign flag_1ms =(count2 == COUNT_MAX)?(1'b1& flag_1us):1'b0;

// count3

always@(posedge clk ornegedge rst_n)

begin

if(!rst_n)

begin

count3 <=10'd0;

end

elsebegin

/* if(flag_1ms)

begin

if(count3 == COUNT_MAX)

begin

count3 <= 10'd0;

end

else begin

count3 <= count3 + 1'b1;

end

end

else begin

count3 <= 10'd0;

end */

if(flag_1ms & count3 < COUNT_MAX)

begin

count3 <= count3 +1'b1;

end

elseif(count3 == COUNT_MAX & count2 == COUNT_MAX & count1 == COUNT_LIT) begin

count3 <=1'b0;

end

end

end

assign flag_1s =(count3 == COUNT_MAX)?(1'b1& flag_1ms):1'b0;

always@(posedge clk ornegedge rst_n)

if(!rst_n)

begin

clk_out <=1'b0;

state <=1'b0;

end

elsebegin

case(state)

0:begin// led from low to high

if(count2 < count3)

begin

clk_out <=1'b0;

end

elsebegin

clk_out <=1'b1;

end

if(flag_1s)

state <=~state;

else

state <= state;

end

1:begin// led from high to low

if(count2 < count3)

begin

clk_out <=1'b1; end

elsebegin

clk_out <=1'b0; end

if(flag_1s)

state <=~state;

else

state <= state;

end

default: state <=1'b0;

endcase

end

end

always@(posedge clk ornegedge rst_n)

begin

if(!rst_n)

led <=4'b1111;

end

elsebegin

led <={4{clk_out}};

end

end

// assign led = (!rst_n)?1'b0:{4{clk_out}}; endmodule