半导体工艺要点(精)
半导体工艺要点
1、什么是集成电路
通过一系列特定的加工工艺，将晶体管、二极管等有源器件和电阻、电容等无源器件，按照一定的电路互连，“集成”在一块半导体单晶片（如硅或砷化镓）上，封装在一个外壳内，执行特定电路或系统功能
2、集成电路设计与制造的主要流程框架
设计-掩模板-芯片制造-芯片功能检测-封装-测试
3、集成电路发展的特点
特征尺寸越来越小
硅圆片尺寸越来越大
芯片集成度越来越大
时钟速度越来越高
电源电压/单位功耗越来越低
布线层数/I/0引脚越来越多
4、摩尔定律
集成电路芯片的集成度每三年提高4倍，而加工特征尺寸(多晶硅栅长)倍，这就是
摩尔定
5、集成电路分类
6、半导体公司
中芯国际集成电路制造有限公司（SMIC）
上海华虹(集团)有限公司
上海先进半导体制造有限公司
台积电(上海)有限公司
上海宏力半导体制造有限公司TI 美国德州仪器
7、直拉法生长单晶硅
直拉法法是在盛有熔硅或锗的坩埚内，引入籽晶作为非均匀晶核，然后控制温度场，将籽晶旋转并缓慢向上提拉，晶体便在籽晶下按籽晶的方向长大。
1.籽晶熔接: 加大加热功率，使多晶硅完全熔化，并挥发一定时间后，将籽晶下降与液面接近，使籽晶预热几分钟，俗称“烤晶”，以除去表面挥发性杂质同时可减少热冲击
2.引晶和缩颈：当温度稳定时，可将籽晶与熔体接触。此时要控制好温度，当籽晶与熔体液面接触，浸润良好时，可开始缓慢提拉，随着籽晶上升硅在籽晶头部结晶，这一步骤叫“引晶”，又称“下种”。“缩颈”是指在引晶后略为降低温度，提高拉速，拉一段直径比籽晶细的部分。其目的是排除接触不良引起的多晶和尽量消除籽晶内原有位错的延伸。颈一般要长于20mm
3.放肩：缩颈工艺完成后，略降低温度，让晶体逐渐长大到所需的直径为止。这称为“放肩”。在放肩时可判别晶体是否是单晶，否则要将其熔掉重新引晶。单晶体外形上的特征—棱的出现可帮助我们判别，<111>方向应有对称三条棱，<100>方向有对称的四条棱。
4.等径生长：当晶体直径到达所需尺寸后，提高拉速，使晶体直径不再增大，称为收肩。收肩后保持晶体直径不变，就是等径生长。此时要严格控制温度和拉速不变。
5.收晶：晶体生长所需长度后，拉速不变，升高熔体温度或熔体温度不变，加快拉速，使晶体脱离熔体液面。
8、直拉法的两个主要参数：拉伸速率，晶体旋转速率悬浮区熔法
倒角是使晶圆边缘圆滑的机械工艺
9、外延层的作用
EpitaxyPurpose
1、Barrier layer for bipolar transistor
2、Reduce collector resistance while keep high breakdown voltage.
3、Improve device performance for CMOS and DRAM because much lower oxygen,
4、carbon concentration than the wafer crystal
Epitaxy application,bipolar transistor
Epitaxy application, CMOS
10、
气相外延（CVD）：在气相状态下，将半导体材料淀积在单晶片上，使它沿着单晶片的结晶轴方向生长出一层厚度和电阻率合乎要求的单晶层，这一工艺称为气相外延
液相外延（LCD）是将溶质放入溶剂,并在一定温度下成为均匀溶液，然后使溶液在衬底上逐渐冷却，当超过饱和点后，便有固体析出，而进行晶体生长。以GaAs为例，是以Ga为溶剂，As为溶质溶解成溶液，布在衬底上，使之缓慢冷却，当溶液超过饱和点时，衬底上便析出GaAs而生成晶体。
金属有机物气相沉积（MOCVD）：采用Ⅱ族，Ⅲ族元素的有机化合物和Ⅴ族，Ⅵ族元素的氢化物作为晶体生长的源材料，以热分解的方式在衬底上进行外延生长的方法
分子束外延（MBE）：在超高真空条件下，用分子束输运生长源进行外延生长的方法
化学束外延（CBE）: 用气态源进行MBE生长的方法
蒸发（evaporation）：在真空中，通过加热使金属、合金或化合物蒸发，然后凝结在器件表面上的方法
溅射（Sputtering）：利用高速正离子轰击靶材（阴极），使靶材表面原子以一定能量逸出，然后在器件表面沉积的过
硅外延生长
1.外延不同的分类方法以及每种分类所包括的种类
按外延层性质：同质外延，异质外延
按电阻率：正外延，反外延
按生长方法：直接外延，间接外延
按相变过程：气相，液相，固相外延
2.硅气相外延分类，硅气相外延原料
SiH4, SiH2CL2,(直接分解)
SiHCL3,SiCL4，H2（氢还原法）
3.用SiCL4外延硅的原理以及影响硅外延生长的因素以及优点
基本原理：SiCL4+2H2===Si+4HCL
SiCL4浓度，温度，气流速度,衬底晶向
在电阻率极低的衬底上生长一层高电阻率外延层，器件制做在外延层上，
高电阻的外延层保证管子有高的击穿电压，
低电阻率的衬底又降低了基片的电阻，降低了饱和压降，
4.硅的异质外延有哪两种
在蓝宝石，尖晶石衬底上的SOS(Silicon On Sapphire, Silicon On Spinel)外延生长
在绝缘衬底上进行的SOI(Silicon On Insulator)外延生长
5.什么是同质外延,异质外延,直接外延,间接外延
同质外延；衬底与外延层是同种材料
异质外延；衬底与外延层是不同材料
直接外延；用物理方法（加热，电场，离子轰击）将生长材料沉淀到衬底表面
间接外延；用化学反应在衬底上沉淀外延层
6.什么是自掺杂?外掺杂?抑制自掺杂的途径有哪些
自掺杂：在外延生长过程中，衬底中的杂质进入气相中，再次掺入外延层的现象
外掺杂：杂质不是来源于衬底，由人为控制的掺杂方式
途径；减少杂质从衬底溢出
采用减压生长技术
外延的定义
Sio2做掩埋层的原因，杂质在sio2中扩散速率远远小于在si中的扩散速率
液相外延是将溶质放入溶剂,并在一定温度下成为均匀溶液，然后使溶液在衬底上逐渐冷却，当超过饱和点后，便有固体析出，而进行晶体生长。以GaAs为例，是以Ga为溶剂，As 为溶质溶解成溶液，布在衬底上，使之缓慢冷却，当溶液超过饱和点时，衬底上便析出GaAs而生成晶体。
介电强度衡量材料耐压能力大小的，单位是V/cm，表示单位厚度的SiO2所能承受的最大击穿电压
介电常数，高K，低K
高K：MOS器件中电介质要求具有较大的介电常数，栅氧化层电容要大，1、减小电容器的体积和重量2、增大电荷容量提高电学性能
低K:器件和衬底间的寄生电容要小
SiO2在集成电路制造中的用途
1.扩散，离子注入的(有时与光刻胶、Si3N4层一起使用) 掩蔽层（阻挡，屏蔽层不准确）
2.器件表面保护和钝化层
3.MOS器件的组成部分－－栅介质
4.电容介质
5.器件隔离用的绝缘层
6.多层布线间的绝缘层
Gate oxide and capacitor dielectric in MOS devices
Isolation of individual devices (STI)
Masking against implantation and diffusion
Passivation of silicon surface
集成电路的隔离有PN结隔离和介质隔离两种,SiO2用于介质隔离.，漏电流小,岛与岛之间的隔离电压大,寄生电容小
STI(Shallow Trench Isolation)
热氧化分为干氧氧化、湿氧氧化、水气氧化以及掺氯氧化、氢氧合成等
热氧化化学反应虽然非常简单，但氧化机理并非如此，因为一旦在硅表面有二氧化硅生成，它将阻挡O原子与Si原子直接接触，所以其后的继续氧化是O原子通过扩散穿过已生成的二氧化硅层，向Si一侧运动到达界面进行反应而增厚的
通过一定的理论分析可知，在初始阶段氧化层厚度(X)与时间(t)是线性关系，而后变成抛物线关系。
通常来说，小于1000埃的氧化受控于线性机理。这是大多数MOS栅极氧化的范围。
无论是干氧或者湿氧工艺，二氧化硅的生长都要消耗硅，如图所示。硅消耗的厚度占氧化总厚度的0.44，这就意味着每生长1μm的氧化物，就有0.44μm的硅消耗（干、湿氧化略有差别）。
(a)氧化前的硅片
(b) 氧化后的硅片
快速退火技术(RTP技术) Rapid Thermal Processing
优点:
1.杂质浓度不变,并100%激活.
2.残留晶格缺陷少,均匀性和重复性好.
3.加工效率高,可达200~300片/h.
4.设备简单,成本低.
5.温度较高(1200℃)，升温速度较快(75~200 ℃/sec)
6.掺杂物的扩散最小化
快速加热工艺主要是用在离子注入后的退火，目的是消除由于注入带来的晶格损伤和缺陷目前的栅氧化层厚度大概在3nm左右
退火（Annealing）
实际上这个工艺主要是针对离子注入的
原理：利用热能（Thermal Energy），将物体内产生内应力的一些缺陷加以消除。所施加的能量将增加晶格原子及缺陷在物体内的振动及扩散，使得原子的排列得以重整
离子注入过程是一个非平衡过程，高能离子进入靶后不断与原子核及其核外电子碰撞，逐步损失能量，最后停下来。停下来的位置是随机的，一部分不在晶格上，因而没有电活性,需要退火激活不在晶格位置而在晶格间隙的杂质离子;同时修复晶格注入损伤
主要的退火制程有：
1.后离子注入（Post Ion Implantation）；
2.金属硅化物（Silicide）的退火。
主要硅化金属材料有：WSix, TiSi2（用于Salicide制程）, MoSi2, CoSi2等。
退火后，金属硅化物电阻率可降到只有原来的10%。
3.BPSG——硼磷硅玻璃（Boro phospho silicate Glass）
二氧化硅原有的有序网络结构由于硼磷杂质（B2O3，P2O5）的加入而变得疏松，在高温条件下某种程度上具有像液体一样的流动能力（Reflow）。因此BPSG薄膜具有卓越的填孔能力，并且能够提高整个硅片表面的平坦化，从而为光刻及后道工艺提供更大的工艺范围4.SOG（Spin-On Glass）旋涂式玻璃
1.局部氧化隔离法隔离(LOCOS----local oxidation of silicon)
传统的0.25μm工艺以上的器件隔离方法是硅的局部氧化。它利用了氧在Si3N4中扩散非常缓慢的性质，从而使得被氮化硅覆盖的硅层在氧化过程中极难生成氧化物。氮化硅将作为氧化物阻挡层保持不变
杂质在氮化硅中的扩散系数小于在二氧化硅中的
衬垫氧化层的作用
1缓冲氮化硅的高应力张力
2预防应力产生硅的缺陷
鸟嘴效应对工艺的影响
1二氧化硅内部的横向扩散引起的
2在氮化硅层下生长
3鸟嘴”区属于无用的过渡区，既不能作为隔离区，也不能作为器件区，浪费许多硅表面区域，这对提高集成电路中的集成度极其不利
4局域氧化层的高度对后道工艺中的平坦化也不利，影响光刻制程和薄膜沉积
抑制鸟嘴效应，
最普遍的方法就是多晶硅缓冲PBL(poly buffered LOCOS)制程。
使用一层多晶硅(500A)来缓冲氮化硅的应力，这样，衬垫氧化层的厚度就能从大约500Ａ减小到100A，这样就可以大大减少氧化物的侵入。
2.浅沟槽隔离(STI----Shallow trench isolation)
浅沟槽隔离(STI)是一种全新的器件隔离方法，它可以在全平坦化的条件下使“鸟嘴”区宽度接近于零，目前已成为0.25m以下集成电路生产过程中的标准器件隔离技术
STI技术中的主要绝缘材料是淀积氧化物
先進的STI : 使用高密度電漿CVD 沉積USG（Un-doped Silicate Glass）非掺杂硅（酸盐）玻璃，减小了横向扩散
掺杂工艺:热扩散法掺杂（diffusion）
离子注入法掺杂(ion implant)
横向扩散直接影响了结电容，当使用较小的图形尺寸时，扩散掺杂会造成相邻接面短路
热扩散通常分三个步骤进行：
1预淀积（predeposition）也称预扩散
目的是为了控制杂质总量，即形成一层较薄但具有较高浓度的杂质层
2推进（drive in）也称主扩散，或叫再分布
目的为了控制表面浓度和扩散深度
3激活（activation）
稍微升高温度，使杂质原子与晶格中的硅原子键合。此过程激活了杂质原子，改变了硅的电导率
扩散参数测量主要指扩散薄层电阻、扩散结深的测量
扩散薄层电阻，又称方块电阻，数值反应出硅中所掺杂质总量
1.方块电阻定义：如果扩散薄层为一正方形，其长度（边长）都等于L,厚度就是扩散薄层的深度（结深），在单位方块中，电流从一侧面流向另一侧面所呈现的电阻值，就称为薄层电阻，又称方块电阻，单位是Ω/□
根据R＝ρL/S，得RS= ρL/Lxj= ρ/xj
方块电阻与方块的尺寸无关,仅与扩散结深(扩散薄层的深度:扩散形成的pn结的深度)xj及杂质浓度有关
薄层电阻的
大小直接反映了扩散入硅内部的净杂质总量，方块电阻越小,掺杂的杂质总量越大;方块电阻越大,掺杂的杂质总量越小
q 电荷，μ载流子迁移率，n 载流子浓度，Q：从表面到结边界这一方块薄层中，单位面积上杂质总量
假定杂质全部电离，载流子浓度= 杂质浓度n = N 则：
一般用四探针法测出方块电阻Rs (sheet Resistance),
结深的计算
1、衬底杂质浓度NB
2、表面杂质浓度Ns
3、扩散时间t
4、扩散系数D
在集成电路中金属薄膜主要用于
1.欧姆接触（Ohmic Contact）
2.肖特基接触（Schottky Barrier Contact）
3.低阻栅电极（Gate Electrode）
4.器件间互联（interconnect）
接触孔（contact）：指硅芯片内的器件与第一层金属层之间在硅表面的连接
互连线（interconnect）：由导电材料，(如铝，多晶硅或铜)制成的连线将电信号传输到芯片的不同部分
通孔（via）：通过各种介质层从某一金属层到相邻的另一金属层形成电通路的开口
“填充薄膜”：是指用金属薄膜填充通孔，以便在两金属层之间形成电连接。
层间介质（ILD:Inner Layer Dielectric ）：是绝缘材料，它分离了金属之间的电连接。ILD 一旦被淀积，便被光刻刻蚀成图形，以便为各金属层之间形成通路。用金属（通常是钨W）填充通孔，形成通孔填充薄膜
金属层和硅衬底的接触，既可以形成整流接触，也可以形成欧姆接触，主要取决于半导体的掺杂浓度及金－半接触的势垒高度
金属/半导体的两种接触类型：
欧姆接触Ohmic Contact ：具有线性和对称的V-I特性，电路特性较好，且接触电阻很小；重掺杂
肖特基接触SchottkyContact ：相当于理想的二极管；轻掺杂
金属和硅接触的问题
1.尖峰现象"spiking" problems
硅不均匀溶解到Al中，并向Al中扩散，硅片中留下空洞,Al填充到空洞,引起短路
解决办法
1在Al中掺入1-2% Si以满足溶解性
2利用扩散阻挡层( Diffusion Barrier )，常用扩散阻挡层：TiN, TiW，较好的方法是采用阻挡层, Ti 或TiSi2有好的接触和黏附性,TiN 可作为阻挡层
2铝的电迁移
当直流电流流过金属薄膜时，导电电子与金属离子将发生动量交换，使金属离子沿电子流的方向迁移，这种现象称为金属电迁移
后果：电迁移会使金属离子在阳极端堆积，形成小丘或晶须，造成电极间短路，在阴极端由于金属空位的积聚而形成空洞，导致电路开路
解决方法：
1采用Al-Cu或Al-Si-Cu（硅1.2～2％，铜2～4％）合金。
2铜原子在多晶状Al的晶粒边界处分凝，阻止Al原子沿晶粒边界的运动。
3优化版图设计，降低电流密度
由于ULSI组件密度的增加，互连电阻和寄生电容也会随之增加，从而降低了信号的传播速度。
减小互连电阻可通过用铜取代铝作为基本的导电金属而实现。对于亚微米的线宽，需要低
K值层间介质（ILD）。通过降低介电常数来减少寄生电容
IC互连金属化引入铜的优点
1.电阻率的减小：互连金属线的电阻率减小可以减少信号的延迟，增加芯片速度。
2.功耗的减少：减小了电阻，降低了功耗。
3.更高的集成密度：更窄的线宽，允许更高密度的电路集成，这意味着需要更少的金属层。
4.良好的抗电迁移性能：铜不需要考虑电迁徒问题。
5.更少的工艺步骤：用大马士革方法处理铜具有减少工艺步骤20％to 30 %的潜力
用铜作为半导体互连主要涉及三个方面的挑战
1.铜快速扩散进氧化硅和硅，一旦进入器件的有源区，将会损坏器件。
2.应用常规的等离子体刻蚀工艺，铜不能容易形成图形。干法刻蚀铜时，在它的化学反应期间不产生挥发性的副产物，而这对于经济的干法刻蚀是必不可少的。
3.低温下（＜200℃）空气中，铜很快被氧化，而且不会形成保护层阻止铜进一步氧化Polycide和Salicide则是分别指对着不同的形成Silicide的工艺流程
Silicide就是金属硅化物，硅化物是一种具有热稳定性的金属化合物，并且在硅/难熔金属的分界面具有低的电阻率。在硅片制造业中，难熔金属硅化物是非常重要的，因为为了提高芯片性能，需要减小许多源漏和栅区硅接触的电阻。在铝互连技术中，钛和钴是用于接触的普通难熔金属。
什么叫做polycide和Salicide结构及工艺？他们的优点是什么？如何实现？
Polycide一般是由silicide和poly si组成的多晶硅化物。
优点在于：低的电阻，热稳定性好，好的化学稳定性，能与硅形成均匀一致的界面。
实现：
1.多晶硅的沉积和掺杂，PVD或者CVD沉积。
2.金属硅化物沉积，PVD或者CVD沉积。
3.热退火。
4.栅掩模光刻
5.RIE刻蚀
6. S/D离子注入
Salicide（Self Aligned Silicide）是自对准硅化物的简称。
由于在优化超大规模集成电路的性能方面，需要进一步按比列缩小器件的尺寸，因此在源/漏和第一金属层之间电接触的面积是很小的。这个小的接触面积将导致接触电阻增加。一个可提供稳定接触结构、减小源/漏区接触电阻的工艺被称为自对准硅化物技术。它能很好地与露出的源、漏以及多晶硅栅的硅对准。许多芯片的性能问题取决于自对准硅化物的形成
Salicide: 它的生成比较复杂，先是完成栅刻蚀及源漏注入以后，以溅射的方式在POLY上淀积一层金属层（一般为Ti,Co或Ni），然后进行第一次快速升温退火处理（RTA），使多晶硅表面和淀积的金属发生反应，形成金属硅化物。
根据退火温度设定，使得其他绝缘层（Nitride 或Oxide）上的淀积金属不能跟绝缘层反应产生不希望的硅化物，因此是一种自对准的过程(does not require lithographic patterning processes)。
然后再用一种选择性强的湿法刻蚀（NH4OH/H2O2/H20或H2SO4/H2O2的混合液）清除不需要的金属淀积层，留下栅极及其他需要做硅化物的salicide。
优点在于：1.自对准。2.s/d区寄生电阻大大减少3.栅层互联电阻减少，很好的界面，适合应用于短沟道器件。
实现过程：
1.自对准多晶硅生成，。
2.绝缘介质沉积，RIE刻蚀形成侧墙。
3.S/D区形成
4.磁控溅镀一层金属在整个晶片的表面
5.低温快速热退火，使淀积的金属膜与源漏极的硅和栅极的多晶硅反应，而形成金属硅化物
6. 未参加反应的金属用湿法刻蚀加以去除。
7.高温快速热退火，形成高电导的金属硅化区
polycide:降低栅极电阻
salicide：既能降低栅极电阻，又能降低源漏电阻
Cu的优势
铜连线的电阻R比铝连线小。铜的电阻率为1.7μΩ/cm，铝的电阻率为3.1μΩ/cm
铜连线的寄生电容比铝连线小
铜比铝有更低耐电迁移性能，能承受更高的温度
铜连线IC制造成本低
铜连线的双镶嵌(dual damascene ) IC工艺，比铝连线IC工艺减少了约20％一30％的工序，特别是省略了腐蚀铝等难度较大的瓶颈工序
铜互连所面临的问题
1铜的污染问题
－Cu是半导体的深能级杂质，对半导体中的载流子具有强的陷阱效应
－Cu在SiO2介质中的扩散很快，从而使SiO2的介电性能严重退化
2Cu引线的图形加工问题，大马士革结构与CMP技术相结合成功解决了Cu引线图形的加工问题
3Cu在空气和低温下（<200℃）易氧化，不能形成保护层来阻止自身的进一步被氧化和腐蚀
电镀是完成铜互连线（Cu薄膜的沉积）的主要工艺
局部平坦化的特点是在一定范围的硅片表面上实现平坦化，主要技术为旋涂玻璃（SOG）法。SOG是一种相当于SiO2的液相绝缘材料，通过类似涂胶的工艺，将其有效地填满凹槽以实现局部平坦化
化学机械抛光法（CMP-Chemical-Mechanical Polishing），是一种全面平坦化的技术
Cu的双大马士革工艺流程（Dual damascene）
由于Cu不容易形成图形，粘附性不好，易氧化
1、氮化硅或二氧化硅淀积
2、通孔光刻
3、部分通孔光刻
4、沟槽光刻
5、籽晶沉淀
6、Cu填充8、Cu的CMP
半导体薄膜：Si，GaAs
介质薄膜: SiO2, BPSG, Si3N4,
金属薄膜:Al, Cu
对薄膜的要求
1、Uniform thickness across wafer, and wafer-to -wafer.每一硅片和硅片之间均匀性好
2、Desired composition, low contaminates, good electrical and mechanical properties. 组分正确，沾污少，电机械性能好
3. Good step coverage (“conformal coverage”)台阶覆盖性好
4. Good filling of spaces. 填充性好
5. Planarized films . 平整性好
可以用深宽比来描述一个小间隙（如槽或孔）深宽比定义为间隙的深度和宽度的比值
高深宽比间隙难淀积均匀厚度的膜
APCVD示意图
LPCVD
PCVD 或PECVD：Plasma-enhanced CVD 等离子体增强化学气相淀积(PECVD)是指采用高频等离子体驱动的一种气相淀积技术，是一种射频辉光放电的物理过程和化学反应相结合的技术。该气相淀积的方法可以在非常低的衬底温度下淀积薄膜，例如在铝(AL)上淀积Si02。工艺上PECVD主要用于淀积绝缘层。
PEVCD PECVD通常是用来沉积SiO2 与Si3N4 等介电质薄膜
CVD 过程中使用等离子体的好处
1.更低的工艺温度(250 – 450℃)；应用范围广
2.对高的深宽比间隙有好的填充能力(用高密度等离子体)；
3.淀积的膜对硅片有优良的黏附能力；
4.高的淀积速率；
5.少的针孔和空洞，因为有高的膜密度；
淀积SiO2的方法硅烷法和TEOS法
1、硅烷法：硅烷和氧反应
2、TEOS法TEOS是正硅酸乙脂。分子式为Si(C2H5O) 4，室温下是一种液体。可以直接分解生成SiO2层，用TEOS分解法具有温度低，均匀性好，台阶覆盖优良、膜质量好等优点，
另一种是通过TEOS与O2/O3反应，来得到SiO2。
Si(OC2 H5)4+O2→SiO2 +副产物，产物平整度很好，
但反应温度一般大于600℃
多晶硅的化学汽相淀积：利用多晶硅替代金属铝作为MOS器件的栅极是MOS集成电路技
术的重大突破之一，它比利用金属铝作为栅极的MOS器件性能得到很大提高，而且采用多晶硅栅技术可以实现源漏区自对准离子注入，使MOS集成电路的集成度得到很大提高
硅化钨熔点高，稳定性好，电阻率低，主要应用在改善金属铝与硅之间的欧姆接触，以及MOS器件栅极部分的金属层，为降低电阻率，需要经过退火处理。
BPSG中B和P的作用
B：降低回流温度P：阻挡Na离子
淀积金属技术：蒸发和溅射，溅射工艺主要用于溅射刻蚀和薄膜淀积两个方面
通常可用光刻次数及所需掩模的个数来表示某生产工艺的难易程度
光刻胶对大部分可见光敏感，对黄光不敏感。
因此光刻通常在黄光室（Y ellow Room））内进行
光刻是一种图形复印和化学腐蚀相结合的精密表面加工技术。用照相复印的方法将掩模版上的图案转移到硅片表面的光刻胶上，以实现后续的有选择刻蚀或注入掺杂
光刻把图形转移到光刻胶上，刻蚀在晶圆上形成电路图形
光刻的要求
（1）高分辨率
（2）高灵敏度
（3）精密的套刻对准
（4）大尺寸硅片上的加工
（5）低缺陷
现有VLSI工艺都采用正胶，因为它分辨率高
正胶：曝光前不可溶，曝光后可溶
负胶：曝光前可溶，曝光后不可溶
光刻胶由4种成分组成：树脂（聚合物材料）感光剂，溶剂，添加剂(减小反射之类的)
对负性胶，聚合物曝光后会由非聚合状态变为聚合状态。在大多数负性胶里面，聚合物是聚异戊二烯类型。是一种相互粘结的物质－－抗刻蚀的物质
正性胶的基本聚合物是苯酚－甲醛聚合物，也称为苯酚－甲醛树脂
光刻的基本步骤：
1、气相成底膜处理
增强涂胶的粘附性
2、旋转涂胶（Spin-on PR Coating）（PR---Photo-Resist）
3、软烘（soft baking）
去除光刻胶中的溶剂
4、对准和曝光（Alignment）&（Exposure ）
5. 曝光后烘烤（PEB，Post Exposure Baking）
目的：促进光刻胶的化学反应，提高光刻胶的粘附性并减少驻波6、显影（Development）显影液溶解部分光刻胶
显影三个类型的问题：
7、坚膜烘焙（后烘Post－baking；硬烘Hard Baking）
a.完全蒸发光刻胶中的溶剂
b.坚膜保护下表面
c.增强光刻胶和硅片表面的粘附性
8、显影后检查
由于曝光光源的不同,分为光学曝光,X射线曝光,电子束曝光和离子束曝光由于掩膜版的位置不同,又分为接触式曝光,接近式曝光和投影式曝光
接触式曝光Contact printing
接近式曝光Proximity printing
投影式曝光projection printing
曝光光源一般要求：
短波长（波长越短，可曝光的特征尺寸越小）
高强度（为了保持合适的曝光时间）
高稳定性
投影式曝光分类
扫描投影曝光（Scanning Project Printing）
步进重复投影曝光（Stepping-repeating Project Printing或Stepper）。步进扫描投影曝光（Stepping – Scanning ProjecPrinting）
UV紫外光DUV 深紫外光
影响曝光质量的一些因素
1.光刻胶厚度的不均匀
2.驻波效应(standing wave): 干涉的一种
在光刻胶的曝光区域内出现相长相消的条纹。光刻胶在显影后，在侧壁会产生波浪状的不平整的现象叫驻波效应
减少驻波效应的2个途径
1、抗反射层(Anti Reflection Coating, ARC)
2、曝光后烘烤（PEB）
基本光学概念
1、数值孔径(Numerical Aperture NA)光学系统的数值孔径描述透镜收集衍射光以及把它投影到硅片上的能力
数值孔径越大，图像越清晰
2、分辨率-Resolution
最小线宽R=Kλ/NA (K取决光刻系统和光刻胶的性质)
提高分辨率，减小最小线宽
3、焦深DOF （Depth of focus ）
焦深是焦点上面和下面的范围，在这个范围内图像连续的保持清晰，焦深应该穿越光刻胶的上下表面
焦深的方程
分辨率和焦深是一对矛盾，它们是对图像起关键作用的两个因素，NA越小，焦深越大，差的分辨率，为提高分辨率，减少波长的方法比增加NA好
特征尺寸（CD---critical dimensions）
7、VLSI对刻蚀的要求
刻蚀偏差：薄膜图形和掩蔽膜图形之间的横向尺寸的差异
保真度：横向速率越小，保真度越高，即掩膜版上的图形可以不失真的转移到硅片表面
选择比：不同材料之间的（纵向）刻蚀速率之比
均匀性
刻蚀速率：常用埃/分钟表示，刻蚀窗口的深度称为台阶高度
刻蚀剖面：指被刻蚀图形的侧壁形状。
清洁度
横向(lateral), 纵向(vertical)
两种刻蚀剖面：各向同性和各向异性刻蚀剖面
各向同性刻蚀剖面：刻蚀只在垂直于硅片表面的方向进行，只有很少的横向刻蚀
各向同性刻蚀(Isotropic etch)在所有方向刻蚀速率相同(一般针对化学反应）
各向异性刻蚀(Anisotropic etch) 在不同方向刻蚀速率不同。（一般针对物理刻蚀，如溅射等）
8、ULSI对刻蚀的要求
得到满意的剖面(desired profile)
最小的过腐蚀(undercut) 或偏差(bias)
选择性好（Selectivity)
均匀性好，可重复性好(Uniform and reproducible)
对表面和电路损伤最小(Minimal damage to surface and circuit)
干净、安全、经济(Clean, safe and economical)
要兼顾选择性和方向性,优化刻蚀工艺
湿法刻蚀：这是各向同性的刻蚀方法，利用化学反应过程去除待刻蚀区域的薄膜材料
干法刻蚀：利用等离子体与硅片发生物理或化学反应（或两种反应）除去暴露的表面材料MOS栅极结构：SiO2+多晶硅＋金属硅化物
大电流密度下，有显著的电迁移现象
当直流电流流过金属薄膜时，导电电子与金属离子将发生动量交换，使金属离子沿电子流的方向迁移，这种现象称为金属电迁移
电迁移会使金属离子在阳极端堆积，形成小丘或晶须，造成电极间短路，在阴极端由于金属空位的积聚而形成空洞，导致电路开路
NPN晶体管剖面图
半导体工艺及芯片制造技术问题答案(全)
常用术语翻译 active region 有源区 2.active ponent有源器件 3.Anneal退火 4.atmospheric pressure CVD (APCVD) 常压化学气相淀积 5.BEOL（生产线）后端工序 6.BiCMOS双极CMOS 7.bonding wire 焊线，引线 8.BPSG 硼磷硅玻璃 9.channel length沟道长度 10.chemical vapor deposition (CVD) 化学气相淀积 11.chemical mechanical planarization (CMP)化学机械平坦化 12.damascene 大马士革工艺 13.deposition淀积 14.diffusion 扩散 15.dopant concentration掺杂浓度 16.dry oxidation 干法氧化 17.epitaxial layer 外延层 18.etch rate 刻蚀速率 19.fabrication制造 20.gate oxide 栅氧化硅 21.IC reliability 集成电路可靠性 22.interlayer dielectric 层间介质（ILD） 23.ion implanter 离子注入机 24.magnetron sputtering 磁控溅射 25.metalorganic CVD(MOCVD)金属有机化学气相淀积 26.pc board 印刷电路板 27.plasma enhanced CVD(PECVD) 等离子体增强CVD 28.polish 抛光 29.RF sputtering 射频溅射 30.silicon on insulator绝缘体上硅（SOI）
半导体工艺流程
1清洗 集成电路芯片生产的清洗包括硅片的清洗和工器具的清洗。由 于半导体生产污染要求非常严格，清洗工艺需要消耗大量的高纯水; 且为进行特殊过滤和纯化广泛使用化学试剂和有机溶剂。 在硅片的加工工艺中，硅片先按各自的要求放入各种药液槽进行表面化学处理，再送入清洗槽，将其表面粘附的药液清洗干净后进入下一道工序。常用的清洗方式是将硅片沉浸在液体槽内或使用液体喷雾清洗，同时为有更好的清洗效果，通常使用超声波激励和擦片措施，一般在有机溶剂清洗后立即米用无机酸将其氧化去除，最后用超纯水进行清洗，如图1-6所示。 图1-6硅片清洗工艺示意图 工具的清洗基本米用硅片清洗同样的方法。 2、热氧化 热氧化是在800~1250C高温的氧气氛围和惰性携带气体（N2）下使硅片表面的硅氧化生成二氧化硅膜的过程，产生的二氧化硅用以作为扩散、离子注入的阻挡层，或介质隔离层。典型的热氧化化学反应为： Si + O2 T SiO2
3、扩散 扩散是在硅表面掺入纯杂质原子的过程。通常是使用乙硼烷（B2H6）作为N —源和磷烷（PH3）作为P+源。工艺生产过程中通常 分为沉积源和驱赶两步，典型的化学反应为： 2PH3 —2P+3H2 4、离子注入 离子注入也是一种给硅片掺杂的过程。它的基本原理是把掺杂物质（原子）离子化后，在数千到数百万伏特电压的电场下得到加速，以较高的能量注入到硅片表面或其它薄膜中。经高温退火后，注入离子活化，起施主或受主的作用。 5、光刻 光刻包括涂胶、曝光、显影等过程。涂胶是通过硅片高速旋转在硅片表面均匀涂上光刻胶的过程；曝光是使用光刻机，并透过光掩膜版对涂胶的硅片进行光照，使部分光刻胶得到光照，另外，部分光刻胶得不到光照，从而改变光刻胶性质；显影是对曝光后的光刻胶进行去除，由于光照后的光刻胶 和未被光照的光刻胶将分别溶于显影液和不溶于显影液，这样就使光刻胶上 形成了沟槽。 6、湿法腐蚀和等离子刻蚀 通过光刻显影后，光刻胶下面的材料要被选择性地去除，使用的方法就
晶圆封装测试工序和半导体制造工艺流程
A.晶圆封装测试工序 一、 IC检测 1. 缺陷检查Defect Inspection 2. DR-SEM(Defect Review Scanning Electron Microscopy) 用来检测出晶圆上是否有瑕疵，主要是微尘粒子、刮痕、残留物等问题。此外，对已印有电路图案的图案晶圆成品而言，则需要进行深次微米范围之瑕疵检测。一般来说，图案晶圆检测系统系以白光或雷射光来照射晶圆表面。再由一或多组侦测器接收自晶圆表面绕射出来的光线，并将该影像交由高功能软件进行底层图案消除，以辨识并发现瑕疵。 3. CD-SEM(Critical Dimensioin Measurement) 对蚀刻后的图案作精确的尺寸检测。 二、 IC封装 1. 构装（Packaging） IC构装依使用材料可分为陶瓷（ceramic）及塑胶（plastic）两种，而目前商业应用上则以塑胶构装为主。以塑胶构装中打线接合为例，其步骤依序为晶片切割（die saw）、黏晶（die mount / die bond）、焊线（wire bond）、封胶（mold）、剪切/成形（trim / form）、印字（mark）、电镀（plating）及检验（inspection）等。 (1) 晶片切割（die saw） 晶片切割之目的为将前制程加工完成之晶圆上一颗颗之晶粒（die）切割分离。举例来说：以0.2微米制程技术生产，每片八寸晶圆上可制作近六百颗以上的64M微量。 欲进行晶片切割，首先必须进行晶圆黏片，而后再送至晶片切割机上进行切割。切割完后之晶粒井然有序排列于胶带上，而框架的支撐避免了胶带的皱褶与晶粒之相互碰撞。 (2) 黏晶（die mount / die bond） 黏晶之目的乃将一颗颗之晶粒置于导线架上并以银胶（epoxy）粘着固定。黏晶完成后之导线架则经由传输设备送至弹匣（magazine）内，以送至下一制程进行焊线。 (3) 焊线（wire bond） IC构装制程（Packaging）则是利用塑胶或陶瓷包装晶粒与配线以成集成电路（Integrated Circuit；简称IC），此制程的目的是为了制造出所生产的电路的保护层，避免电路受到机械性刮伤或是高温破坏。最后整个集成电路的周围会向外拉出脚架（Pin），称之为打线，作为与外界电路板连接之用。
最新半导体器件与工艺期末复习资料知识讲解
pn 结二极管的两个基本特性①开关特性②整流特性 突变结模型近似①掺杂分布是阶跃函数。在n 型和p 型半导体的净掺杂浓度皆为常数。②杂质完全电离。即n 型半导体和p 型半导体的平衡电子浓度分别为：n n0=N D 和p p0=N A ③忽略杂质引起的带隙变窄效应。但需要考虑掺杂引起的费米能级变化，对简 并态，n 型半导体和p 型半导体的费米能级分别处于导带底和价带顶。 pn 结平衡能带图 接触后平衡态下的费米能级就是上图的E F 内建电势差在没有外接电路的情形下，扩散过程不会无限延续下去。此时会到达一种 平衡，即扩散和漂移之间的动态平衡，相应产生的电势差称为接触电势差。由于是自 身费米能级不同产生的，因此常称为自建势或内建势 电子和空穴的内建电势差大小区别 对于同质结，他们的大小是一样的，对于异质结不一样。 突变结电场强度与电势分布 电场分布图大小 电势分布图由 dx x E x )()(大小求出 耗尽区及其宽度，在各自n 区、 p 区的耗尽宽度与什么有关？ ①定义：在半导体pn 结、肖特基结、异质结中，由于界面两侧半导体原有化学势的差异导致界面附近能带弯曲，从而形成能带弯曲区域电子或空穴浓度的下降，这一界 面区域称为耗尽区。②宽度： ③关系： p n n p D A p n x x V V N N x x ;
单边突变结及其平衡时的能带图 外加正偏压、负偏压下的pn结能带图 pn结电压与外加偏压关系 外加反偏电压V j=V t o tal=V bi+V R;外加正偏电压V j=V total=V bi-V R 扩散电流势垒降低，位于中性区或准中性区的多数电子或空穴通过扩散穿过pn结皆产生从n到p或p到n的净电子、净空穴扩散流，相应地皆为从p区至n区的净扩散电流;从n区扩散到p区的电子将成为p区中的过剩少数载流子，将发生远离结区的方向扩散和复合，过剩电子浓度将逐渐减小。此时，由于中性p区无电场，因此电子主要以扩散方式流入p区，故称过剩少数载流子电流为扩散电流或注入电流。 少子注入及表达式给pn结外加正向偏压时，少子被注入了，n p=n p0exp(qV a/kT) 少子抽取给pn结外加反向偏压时，少子被抽取了，n p=0 长基区原型二极管电流主要为扩散电流，同时结两边的准中性区的长度远大于区 域中少子的扩散长度(电子为L n，空穴为L p) 什么是pn结二极管的理想电流？理想电流－电压方程如何？理想因子？反向饱和电 流或电流密度？并画出电流－电压关系简图 ①定义(假设)a耗尽层突变近似。空间电荷区的边界存在突变;耗尽区以外的半导体区域为电中性，且多子浓度基本上等于平衡时的浓度。b半导体为非简并，载流子统计分布采用麦克斯韦-波尔兹曼统计。c小注入条件。在结的任何一边，任何位置的少子浓度 远远小于多子浓度。d电流分布。在中性区或准中性区，和扩散电流相比，少子的漂移 电流可忽略;pn结内的电流值处处相等;pn结内的电子电流与空穴电流分别为连续函数;耗尽区内的电子电流与空穴电流为恒定值。 ②方程： ③理想因子：一般情形下，电流密度J通常近似为右图： 其中，J s为J rec和J0的函数，n为二极管的品质因子或理想因子 ④电流密度：总反偏电流密度为 理想反向饱和电流密度与反向产 生电流密度之和，即 关系简图：
(整理)半导体基础知识.
1.1 半导体基础知识概念归纳 本征半导体定义：纯净的具有晶体结构的半导体称为本征半导体。 电流形成过程：自由电子在外电场的作用下产生定向移动形成电流。 绝缘体原子结构：最外层电子受原子核束缚力很强，很难成为自由电子。 绝缘体导电性：极差。如惰性气体和橡胶。 半导体原子结构：半导体材料为四价元素，它们的最外层电子既不像导体那么容易挣脱原子核的束缚，也不像绝缘体那样被原子核束缚得那么紧。 半导体导电性能：介于半导体与绝缘体之间。 半导体的特点： ★在形成晶体结构的半导体中，人为地掺入特定的杂质元素，导电性能具有可控性。 ★在光照和热辐射条件下，其导电性有明显的变化。 晶格：晶体中的原子在空间形成排列整齐的点阵，称为晶格。 共价键结构：相邻的两个原子的一对最外层电子（即价电子）不但各自围绕自身所属的原子核运动，而且出现在相邻原子所属的轨道上，成为共用电子，构成共价键。 自由电子的形成：在常温下，少数的价电子由于热运动获得足够的能量，挣脱共价键的束缚变成为自由电子。 空穴：价电子挣脱共价键的束缚变成为自由电子而留下一个空位置称空穴。 电子电流：在外加电场的作用下，自由电子产生定向移动，形成电子电流。 空穴电流：价电子按一定的方向依次填补空穴（即空穴也产生定向移动），形成空穴电流。 本征半导体的电流：电子电流+空穴电流。自由电子和空穴所带电荷极性不同，它们运动方向相反。 载流子：运载电荷的粒子称为载流子。 导体电的特点：导体导电只有一种载流子，即自由电子导电。 本征半导体电的特点：本征半导体有两种载流子，即自由电子和空穴均参与导电。 本征激发：半导体在热激发下产生自由电子和空穴的现象称为本征激发。 复合：自由电子在运动的过程中如果与空穴相遇就会填补空穴，
【半导体研磨 精】半导体晶圆的生产工艺流程介绍
?从大的方面来讲，晶圆生产包括晶棒制造和晶片制造两大步骤，它又可细分为以下几道主要工序（其中晶棒制造只包括下面的第一道工序，其余的全部属晶片制造，所以有时又统称它们为晶柱切片后处理工序）： 晶棒成长--> 晶棒裁切与检测--> 外径研磨--> 切片--> 圆边--> 表层研磨--> 蚀刻--> 去疵--> 抛光--> 清洗--> 检验--> 包装 1 晶棒成长工序：它又可细分为： 1）融化（Melt Down） 将块状的高纯度复晶硅置于石英坩锅内，加热到其熔点1420°C以上，使其完全融化。 2）颈部成长（Neck Growth） 待硅融浆的温度稳定之后，将〈1.0.0〉方向的晶种慢慢插入其中，接着将晶种慢慢往上提升，使其直径缩小到一定尺寸（一般约6mm左右），维持此直径并拉长 100-200mm，以消除晶种内的晶粒排列取向差异。 3）晶冠成长（Crown Growth） 颈部成长完成后，慢慢降低提升速度和温度，使颈部直径逐渐加大到所需尺寸（如 5、6、8、12吋等）。 4）晶体成长（Body Growth） 不断调整提升速度和融炼温度，维持固定的晶棒直径，只到晶棒长度达到预定值。 5）尾部成长（Tail Growth） 1
当晶棒长度达到预定值后再逐渐加快提升速度并提高融炼温度，使晶棒直径逐渐变小，以避免因热应力造成排差和滑移等现象产生，最终使晶棒与液面完全分离。到此即得到一根完整的晶棒。 2 晶棒裁切与检测（Cutting & Inspection） 将长成的晶棒去掉直径偏小的头、尾部分，并对尺寸进行检测，以决定下步加工的工艺参数。 3 外径研磨（Su rf ace Grinding & Shaping） 由于在晶棒成长过程中，其外径尺寸和圆度均有一定偏差，其外园柱面也凹凸不平，所以必须对外径进行修整、研磨，使其尺寸、形状误差均小于允许偏差。 4 切片（Wire Saw Sl ic ing） 由于硅的硬度非常大，所以在本工序里，采用环状、其内径边缘镶嵌有钻石颗粒的薄片锯片将晶棒切割成一片片薄片。 5 圆边（Edge Profiling） 由于刚切下来的晶片外边缘很锋利，硅单晶又是脆性材料，为避免边角崩裂影响晶片强度、破坏晶片表面光洁和对后工序带来污染颗粒，必须用专用的电脑控制设备自动修整晶片边缘形状和外径尺寸。 ? 6 研磨（Lapping） 研磨的目的在于去掉切割时在晶片表面产生的锯痕和破损，使晶片表面达到所要求的光洁度。 7 蚀刻（Etching） 1
芯片制造-半导体工艺教程
芯片制造-半导体工艺教程 Microchip Fabrication ----A Practical Guide to Semicondutor Processing 目录: 第一章:半导体工业[1][2][3] 第二章:半导体材料和工艺化学品[1][2][3][4][5]第三章:晶圆制备[1][2][3] 第四章:芯片制造概述[1][2][3] 第五章:污染控制[1][2][3][4][5][6] 第六章:工艺良品率[1][2] 第七章:氧化 第八章:基本光刻工艺流程-从表面准备到曝光 第九章:基本光刻工艺流程-从曝光到最终检验 第十章:高级光刻工艺 第十一章:掺杂 第十二章:淀积 第十三章:金属淀积 第十四章:工艺和器件评估 第十五章:晶圆加工中的商务因素 第十六章:半导体器件和集成电路的形成 第十七章:集成电路的类型 第十八章:封装 附录:术语表
#1 第一章半导体工业--1 芯片制造-半导体工艺教程点击查看章节目录 by r53858 概述 本章通过历史简介，在世界经济中的重要性以及纵览重大技术的发展和其成为世界领导工业的发展趋势来介绍半导体工业。并将按照产品类型介绍主要生产阶段和解释晶体管结构与集成度水平。 目的 完成本章后您将能够： 1. 描述分立器件和集成电路的区别。 2. 说明术语“固态，” “平面工艺”，““N””型和“P”型半导体材料。 3. 列举出四个主要半导体工艺步骤。 4. 解释集成度和不同集成水平电路的工艺的含义。 5. 列举出半导体制造的主要工艺和器件发展趋势。 一个工业的诞生 电信号处理工业始于由Lee Deforest 在1906年发现的真空三极管。1真空三极管使得收音机, 电视和其它消费电子产品成为可能。它也是世界上第一台电子计算机的大脑，这台被称为电子数字集成器和计算器（ENIAC）的计算机于1947年在宾西法尼亚的摩尔工程学院进行首次演示。 这台电子计算机和现代的计算机大相径庭。它占据约1500平方英尺，重30吨，工作时产生大量的热，并需要一个小型发电站来供电，花费了1940年时的400, 000美元。ENIAC的制造用了19000个真空管和数千个电阻及电容器。 真空管有三个元件，由一个栅极和两个被其栅极分开的电极在玻璃密封的空间中构成(图1.2)。密封空间内部为真空，以防止元件烧毁并易于电子的====移动。 真空管有两个重要的电子功能，开关和放大。开关是指电子器件可接通和切断电流；放大则较为复杂，它是指电子器件可把接收到的信号放大，并保持信号原有特征的功能。 真空管有一系列的缺点。体积大，连接处易于变松导致真空泄漏、易碎、要求相对较多的电能来运行，并且元件老化很快。ENIAC 和其它基于真空管的计算机的主要缺点是由于真空管的烧毁而导致运行时间有限。 这些问题成为许多实验室寻找真空管替代品的动力，这个努力在1947年12月23曰得以实现。贝尔实验室的三位科学家演示了由半导体材料锗制成的电子放大器。
半导体制造工艺流程
半导体制造工艺流程 N型硅：掺入V族元素--磷P、砷As、锑Sb P型硅：掺入III族元素—镓Ga、硼B PN结： 半导体元件制造过程可分为 前段（FrontEnd）制程 晶圆处理制程（WaferFabrication；简称WaferFab）、 晶圆针测制程（WaferProbe）； 後段（BackEnd） 构装（Packaging）、 测试制程（InitialTestandFinalTest） 一、晶圆处理制程 晶圆处理制程之主要工作为在矽晶圆上制作电路与电子元件（如电晶体、电容体、逻辑闸等），为上述各制程中所需技术最复杂且资金投入最多的过程，以微处理器（Microprocessor）为例，其所需处理步骤可达数百道，而其所需加工机台先进且昂贵，动辄数千万一台，其所需制造环境为为一温度、湿度与含尘（Particle）均需控制的无尘室（Clean-Room），虽然详细的处理程序是随著产品种类与所使用的技术有关；不过其基本处理步骤通常是晶圆先经过适当的清洗（Cleaning）之後，接著进行氧化（Oxidation）及沈积，最後进行微影、蚀刻及离子植入等反覆步骤，以完成晶圆上电路的加工与制作。 二、晶圆针测制程 经过WaferFab之制程後，晶圆上即形成一格格的小格，我们称之为晶方或是晶粒（Die），在一般情形下，同一片晶圆上皆制作相同的晶片，但是也有可能在同一片晶圆上制作不同规格的产品；这些晶圆必须通过晶片允收测试，晶粒将会一一经过针测（Probe）仪器以测试其电气特性，而不合格的的晶粒将会被标上记号（InkDot），此程序即称之为晶圆针测制程（WaferProbe）。然後晶圆将依晶粒为单位分割成一粒粒独立的晶粒 三、IC构装制程 IC構裝製程（Packaging）：利用塑膠或陶瓷包裝晶粒與配線以成積體電路目的：是為了製造出所生產的電路的保護層，避免電路受到機械性刮傷或是高溫破壞。 半导体制造工艺分类 半导体制造工艺分类 一双极型IC的基本制造工艺： A在元器件间要做电隔离区（PN结隔离、全介质隔离及PN结介质混合隔离）ECL（不掺金）（非饱和型）、TTL/DTL（饱和型）、STTL（饱和型）B在元器件间自然隔离 I2L（饱和型） 半导体制造工艺分类 二MOSIC的基本制造工艺： 根据栅工艺分类 A铝栅工艺 B硅栅工艺
半导体的生产工艺流程
半导体的生产工艺流程 微机电制作技术，尤其是最大宗以硅半导体为基础的微细加工技术 (silicon-basedmicromachining)，原本就肇源于半导体组件的制程技术，所以必须先介绍清楚这类制程，以免沦于夏虫语冰的窘态。 一、洁净室 一般的机械加工是不需要洁净室(cleanroom)的，因为加工分辨率在数十微米以上，远比日常环境的微尘颗粒为大。但进入半导体组件或微细加工的世界，空间单位都是以微米计算，因此微尘颗粒沾附在制作半导体组件的晶圆上，便有可能影响到其上精密导线布局的样式，造成电性短路或断路的严重后果。为此，所有半导体制程设备，都必须安置在隔绝粉尘进入的密闭空间中，这就是洁净室的来由。洁净室的洁净等级，有一公认的标准，以class10为例，意谓在单位立方英呎的洁净室空间内，平均只有粒径0.5微米以上的粉尘10粒。所以class后头数字越小，洁净度越佳，当然其造价也越昂贵。为营造洁净室的环境，有专业的建造厂家，及其相关的技术与使用管理办法如下： 1、内部要保持大于一大气压的环境，以确保粉尘只出不进。所以需要大型 鼓风机，将经滤网的空气源源不绝地打入洁净室中。 2、为保持温度与湿度的恒定，大型空调设备须搭配于前述之鼓风加压系统 中。换言之，鼓风机加压多久，冷气空调也开多久。 3、所有气流方向均由上往下为主，尽量减少突兀之室内空间设计或机台摆 放调配，使粉尘在洁净室内回旋停滞的机会与时间减至最低程度。 4、所有建材均以不易产生静电吸附的材质为主。 5、所有人事物进出，都必须经过空气吹浴(airshower)的程序，将表面粉尘 先行去除。 6、人体及衣物的毛屑是一项主要粉尘来源，为此务必严格要求进出使用人 员穿戴无尘衣，除了眼睛部位外，均需与外界隔绝接触(在次微米制程技术的工厂内，工作人员几乎穿戴得像航天员一样。)当然，化妆是在禁绝之内，铅笔等也禁止使用。 7、除了空气外，水的使用也只能限用去离子水(DIwater,de-ionizedwater)。 一则防止水中粉粒污染晶圆，二则防止水中重金属离子，如钾、钠离子污染金氧半(MOS)晶体管结构之带电载子信道(carrierchannel)，影响半导体组件的工作特性。去离子水以电阻率(resistivity)来定义好坏，一般要求至 17.5MΩ-cm以上才算合格；为此需动用多重离子交换树脂、RO逆渗透、与 UV紫外线杀菌等重重关卡，才能放行使用。由于去离子水是最佳的溶剂与清洁剂，其在半导体工业之使用量极为惊人！ 8、洁净室所有用得到的气源，包括吹干晶圆及机台空压所需要的，都得使 用氮气(98%)，吹干晶圆的氮气甚至要求99.8%以上的高纯氮！以上八点说明是最基本的要求，另还有污水处理、废气排放的环保问题，再再需要大笔
半导体工艺整理资料
第一章微电子工艺引论 1．硅片、芯片的概念硅片：制造电子器件的基本半导体材料硅的圆形单晶薄片芯片：由硅片生产的半导体产品 2．* 什么是微电子工业技术？微电子工业技术主要包括哪些技术？微电子工艺技术：在半导体材料芯片上采用微米级加工工艺制造微小型化电子元器件和微型化电路技术。包括超精细加工技术、薄膜生长和控制技术、高密度组装技术、过程检测和过程控制技术等 3．集成电路制造涉及的5 个大的制造阶段的内容集成电路制造阶段：硅片制备、芯片制造、芯片测试/ 拣选、装配与封装、终测 4. IC工艺前工序，IC工艺后工序，以及IC工艺辅助工序 IC工艺前工序：薄膜制备技术：主要包括外延、氧化、化学气相淀积、物理气相淀积（如溅射、蒸发）等 掺杂技术：主要包括扩散和离子注入等技术图形 转换技术：主要包括光刻、刻蚀等技术 IC工艺后工序：划片、封装、测试、老化、筛选 IC工艺辅助工序：超净厂房技术；超纯水、高纯气体制备技术；光刻掩膜版制备技术；材料准备技术 5．微芯片技术发展的主要趋势提高芯片性能（速度、功耗）提高芯片可靠性（低失效）降低芯片成本（减小特征尺寸，增加硅片面积，制造规模） 6．什么是关键尺寸（CD）？芯片上的物理尺寸特征称为特征尺寸特别是硅片上的最小特征尺寸，也称为关键尺寸或CD 第二章半导体材料 1 ．本征半导体和非本征半导体的区别是什么？ 本征半导体：不含任何杂质的纯净半导体，其纯度在99.999999%（8~10个9） 2 ．为何硅被选为最主要的半导体材料？ 硅材料： 硅的丰裕度——制造成本低 熔点高（1412 0C）――更宽的工艺限度和工作温度范围 SiO2的天然生成 3. GaAs相对硅的优点和缺点各是什么？优点： a）比硅更高的电子迁移率，高频微波信号响应好一一无线和高速数字通信 b）抗辐射能力强――军事和空间应用 c）电阻率大――器件隔离容易实现 d）发光二极管和激光器 主要缺点 a）没有稳定的起钝化保护作用的自然氧化层 b）晶体缺陷比硅高几个数量级 c）成本高 第三章圆片的制备 1．两种基本的单晶硅生产方法 直拉法(CZ法)、区熔法 2．晶体缺陷根据维数可分为哪四种？ a) 点缺陷—空位、自填隙等 b) 线缺陷—位错 c) 面缺陷—层错
半导体工艺(自己总结)
只是想多了解下工艺,因为自己不是学这个的,要补课啊 .... 是不是可以这么理解: 1.PAD oxide ：SiO2在LOCOS 和STI 形成时都被用来当作nitride 的衬垫层，如果没有这个SiO2衬垫层作为缓冲之用，LPCVD nitride 的高张力会导致wafer 产生裂缝甚至破裂，同时也作为NITRIDE ETCH 时的STOP LA YER 2.SAC oxide ：Sacrificial Oxide 在gate oxidation 之前移除wafer 表面的损伤和缺陷，有助于产生一个零缺陷的wafer 表面以生成高品质的gate oxide;经过HDP 后Pad Oxide 结构已经被破坏了，可能无法阻挡后面Implant 的离子。所以生长一层Sac Oxide ，作为在后面Implant 时对Device 的保护。 3.BPSG 含硼及磷的硅化物 BPSG 乃介于Poly 之上、Metal 之下，可做为上下两层绝缘之用，加硼、磷主要目的在使回流后的Step 较平缓，以防止Metal line 溅镀上去后，造成断线 4.ONO （OXIDE NITRIDE OXIDE ） 氧化层-氮化层-氧化层 半导体组件，常以ONO 三层结构做为介电质（类似电容器），以储存电荷，使得资料得以在此存取。在此氧化层 - 氮化层 – 氧化层三层结构，其中氧化层与基晶的结合较氮化层好，而氮化层居中，则可阻挡缺陷（如pinhole ）的延展，故此三层结构可互补所缺. 5.space Oxide RIE Etch:猜想应当是氧化物隔离的反应离子刻蚀（RIE-Reactive Ion Etch ） 反应离子刻蚀是以物理溅射为主并兼有化学反应的过程。通过物理溅射实现纵向刻蚀，同时应用化学反应来达到所要求的选择比，从而很好地控制了保真度。刻蚀气体（主要是F 基和CL 基的气体）在高频电场（频率通常为13.56MHz ）作用下产生辉光放电，使气体分子或原子发生电离，形成“等离子体”（Plasma ）。在等离子体中，包含有正离子（Ion+)、负离子（Ion-）、游离基（Radical ）和自由电子（e ）。游离基在化学上是很活波的，它与被刻蚀的材料发生化学反应，生成能够由气流带走的挥发性化合物，从而实现化学刻蚀。 6:IMD Inter-Metal-Dielectric 金属绝缘层...(汗...........) 7:SOG spin-on glass 旋涂玻璃用于平坦化.SOD 是 SPIN-ON DOPANTS?自旋转掺杂剂?,具体作用不甚清楚了.... 至于N-DEPL 我怀疑是否是N 耗尽区的意思,但是不是很清楚CMOS 工艺中是如何实现这样的一个层次的,它是环绕DIFF 区域的一个可选层.莫非是反型的隔离? 外延： 外延生长之所以重要，在于外延层中的杂质浓度可以方便的通过控制反应气流中的杂质含量加以调节，而不依赖于衬底中的杂质种类与掺杂水平。 外延技术可用于解决高频功率器件的击穿电压与集电极串联电阻对集电极电阻率持相反要求的矛盾；掺杂较少的外延层保证了较高的击穿电压，高掺杂的衬底则可以大大降低集电极的串联电阻 CVD 需要高温，反应过程为()+气体4SiCl ()气体22H ()()↑+?气体固体HCl Si 4①，同时存在一竞争反应()()()气体固体气体242SiCl Si SiCl ?+，②因此若四氯化硅的浓度太高，则硅
宽禁带半导体材料和工艺设计
宽禁带半导体材料与工艺 1.1 宽禁带半导体的概念和发展 宽禁带半导体（WBS）是自第一代元素半导体材料（Si）和第二代化合物半导体材料（GaAs、GaP、InP等）之后发展起来的第三代半导体材料。这类材料主要包括SiC（碳化硅）、C-BN（立方氮化硼）、GaN（氮化镓、）AlN（氮化铝）、ZnSe（硒化锌）以及金刚石等。 第二代半导体GaAs与Si相比除了禁带宽度增大外，其电子迁移率与电子饱和速度分别是Si的6倍和2倍，因此其器件更适合高频工作。GaAs场效应管器件还具有噪声低、效率高和线性度好的特点但相比第三代半导体GaN和SiC，它的热导率和击穿电场都不高，因此它的功率特性方面的表现不足。为了满足无线通信、雷达等应用对高频率、宽禁带、高效率、大功率器件的需要从二十世纪九十年代初开始，化合物半导体电子器件的研究重心开始转向宽禁带半导体。 我们一般把禁带宽度大于2eV的半导体称为宽禁带半导体。宽禁带半导体材料具有宽带隙、高临界击穿电场、高热导率、高载流子饱和漂移速度等特点，在高温、高频、大功率、光电子及抗辐射等方面具有巨大的应用潜力。 1.2 主要的宽禁带半导体材料 近年来，发展较好的宽禁带半导体材料主要是SiC和GaN，其中SiC的发展更早一些，碳化硅、氮化镓、硅以及砷化镓的一些参数如下图所示：
图1-1 半导体材料的重要参数 如上图所示，SiC和GaN的禁带宽度远大于Si和GaAs，相应的本征载流子浓度小于硅和砷化镓，宽禁带半导体的最高工作温度要高于第一、第二代半导体材料。击穿场强和饱和热导率也远大于硅和砷化镓。 2.1 SiC材料 纯碳化硅是无色透明的晶体。工业碳化硅因所含杂质的种类和含量不同，而呈浅黄、绿、蓝乃至黑色，透明度随其纯度不同而异。碳化硅晶体结构分为六方或菱面体的α-SiC和立方体的β-SiC（称立方碳化硅)。α-SiC由于其晶体结构中碳和硅原子的堆垛序列不同而构成许多不同变体，已发现70余种。β-SiC于2100℃以上时转变为α-SiC。 SiC是IV-IV族二元化合物半导体，也是周期表IV族元素中唯一的一种固态化合物。构成元素是Si和C，每种原子被四个异种原子所包围,形成四面体单元(图25a)。原子间通过定向的强四面体SP3键(图25b)结合在一起，并有一定程度的极化。SiC具有很强的离子共价键，离子性对键合的贡献约占12%,决定了
半导体工艺半导体制造工艺试题库1 答案
一、填空题（每空1分，计31分） 1、工艺上用于四氯化硅的提纯方法有 吸附法 和 精馏法 。 2、在晶片表面图形形成过程中，一般通过腐蚀的方法将抗蚀膜图形转移到晶片上，腐蚀的方法有 湿法腐蚀 和 干法腐蚀 。 3、直拉法制备单晶硅的过程是：清洁处理——装炉——加热融化——拉晶，其中拉晶是最主要的工序，拉晶包括 下种 、 缩颈 、放肩、 等径生长 和收尾拉光等过程。 3、抛光是晶片表面主要的精细加工过程，抛光的主要方式有 化学抛光 、 机械抛光 和 化学机械抛光 。 4、掺杂技术包括有 热扩散 、 离子注入 、合金和中子嬗变等多种方法。 5、晶片中的锂、钠、钾等碱金属杂质，通常以 间隙式 （空位式或间隙式）扩散方式在晶片内部扩散，并且这类杂质通常称为 快扩散 （快扩散或慢扩散）杂质。 6、在有限表面源扩散中，其扩散后的杂质浓度分布函数符合 高斯分布函数 ； 而在恒定表面源扩散中，其扩散后的杂质浓度分布函数符合 余误差分布函数 。 7、在离子注入法的掺杂过程中，注入离子在非晶靶中的浓度分布函数满足对称的高斯分布，其浓度最大位于 R P 处。 8、在离子注入后，通常采用退火措施，可以消除由注入所产生的晶格损伤，常用的退火方式有 电子束退火 、 离子束退火 、 激光退火 。 9、根据分凝现象，若K 0＞1，则分凝后杂质集中在 尾部 （头部或尾部）；若K 0＜1，则杂质分凝后集中在 头部 （同上）。 10、把硅片置于氯化氢和氧气的混合气体中进行的氧化，称为 掺氯氧化 。 11、在二氧化硅的热氧化方法中，氧化速度最快的是 干氧氧化 方法。 12、氢氧合成氧化设备中，两个重要的保险装置是 氢气流量保险装置 和 温度保险装置 。 13、工艺中常用的测量二氧化硅厚度的方法有 比色法 和 椭圆偏振光法 。 14、固态源硼扩散中常用的硼源是 氮化硼 ，常用的液态磷源是 三氯氧磷 。 15、箱法扩散在工艺中重要用来进行TTL 电路 隐埋层 的锑扩散。 二、选择题（每题2分，单项多项均有，计12分） 1、 在SiO 2网络中，如果掺入了磷元素，能使网络结构变得更（ A ） （A ）疏松 （B ）紧密 （C ）视磷元素剂量而言 2、 在微电子加工环境中，进入洁净区的工作人员必须注意以下事项（A 、B 、C 、D ） （A ） 进入洁净区要先穿戴好专用净化工作服、鞋、帽。 （B ） 进入洁净区前先在风淋室风淋30秒，然后才能进入。 （C ） 每周洗工作服，洗澡、理发、剪指甲，不用化妆品。 （D ） 与工作无关的纸张、书报等杂物不得带入。 3、离子注入设备的组成部分有（A 、B 、C 、D ） （A ）离子源 （B ）质量分析器 （C ）扫描器 （D ）电子蔟射器 4、CVD 淀积法的特点有（A 、C 、D ） （A ）淀积温度比较低 （B ）吸附不会影响淀积速度 （C ）淀积材料可以直接淀积在单晶基片上 （D ）样品本身不参与化学反应 5、 工艺中消除沟道效应的措施有（A 、B 、C 、D ） （A ）增大注入剂量 （B ）增大注入速度 （C ）增加靶温 （D ）通过淀积膜注入 6、液态源硼扩散所选用的硼源有（A 、B 、C ） （A ）硼酸三甲脂 （B ）硼酸三丙脂 （C ）三溴化硼 （D ）三氯氧磷 三、判断（每题1分，计10分） 1、Ⅰ号液是碱性过氧化氢清洗液。 （ R ） 2、筛选器是用来去除杂质离子的设备。 （ R ） 3、石墨基座的清洁处理，首先用王水煮沸，再用去离子水冲洗。 （ R ） 4、注入窗口中淀积的二氧化硅薄层是起退沟道的作用。 （ R ） 5、以一般能量注入的重离子，在进入靶片中，以电子阻挡为主。 （ F ） 6、硅烷热分解法淀积中，一旦源变成黄色就不能使用。 （ R ） 7、在二氧化硅氧化膜中，可动钠离子含量要求越高越好。 （ F ） 8、二氧化硅中的宏观缺陷是指用肉眼可以直接观察到的缺陷。 （ R ） 9、氮化硼（BN ）是常用的固态硼杂质扩散源。 （ R ） 10、用四探针法可以测试扩散后的结深。 （ R ） 四、名词解释（每题5分，计20分） 1、杂质分凝 答：杂质在晶体中有一定分布，在固态中和液态中的分布又不一样，在晶体提纯时，利用杂质在晶体固态和液态的分布不一样，进行提纯，将杂质集中在晶体的头部或尾部，达到提纯的 装 订 班级 姓名 学号 成绩 － 学年第 学期 半导 第 学期 半导体制造工艺 半 导体制造工艺
半导体工艺复习整理
工艺考试复习： 整理者（butterflying 2011‐1‐11）1.在半导体技术发展的过程中有哪些重要事件?（一般） 晶体管的诞生 集成电路的发明 平面工艺的发明 CMOS技术的发明 2.为什么硅是半导体占主导的材料？有哪些硅基薄膜？（一般） 硅材料：优良的半导体特性、稳定的电的、化学的、物理的及机械的性能（特性稳定的金 刚石晶体结构、良好的传导特性、优异的工艺加工能力、研究最透彻的材料、具有一系列的硅基化合物） （总结：半导体性、电、物理、化学、机械性） 硅基薄膜：外延硅薄膜、多晶硅薄膜、无定形硅薄膜、SiO2与Si3N4介质膜、SiGe薄膜、金属多晶硅膜 3. 微电子技术发展基本规律是什么？（重要） 摩尔定律（Moore’s Law）：芯片内的晶体管数量每18个月～20个月增加1倍――集成电路的集成度每隔三年翻两番，器件尺寸每三年增加0.7 倍，半导体技术和工业呈指数级增长。特征尺寸缩小因子，250→180→130→90→65→45→32→22→16(nm) 等比例缩小比率（Scaling down principle）：在MOS器件内部恒定电场的前提下，器件的横向尺寸、纵向尺寸、电源电压都按照相同的比例因子k缩小，从而使得电路集成度k2倍提高，速度k倍提高，功耗k2倍缩小。MOS管阻抗不变，但连线电阻和线电流密度都呈k倍增长。（阈值电压不能缩得太小，电源电压要保持长期稳定） （总结：尺寸、电源电压变为1/k，集成度变为k^2.速度变为k倍。（掺杂浓度变为k倍） Device miniaturization by “ Scaling‐down Principle” ? Device geometry‐L g, W g, t ox, x j ? 1/k ? Power supply‐V dd ?1/k ? Substrate doping‐N ? k ?Device speed ? k ? Chip density ? k 2 4. 什么是ITRS ?（重要） International Technology Roadmap for Semiconductors 国际半导体技术发展蓝图 技术节点：DRAM半间距 Technology node = DRAM half pitch 5. 芯片制造的主要材料和技术是什么？（一般） Si材料：大直径和低缺陷的单晶硅生长、吸杂工艺、薄膜的外延生长、SiGe/Si异质结、SOI 介质薄膜材料和工艺：热氧化、超薄高K栅氧化薄膜生长、互连的低K介质； 高分辨率光刻：电子束掩膜版、光学光刻（电子束曝光EBL）、匹配光刻。高分辨率的抗蚀
半导体复习资料整理(1)
1.电子和空穴也可以通过杂质电离方式产生，当电子从施主能级跃迁到导带时产生导带电子；当电子从价带激发到受主能级时产生价带空穴等。与此同时，还存在着相反的过程，即电子也可以从高能量的量子态跃迁到低能量的量子态，并向晶格放出一定能量，从而使导带中的电子和价带中的空穴不断减少，这一过 程称为载流子。https://www.360docs.net/doc/4613377842.html, n 型Si 中的杂质离化区 2.掺杂浓度和温度对载流子浓度和费米能级的影响: 掺有某种杂质的半导体的载流子浓度和费米能级由温度和杂质浓度所决定。对于杂质浓度一定的半导体，随着温度的升高，载流子则是从以杂质电离为主要来源过渡到以本征激发为主要来源的过程，相应地，费米能级则从位于杂质能级附近逐渐移近禁带中线处。 譬如n型半导体，在低温弱电离区时，导带中的电子是从施主杂质电离产生的；随着温度升高，导带中的电子浓度也增加，而费米能级则从施主能级以上往下降到施主能级以下；当下降到以下若干时，施主杂质全部电离，导带中的电子浓度等于施主浓度，处于饱和区；再升高温度，杂质电离已经不能增加电子数，但本征激发产生的电子迅速增加着，半导体进入过渡区，这时导带中的电子由数量级相近的本征激发部分和杂质电离部分组成，而费米能级则继续下降；当温度再升高时，本征激发成为载流子的主要来源，载流子浓度急剧上升，而费米能级下降到禁带中线处这时就是典型的本征激发。 对于p型半导体，作相似的讨论，在受主浓度一定时，随着温度升高，费米能级从在受主能级以下逐渐上升到禁带中线处，而载流子则从以受主电离为主要来源转化到以本征激发为主要来源 当温度一定时，费米能级的位置由杂质浓度所决定，例如n型半导体，随着施主浓度的增加，费米能级从禁带中线逐渐移向导带底方向。对于p型半导体，随着受主浓度的增加费米能级从禁带中线逐渐移向价带顶附近。 这说明，在杂质半导体中，费米能级的位置不但反映了半导体导电类型，而且还反映了半导体的掺杂水平。对于n型半导体，费米能级位于禁带中线以上，越大，费米能级位置越高。对于p型半导体，费米能级位于中线以下，越大，费米能级位置越低。 参考教材图3－13和图3－14 一般半导体的总电流： 一般半导体的电导率： n型半导体(n>>p)： p型半导体(p>>n)： 本征半导体(n=p=ni)：
晶圆封装测试工序和半导体制造工艺流程
晶圆封装测试工序和半导体制造工艺流程 A.晶圆封装测试工序 一、 IC检测 1. 缺陷检查Defect Inspection 2. DR-SEM(Defect Review Scanning Electron Microscopy) 用来检测出晶圆上是否有瑕疵，主要是微尘粒子、刮痕、残留物等问题。此外，对已印有电路图案的图案晶圆成品而言，则需要进行深次微米范围之瑕疵检测。一般来说，图案晶圆检测系统系以白光或雷射光来照射晶圆表面。再由一或多组侦测器接收自晶圆表面绕射出来的光线，并将该影像交由高功能软件进行底层图案消除，以辨识并发现瑕疵。 3. CD-SEM(Critical Dimensioin Measurement) 对蚀刻后的图案作精确的尺寸检测。 二、 IC封装 1. 构装(Packaging) IC构装依使用材料可分为陶瓷(ceramic)及塑胶(plastic)两种，而目前商业应用上则以塑胶构装为主。以塑胶构装中打线接合为例，其步骤依序为晶片切割(die saw)、黏晶(die mount / die bond)、焊线(wire bond)、封胶(mold)、剪切/成形(trim / form)、印字(mark)、电镀(plating)及检验(inspection)等。 (1) 晶片切割(die saw) 晶片切割之目的为将前制程加工完成之晶圆上一颗颗之晶粒(die)切割分离。 举例来说:以0.2微米制程技术生产，每片八寸晶圆上可制作近六百颗以上的64M 微量。
欲进行晶片切割，首先必须进行晶圆黏片，而后再送至晶片切割机上进行切割。切割完后之晶粒井然有序排列于胶带上，而框架的支撐避免了胶带的皱褶与晶粒之相互碰撞。 (2) 黏晶(die mount / die bond) 黏晶之目的乃将一颗颗之晶粒置于导线架上并以银胶(epoxy)粘着固定。黏晶完成后之导线架则经由传输设备送至弹匣(magazine)内，以送至下一制程进行焊线。 (3) 焊线(wire bond) IC构装制程(Packaging)则是利用塑胶或陶瓷包装晶粒与配线以成集成电路(Integrated Circuit;简称IC)，此制程的目的是为了制造出所生产的电路的保护层，避免电路受到机械性刮伤或是高温破坏。最后整个集成电路的周围会向外拉出脚架(Pin)，称之为打线，作为与外界电路板连接之用。 (4) 封胶(mold) 封胶之主要目的为防止湿气由外部侵入、以机械方式支持导线、內部产生热量之去除及提供能够手持之形体。其过程为将导线架置于框架上并预热，再将框架置于压模机上的构装模上，再以树脂充填并待硬化。 (5) 剪切/成形(trim / form) 剪切之目的为将导线架上构装完成之晶粒独立分开，并把不需要的连接用材料及部份凸出之树脂切除(dejunk)。成形之目的则是将外引脚压成各种预先设计好之形状，以便于装置于电路板上使用。剪切与成形主要由一部冲压机配上多套不同制程之模具，加上进料及出料机构所組成。 (6) 印字(mark)及电镀(plating) 印字乃将字体印于构装完的胶体之上，其目的在于注明商品之规格及制造者等资讯。
5种主流射频半导体制造工艺
5种主流射频半导体制造工艺 嘉兆科技 1、GaAs 半导体材料可以分为元素半导体和化合物半导体两大类，元素半导体指硅、锗单一元素形成的半导体，化合物指砷化镓、磷化铟等化合物形成的半导体。砷化镓的电子迁移速率比硅高5.7 倍，非常适合用于高频电路。砷化镓组件在高频、高功率、高效率、低噪声指数的电气特性均远超过硅组件，空乏型砷化镓场效晶体管(MESFET)或高电子迁移率晶体管(HEMT/PHEMT)，在3 V 电压操作下可以有80 %的功率增加效率(PAE: power addedefficiency)，非常的适用于高层(high tier)的无线通讯中长距离、长通信时间的需求。 砷化镓元件因电子迁移率比硅高很多，因此采用特殊的工艺，早期为MESFET 金属半导体场效应晶体管，后演变为HEMT ( 高速电子迁移率晶体管)，pHEMT( 介面应变式高电子迁移电晶体)目前则为HBT ( 异质接面双载子晶体管)。异质双极晶体管(HBT)是无需负电源的砷化镓组件，其功率密度(power density)、电流推动能力(current drive capability)与线性度(linearity)均超过FET，适合设计高功率、高效率、高线性度的微波放大器，HBT 为最佳组件的选择。而HBT 组件在相位噪声，高gm、高功率密度、崩溃电压与线性度上占优势，另外它可以单电源操作，因而简化电路设计及次系统实现的难度，十分适合于射频及中频收发模块的研制，特别是微波信号源与高线性放大器等电路。 砷化镓生产方式和传统的硅晶圆生产方式大不相同，砷化镓需要采用磊晶技术制造，这种磊晶圆的直径通常为4-6 英寸，比硅晶圆的12 英寸要小得多。磊晶圆需要特殊的机台，