EDA 74LS3738位三态锁存器设计

74LS3738位三态锁存器设计

1.设计背景和设计方案

利用元件例化语句和FOR_GENERATE语句完成一个8位三态锁存器。

图(1) 74LS373引脚图

定义的端口信号D为数据输入端；Q为数据输出端；OE为输出能端，若OE=1，则Q8~Q1的输出为高阻态，若OE=0，则输出保存在锁存器中；G为数据锁存控制端，若G=1，D8~D1输入端的信号进入74LS373中的8位锁存器中，若G=0,74LS373中的8位锁存器将保持原先锁入的信号值不变。

2.方案实施

2.1 VHDEL程序如下

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

ENTITY SN74373 IS

PORT (D : IN STD_LOGIC_VECTOR( 8 DOWNTO 1 );

OEN ,G : IN STD_LOGIC;

Q : OUT STD_LOGIC_VECTOR(8 DOWNTO 1));

END ENTITY SN74373;

ARCHITECTURE two OF SN74373 IS

SIGNAL sigvec_save : STD_LOGIC_VECTOR(8 DOWNTO 1);

BEGIN

ProCESS(D, OEN, G, sigvec_save) BEGIN

IF OEN = '0' THEN Q <= sigvec_save;

ELSE Q <= "ZZZZZZZZ"; END IF;

IF G = '1' THEN sigvec_save <=D; END IF;

END PROCESS;

END ARCHITECTURE two;

ARCHITECTURE one OF SN74373 IS

COMPONENT Latch

PORT ( D, ENA : IN STD_LOGIC;

Q : OUT STD_LOGIC );

END COMPONENT;

SIGNAL sig_mid : STD_LOGIC_VECTOR( 8 DOWNTO 1);

BEGIN

GeLatch : FOR iNum IN 1 TO 8 GENERATE

Latchx : Latch PORT MAP(D(iNum), G , sig_mid(iNum) );

END GENERATE;

Q <= sig_mid WHEN OEN = '0' ELSE

"ZZZZZZZZ";

END ARCHITECTURE one ;

2.2程序分析

（1）程序中有两个结构体，以不同的电路来实现相同的逻辑，即一个实体可以对应多个结构体，每个结构体对应一种实现方案。在例化这个器件的时候，需要利用配置语句指定一个结构体，即指定一种实现方案。否则VHDL综合器会自动选择最新编译的结构体，及结构体one。

（2）如上所述，COMPONENT语句对将例化的器件进行接口说明，它对应一个已经设计好的实体。综合器COMPONENT指定的器件名和接口信息进行装配。（3）在FOR_GENERATE语句使用中，GeLatch为标号，iNum为变量，从1~8共循环执行了8次。

（4）语句“Latchx : Latchx PORT MAP(D(iNum), G , sig_mid(iNum) );”是一条含有循环变量iNum的例化语句，且信号的连接方式采用的是位置关联方式，安装后的元件标号是Latchx。Latchx引脚D连在信号线D(iNum)上，引脚ENA连在信号线G上，引脚Q连在信号线sig_mid(iNum)上。iNum的值从1~8，Latch从1~8共例化了8次，即共安装了8个Latch。信号线D(1)~D(8)、sig_mid（1）~sig_mid （8）都分别连在这8个Latch上。

3.结果和结论

3.1 74LS373 8位锁存器原理图如下

图（2）74LS373锁存器原理图

3.2 波形仿真图如下

图（3）波形仿真

3.3 结论

由于采用VDHL硬件语言进行电子电路的设计，其特点是以软件工具为核心，通过这些软件完成产品开发的设计、电路分析（逻辑功能仿真）、纠错和验证、自动布局布线、时序仿真等各项测试工作，最后通过综合器和适配器生成最终的目标器件，从而实现了电子电路的自动化设计，这种设计方法在现代数字系统中起到了越来越重要的作用。