深入Xilinx Clocking Wizard 3.6(ISE) 4.2(Vivado)

SECTION I——综述

IP Facts

Introduction

Xilinx的Clocking Wizard Core(ISE v3.6，或VIVADO v4.2)可以更让用户根据自己的时钟需求更轻松地生成HDL源码封装。这个Clocking Wizard引导用户设置适当的时钟原语，并且允许用户覆盖其中的参数。除了提供目标时钟电路的HDL封装之外，Clocking Wizard会同时产生一个时序参数报告，这个报告由Xilinx的时序工具针对该电路分析得到。

Features

●每个时钟网络最多两个输入时钟、七个输出时钟

●根据选定的器件自动选择正确的时钟原语

●根据用户选定的时钟feature自动配置时钟原语

●根据输入和输出频率的需求，自动计算VCO（压控振荡器）频率喝倍频、分频数值

●自动执行所有的配置以符合相移、占空比需求

●支持MMCME2的扩频时钟，允许用户选择有效的调制频率、模式和输入、输出时钟●可选的时钟信号缓冲器

●时钟原语和任何计算属性可覆写

●时钟电路的时序可预估，功耗可预估

●生成一个可综合的时钟网络设计和一个仿真测试脚本

●原语对应的窗口可供选择

对于不同的工具，Clocking Wizard所支持的器件版本可以通过这个core的release notes 来查询，文档名XPT也可以在ISE中添加IP CORE时查询Supported Families…

Overview

Clocking Wizard可以提供一个经验证的时钟网络，用户对Xilinx时钟原语的了解可以帮助用户做出权衡设计的决定。

Feature Summary

●Frequency synthesis

频率综合——允许输出不同于输入时钟频率的时钟

●Spread spectrum

扩展频谱——扩频功能使经过调制的输出时钟减少EMI频谱能量密度，这个功能仅适用于原语MMCME2_ADV，当前版本不支持软件UNISIM对于此功能的仿真

●Phase alignment

相位对齐——这个功能允许输出时钟和参考时钟的相位锁定，锁定的是相对相位差，例如一个器件的输入时钟

●Minimize power

功耗优化——对于可能的频率、相位或占空比的精度功耗，这项功能能给与优化

●Dynamic phase shift

动态相移——这项功能允许用户选择输出时钟的相位关系

●Balanced

性能平衡——选择性能平衡会让软件选择合适的带宽来进行抖动优化

●Minimize output jitter

●Maximize input jitter filtering

上述两项功能用于输入输出时钟抖动的过滤

●Fast simulation

快速仿真——提高仿真运行速度

Product Specification

Clocking Wizard使用MMCME2或PLLE2原语来生成时钟电路，通过仿真来验证输出时钟频率，并可以可供一个能在硬件上测试的综合设计模板。

MMCME2是一个混合信号模块，旨在支持频率合成，时钟网络偏移校正和抖动降低。

Designing with the Core

通用设计指导

需要提供输入时钟频率和抖动的有效信息。

如果输入时钟信号同时被本设计的其他逻辑使用了，可以提供一个无缓冲(适用于由全局缓冲输出的时钟)或者过全局缓冲的时钟源。如果输入时钟仅仅被Core使用，则配置一个时钟pin作为时钟源即可。

关于时钟

可以根据需求产生最多7个不同频率的时钟。

关于重置

Clocking Wizard为时钟原语设置了一个高电平有效的异步重置信号。

进行时钟切换的时候core必须保持在重置状态。

当输入时钟或者时钟反馈信号丢失，CLKINSTOPPED或CLKFBSTOPPED状态指示信号被置位。当信号恢复正常时，状态指示信号被清除，且必须发出一个重置信号。

功能性综述

Clocking Wizard是一个交互图形界面，基于设计可以生成需要的时钟网络。所需的时钟网络参数以一个列表的方式呈现，从而可让用户只选择需要的参数。在使用Clocking Wizard 的过程中，有经验的工程师可以明确的配置所选的时钟源语，经验不足的工程师则可以让Wizard自动决定更合适的时钟原语和配置，这种自动选择使基于工程师对时钟网络的性能要求。

用户对于DCM wizard比较熟悉，PLL wizard可以参考Migration Guide Appendix以得到有用信息。

时钟性能

时钟性能在前述已有讨论，这里不再赘述。

关于输入时钟

默认使用单个输入时钟，如果存在两个输入时钟，可以通过选择第二时钟源来使用。只有当输入时钟的时序参数满足要求，wizard才会使用这些参数去配置输出时钟。

输入时钟抖动选项

Wizard允许用户以UI和PS中二选一为单位来定义输入时钟抖动。

UI，unit interval，单位时间间隔，一个周期单位

PS，picosecond，皮秒

关于输出时钟

用于可配置输出时钟的数量，允许的时钟最大数量取决于所选器件和用户定义的时钟性能。用户可以简单的输入期望的时序参数如频率、相位和占空比，然后让Clocking Wizard选择和配置时钟原语和网络，以达到要求的时钟特性。如果根据可用的输入时钟无法达到用户设定的参数要求，Clocking Wizard仍会提供一个最合适的方案。当遇到这种情况的时候，按顺序CLK_OUT1会是最高优先级满足要求的时钟。Wizard会在设置相位、占空比之前提示用户关于频率参数的设置。

关于时钟缓冲和时钟反馈

除了在器件内部配置时钟原语，wizard也可以帮助搭建时钟网络。Wizard同时提供输入和输出时钟的缓冲。如果一个输出时钟需要特殊的缓冲器例如BUFPLL，而这些特殊的缓冲器是wizard不能在设计中生成的，wizard中会有警告信息提示用户。原语中的反馈信号可以被用户控制，也可以让wizard自动连接。如果选择了自动连接，反馈通路通常用于匹配

CLK_OUT1的时序。

关于端口

原语的所有有效端口都可供用户配置，用户可选择显示任何时钟原语的端口，这些需要显示的端口同样会在源代码中体现。

原语覆写

所有的配置参数都可以由用户定义，此外，如果提供的参数不可用，该参数将会由根据期望设置进行计算的参数取代。

小结

Clocking Wizard会生成和产生的时钟网络相关的一系列文件，输入和输出时钟设置在界面中可见，并会生成一个约束文件。此外，时钟网络的抖动参数会由一个资源评估文件提供。最后，wizard将PLL和MMCM的输入设置汇总成一个易于XPE软件使用的表格。

设计环境

下图展示了wizard提供的设计环境，该环境有助于将产生的时钟网络集成到设计中。Wizard 提供了一个可综合并可下载的设计样例用来展示如何使用产生的时钟网络并将之添加到你的器件中。Wizard也提供了一个仿真测试脚本，能够对设计样例进行仿真并能根据输入时钟波形解释输出的时钟波形。

Core架构

输入时钟模块——时钟网络最多允许两个输入时钟，根据选择的类型输入缓冲器到时钟路径上。

原语实例化模块——用户或wizard选择的原语例化到时钟网络中，原语中的参数可以由wizard自动设置，或由用户覆写。未使用的输入端口将被配置到合适的电平值，未使用的输出端口会被添加标签。

反馈模块——如果相位对齐功能未勾选，输出端口的反馈引脚将自动连接到输入端口的反馈

端。如果相位对齐功能已被勾选，自动反馈也被勾选，那么输出端口的反馈引脚会经过一个缓冲器连接到输入端口的反馈端，以匹配CLK_OUT1的路径延迟。如果用户选择自己控制反馈，反馈引脚会被引出，并可由用户配置。

输入/输出信号——所有的端口会被列出，需要至少一个输入端口和至少一个输出端口。一些端口会被用户选择的参数控制。例如，当动态重配置功能被勾选，则只有和动态重配置功能相关的端口会被开放给用户。未显示的端口可能被空置，或在源码中被连接至一个unused 标签上。对于所有的器件和原语来说，不是所有的端口都是可配置的，例如，当频谱扩展被选择时，不可选择动态相移功能。

SENCTION II——VIVADO设计套件Customizing and Generating the Core

本节内容将使用Xilinx工具Vivado进行IP核的定制和生成。

由于本人使用的设计套件并不是VIVADO，该节内容不进行阐述，后续使用VIVADO套件时会更新本节内容。

SECTION III——ISE开发套件

Customizing and Generating the Core

本章将对ISE开发套件中Clocking Wizard IP的图形化界面进行阐述，介绍如何根据需求建立时钟网络。当鼠标移动至界面的相应功能处时，工具会有相应的小贴士来介绍相关功能。

第一页Clocking Features

确定需要的时钟网络性能，定义输入时钟。

选择时钟性能

根据所选择的器件，所有的时钟性能会在列表中列出，用户可以根据需要选择或多或少的时钟性能；然而，有一些性能会消耗额外的资源，有一些性能会增加功耗。此外，某些性能之间是互相排斥的，不可同时选择。

例如，当选择DCM和PLL_BASE时，动态重配置不可选，因为这两者都不支持动态重配置。

时钟性能包括：多数功能在第一章已经阐述，这里不再赘述

●频率综合

●频谱扩展

●相位对齐

●功耗优化

●动态相移

●动态重配置——该功能允许用户在器件配置原语之后进行重新配置。当该选项生效时，

Clocking Wizard只使用整数值M、D和CLKOUT[0:6]_DIVIDE。

●性能平衡

●最小化输出抖动

●最大化输入抖动滤波

时钟管理类型（时钟原语）选择

7系器件的时钟原语包括MMCME2和PLLE2，用户可以配置其中的任何一个。Virtex-6系列器件则能使用包含了所有时钟需求的MMCM原语。因此，时钟原语选择不适用基于Virtex-6系器件的工程。对于SPARTAN-6系器件来说，wizard可以根据用户设定的时钟性能，自动在DCM_SP、DCM_CLKGEN或PLL_BASE这几个原语中选择一个合适的原语来创建工程。用户也可以通过选择“Manual Selection”强制选择自己需要的时钟原语。如果某一原语不支持某些时钟性能，这些性能选项会变成无效状态。

对于SPARTAN-6系器件来说，wizard支持DCM——PLL或PLL——DCM的级联方式。如果用户意图使用这种级联方式，则需要手动选择DCM_SP原语，并选择需要的级联方式。

如果用户选择了DCM——PLL级联方式，Wizard只允许配置一个时钟；如果用户选择了PLL——DCM级联方式，用户可最多配置6个时钟。这两种级联方式中，PLL仅用于减少时钟抖动，不用于做任何频率综合功能。

因此，需要注意器件手册中关于时钟资源的输出能力限制，如果手动选择级联方式，则输出的时钟频率受DCM的频率综合能力限制。

配置输入时钟

Virtex-6和7系FPGA允许一个额外的输入时钟，可以通过界面添加第二时钟。取决于第二时钟的频率，可以生成更为理想的时钟网络，有更少的输出抖动、更低的功耗等等。

输入时钟的抖动峰峰值是供wizard生成时钟网络的参数之一。此外，一个约束文件会在输入时钟抖动参数输入时生成。为了更好的计算时钟参数，最好能准确定义这些参数。例如，对于一个频率在MHz的时钟需求，输入33.333MHz而不是33MHz。

有效的输入频率范围如下：

扩频功能未选用时，10——800MHz；

扩频功能选用时，25——150MHz

用户可以选择输入时钟的Buffer类型，并例化至源代码中。如果输入时钟缓冲器处于外部，则选择“No buffer”。如果选择了相位对齐功能，用户将无法配置非专用时钟引脚，因一个非时钟引脚引入的时钟偏斜无法被原语匹配。

用户可选择以UI或PS为输入时钟抖动单位。

对于SPARTAN-6系器件，ISE工具拟为输入时钟布线采用BUFIO2，BUFIO2不是硬体描述语言的一部分。

配置输出时钟

输出时钟的频率、相移和占空比都可配置，wizard会尝试导出一个准确符合用户要求的时钟。如果无法完全符合用户要求，wizard会给出一个实际的值，在“actual“列中列出。各个参数中，优先满足频率要求，然后依次是相移、占空比。在输出多时钟的网络中，优先级从高到低依次是CLK_OUT1、CLK_OUT2、CLK_OUT3等等。因此，寻找一个符合CLK_OUT1频率要求的解决方案排在最高优先级。当输入发生变化时，输出时钟的值会重新进行计算。

因此，最好将所有的时钟要求从上到下、从左到右依次列出，这样可以精确的知道哪些指标达不到。

如果相位对齐功能勾选，相位移动则参考激活的输入时钟。如果相位对齐功能未勾选，相位移动功能参考时钟CLK_OUT1。

不是所有的原语都支持占空比修改，例如，DCM_SP原语被限制在50%占空比。如果占空

比不可修改，该列会变成灰色不可选。

对于SPARTAN-6系原语DCM_SP，wizard支持以降序输出时钟频率。CLK_OUT1输出被分频时钟，CLK_OUT2输出期望的分频时钟，例如如果针对输入42MHz的时钟频率，想得到一个21MHz和一个10.5MHz的时钟，则将CLK_OUT1配置成21MHz，CLK_OUT2配置成10.5MHz。

用户可以选择例化何种缓冲器来驱动输出时钟，如果外部代码中已经有缓冲器，则可以选择“”No buffer“。可选的缓冲器取决于器件所属系列。对于所有由BUFR驱动的输出，BUFR_DIVIDE属性可以用作硬件描述语言的一个参数。用户可以在例化设计时改变divide 值。

Feedback and I/O

选择显示一些未列出的端口，如果勾选了相位对齐功能，那么反馈选项可以勾选。如果没有勾选相位对齐功能，输出时钟的反馈引脚会直接接到输入反馈引脚。

Primitive Overrides

Xilinx FPGA入门连载1：ISE14.6安装

Xilinx FPGA入门连载1：ISE14.6安装特权同学，版权所有配套例程和更多资料下载链接： https://www.360docs.net/doc/5a7792491.html,/s/1jGjAhEm 1 安装文件拷贝与解压缩到SP6共享网盘（链接https://www.360docs.net/doc/5a7792491.html,/s/1jGjAhEm）下的software文件夹下载ISE14.6的安装包。随意选中前面的某个压缩包，右键单击选择“解压到当前文件夹”。随后大约需要5-10分钟，解压才能完成。解压完成后，出现如下文件夹。

2 虚拟光驱或解压缩安装点击进入文件夹“Xilinx.ISE.Design.Suite.14.6”，如图所示。若用户PC安装了虚拟光驱，则使用虚拟光驱打开“XILINX_ISE_DS_14.6”进行安装。假设用户PC没有安装虚拟光驱，则按照我们下面的步骤操作。右键单击“XILINX_ISE_DS_14.6”，选择“解压到XILINX_ISE_DS_14.6”，如图所示。又是5-10分钟的漫长等待，谁让咱们土得连个虚拟光驱都没有捏！ 3 ISE14.6安装安装前面的步骤解压缩后，如图所示。

在着手开始安装前，建议大家把什么乱起八糟的杀毒软件都关一关，免得后面一大堆郁闷问题。双击上图的最后一个可执行文件“xsetup”，随后便弹出了最基本的ISE安装界面，如图所示。点击右下角的“Next”进入下一步。如图所示分别勾选“I accept …”和“I also accept…”两个选项，再点击右下角的“Next”进入下一步。

如图所示，勾选最下方的“I accept…”选项，然后点击右下角的“Next”进入下一步。入下一步。

Xilinx ISE 使用入门

Xilinx ISE 使用入门 1、ISE的安装现以ISE 5.2i为例介绍Xilinx ISE Series的安装过程。 1）系统配置要求 ISE 5.2i推荐的系统配置与设计时选用的芯片有关。因为在综合与实现过程中运算量非常大，所以对系统配置要求很高。为了提高综合、仿真、实现过程的速度，对于计算机的CPU的主频、主板和硬盘的工作速度，尤其是内存大小配置都有非常高的要求。在ISE 5.2i 支持的所有Xilinx的FPGA/CPLD中，要求最低的Spartan II和XC9500/XL/XV等系列需要的内存和虚拟内存推荐值均达到128MB，而对于Virtex-II XC2V8000来说，需要的内存和虚拟内存推荐值均高达3GB。 2）ISE 5.2i的安装以中文版Windows XP操作系统为例加以说明。（1）启动Windows XP，插入ISE5.2i安装光盘，自动或选择执行Install.exe，安装界面如图4.25所示。图4.25 ISE5.2i安装界面（2）单击此时安装界面上的操作选择“下一步”直到出现图示对话框，输入有效的Registration ID。之后单击“下一步”选择安装路径；再之后点击“下一步”，会弹出图4.26的对话框，可以选择器件模型。

图4.26 器件模型选择对话框（3）点击“下一步”，如图4.27所示，可以选择器件种类。

图4.27 器件种类选择对话框通过以上步骤后，可根据具体情况来选择，继续“下一步”即可完成安装。安装完成后，环境变量应作如下描述：若操作系统是Windows NT/2000/XP，选择开始－>控制面板－>系统－>选项－>系统－>高级－>环境变量，在环境变量中加入：变量名：Xilinx 变量值：C：Xilinx（即安装路径）具体设置如图4.28所示。 3 VHDL设计操作指南首先进入ISE工程管理器（Project Navigator）界面，如图4.30所示。Project Navigator 是ISE所用集成工具的连接纽带，通过使用Project Navigator，设计者可以创建、组织和管理自己的设计。图4.28 环境变量设置操作图 3）安装第三方软件

xilinx ise安装教程

《Xilinx ISE 14.2 安装指南》 1. 写在前面的话到了这个年纪，一个人的路，总是孤独的。型号还有FPGA这一爱好，凭着自己的兴趣，不屈不饶的努力学习，不求有多大的成就，但求能给数字界贡献微薄的一份子。曾经无数的跌倒，曾经无数次的失落，曾经无数次的崩溃，尽管失去总比得到的多，这些都不重要，因为，我一直在努力，像松鼠那么努力！光阴似箭，玩了大约3年的Altera FPGA，把它当做最亲密的伙伴的同时，我竟然开始玩弄Xilinx FPGA了。。。甚是激动。。。也许知己知彼，百战百殆，但对我而言，每一个都将是我学习的对象，也许是我的兴趣，也许是我的使命，这两者必定在我未来扮演重要的角色。尽然开始读研了，一个人的奋斗，没有找到久违的团队感，一度，我感到很孤独！虽然水平不过如此，见识还是那么的肤浅，能力还是不足，但好歹我终于找到了激情的欲望，也许拿到ZedBoard这一刻起，我又能找回方向，填补孤独的心灵了。允许，还是老样子，我将会一步一步记录我Xilinx FPGA的学习过程，包括我的设计，思想，灵感；我会将此与Altera FPGA对照着来触摸，深化，我希望能让更多的人了解Xilinx，而不是仅仅局限于Altera FPGA。此刻开始，从新回归到菜鸟水平，“巧妇难为无米之炊”，万事开头难，在收集了一大包相关Xilinx的资料后，咱就开始安家吧—Xilinx ISE 14.2安装指南。

2. Xilinx ISE 14.2软件下载由于偷懒，省的更换系统后又得下载对应版本的软件，在官网直接下载全功能版本，8.2G，支持Windows & Linux，网址及连接如下所示：

ISE学习教程

1、ISE的安装现以ISE 5.2i为例介绍Xilinx ISE Series的安装过程。 1）系统配置要求 ISE 5.2i推荐的系统配置与设计时选用的芯片有关。因为在综合与实现过程中运算量非常大，所以对系统配置要求很高。为了提高综合、仿真、实现过程的速度，对于计算机的CPU的主频、主板和硬盘的工作速度，尤其是内存大小配置都有非常高的要求。在ISE 5.2i支持的所有Xilinx的FPGA/CPLD中，要求最低的Spartan II和XC9500/XL/XV等系列需要的内存和虚拟内存推荐值均达到128MB，而对于Virtex-II XC2V8000来说，需要的内存和虚拟内存推荐值均高达3GB。 2）ISE 5.2i的安装以中文版Windows XP操作系统为例加以说明。（1）启动Windows XP，插入ISE5.2i安装光盘，自动或选择执行Install.exe，安装界面如图4.25所示。图4.25 ISE5.2i安装界面（2）单击此时安装界面上的操作选择“下一步”直到出现图示对话框，输入有效的Registration ID。之后单击“下一步”选择安装路径；再之后点击“下一步”，会弹出图4.26的对话框，可以选择器件模型。

图4.26 器件模型选择对话框（3）点击“下一步”，如图4.27所示，可以选择器件种类。

ISE安装步骤

从网上下载测试版软件华中科技大学ftp：211.69.207.25下载 ModelSim.SE.v6.0 仿真工具 Xilinx.ISE.v6.3i.Incl.Keymaker- foundation安装软件 Xilinx.ISE.v6.3i.VIRTEX.VIRTEXE.Addon- foundation库文件1 Xilinx.ISE.v6.3i.VIRTEX.VIRTEXE.Addon.Addon- foundation库文件2 SYNPLICITY_SYNPLIFY_PRO_V7.7 foundation器件综合软件一、ModelSim.SE.v6.0的安装双击图标进行安装,然后双击keygenerate产生文件license.dat文件。将其拷贝到modelsim安装的文件夹下。单击我的电脑，在右键中修改环境变量。加入环境变量LM_LICENSE_FILE，变量值为C:/Modeltech_6.0/license.dat 则modelsim安装成功.还需在modelsim安装的文件夹下拷贝已经编译好的一些库文件，为其后面的处理作好准备，三个库文件为XilinxCoreLib_ver、unisims_ver、simprims_ver。进入ModelSIM安装文件夹，找到一个名为ModelSIM.ini的文件，将其属性由只度改为存档，在[Library]段的最后加上simprims_ver = $MODEL_TECH/../simprims_ver XilinxCoreLib_ver= $MODEL_TECH/../XilinxCoreLib_ver unisims_ver= $MODEL_TECH/../unisims_ver 目的是让ModelSIM运行时可以自动加载编译好的库文件。二、Xilinx.ISE.v6.3i.Incl.Keymaker的安装双击其安装软件进行安装，光盘里有两张光盘，和一个ID产生器，安装两个光盘时，要使用同一个ID。将Xilinx.ISE.v6.3i.VIRTEX.VIRTEXE.AddXilinx .ISE .v6.3i.VIRTEX.VIRTEXE.Addon.Add 分别解压缩，将解压缩得到的文件夹拷贝到Xilinx安装的目录下（第二个文件只需拷贝最後一个文件） ISE6.2的安装，大体一致，记得有选择set/update时全选，不然有些功能无法适用，至于升级，打开edit后，在perference中去掉就可以了。如果你装了防火墙，如天网、瑞星，第一次启动时，要一直允许ise访问网络，不然会抱错的。经试验，最好安装在winXP系统下。三、SYNPLICITY_SYNPLIFY_PRO_V7.7的安装将其完全解压后进行安装，其中的license要选择使用本机的license，然后用解压后的 license.txt覆盖SYNPLICITY目录下的license，用解压后的覆盖 Synplicity\Synplify_77\bin\mbin目录下的同名文件。发现环境变量改变为SYNPLICITY_LICENSE_FILE，变量值为C:\Synplicity\license.txt。软件整体安装成功！

Xilinx ISE 使用入门手册

Xilinx ISE使用入门手册1 发布日期：2009-3-613:06:10文章来源：搜电浏览次数：2940 1、ISE的安装现以ISE5.2i为例介绍Xilinx ISE Series的安装过程。 1）系统配置要求 ISE5.2i推荐的系统配置与设计时选用的芯片有关。因为在综合与实现过程中运算量非常大，所以对系统配置要求很高。为了提高综合、仿真、实现过程的速度，对于计算机的CPU的主频、主板和硬盘的工作速度，尤其是内存大小配置都有非常高的要求。在ISE5.2i 支持的所有Xilinx的FPGA/CPLD中，要求最低的Spartan II和XC9500/XL/XV等系列需要的内存和虚拟内存推荐值均达到128MB，而对于Virtex-II XC2V8000来说，需要的内存和虚拟内存推荐值均高达3GB。 2）ISE5.2i的安装以中文版Windows XP操作系统为例加以说明。（1）启动Windows XP，插入ISE5.2i安装光盘，自动或选择执行Install.exe，安装界面如图4.25所示。图4.25ISE5.2i安装界面

（2）单击此时安装界面上的操作选择“下一步”直到出现图示对话框，输入有效的Registration ID。之后单击“下一步”选择安装路径；再之后点击“下一步”，会弹出图4.26的对话框，可以选择器件模型。图4.26器件模型选择对话框（3）点击“下一步”，如图4.27所示，可以选择器件种类。

Spartan-14.7平台与ISE软件的入门

Spartan-3平台与ISE软件的入门一、快速浏览Spartan-3E Starter Kit的用户指南，便于以后进行内容查找。中文用户指南：Spartan-3E Starter Kit Board User Guide.mht 英文用户指南：Spartan-3E Starter Kit Board User Guide.pdf 二、ISE软件安装。根据资料自学完成安装（在个人电脑上），ISE推荐版本：14.7。注意需要破解（即提供license）。三、ISE软件的初次使用。在Spartan-3E开发板上，使用ISE软件，完成一个最基本工程的建立、编程、仿真、下载实现。 3.1 1）运行ISE Design Suite软件，界面如下

File New Project a)设置顶层文件类型Top-level source type为Schematic（原理图）

b)选择工程的保存位置Location和工作目录Working Directory 为fpgaxunlian c)为工程取名，如：xunlian1 点击Next 进行下述设置

根据观察我们使用的Spartan 3E开发板上的FPGA芯片上的字，可知目标FPGA芯片的属性如下芯片系列（Family）：Spartan3E 芯片型号（Device）：XC3S500E 芯片封装（Package）：FG320 速度等级（Speed）：-4（注：XILINX的FPGA，值越大，速度等级越高）综合工具（Systhesis Tool）选择ISE自带的XST 仿真工具（Simulator）选择ISE自带的Isim 编程语言（Preferred Language）选择Verilog 然后，点击Next

产品包装系统设计流程

产品包装系统设计流程指导一、项目概述 1.确定包装项目名称：***产品***设计包装（创新设计、改进设计、适应设计） 2.确定项目目标及要求（1）项目目标。确定为***产品设计全新（还是改进）包装，实现何种目标，即说明为何采用这种包装。（2）项目要求。通过这次设计要满足何种要求。 3.编写计划书（1）项目基本概况（2）项目成员及分工情况（3）总体进度安排二、包装创意设计 1.确定项目类别确定设计是完全创新设计、改进设计、还是适应设计。 2.设计定位确定该设计是侧重装潢设计，还是结构设计。 3.设计创意确定产品包装结构创意：木箱、纸箱（盒）、内衬（隔板）、托盘等的结构；确定产品包装装潢创意：颜色、图案、文字等。以上每类设计创意1个，以共同组人员进行讨论。 4.可行性评价项目组成员根据项目情况，由成员对设计创意进行评价打分；对创意重新审定和修改。三、包装设计 1.储运包装设计（1）储运环境调研。确定采用何种运输方式、储运环境的湿度、温度、跨域、等效跌落高度等。（2）产品特性分析。结构特点、尺寸、材质、重量、运输要求等。（3）缓冲防护包装设计。防冲击、防振动包装设计；这部分的设计包括两部分：①集合储运包装设计。瓦楞纸箱箱内装入若干个产品的集合储运包装设计，主要设计瓦楞纸箱、隔板及其他辅助物的结构，提出1种方案。②单件储运包装设计。为单个产品设计储运包装，主要设计缓冲防振包装结构，提出1种方案。（4）包装规格设计。包装的尺寸、规格等是否符合国家标准尺寸。

2.销售包装设计平面装潢设计（外包装箱上的图案、文字、颜色以及运输包装标志等）。四、产品包装样品制作 1.制作包装样品单件储运包装和集合储运包装均需要利用打样机打样出产品包装样品（展开图），并折叠成型； 2.修正包装结构根据样品成型存在的问题，对包装结构（单件储运包装）进行修改，并重新制作样品。五、包装测试（单件储运包装） 1.振动测试制作好的包装样品装入产品后，进行振动测试（定频、扫频、随机振动测试）；观察包装内产品及包装的变化。 2.抗压测试测试包装抗压性能，观察包装破坏时产生的变形量和力值。 3.跌落测试测试包装抗冲击性能，观察包装跌落时包装箱级产品产生的变形部位及变形量。 4.测试结果分析根据测试结果分析包装存在问题，提出解决方案，重新修订包装结构。六、成本核算分别进行：单件储运包装和集合储运包装的成本核算。要求：包装成本的计算（包括包装材料费、操作工人和技术工人的工资、设备的折旧费和修理费、模具费用、设备动力费用等）、包装箱损失率及摊薄费的计算、装柜率（即：选用的标准集装箱可容纳产品的容积率）的计算，找到包装系统平衡点，并进行对比分析。七、最终方案发布及成果提交 1.方案发布采用答辩的形式，制作PPT发布最终设计方案，介绍设计过程，每人分部分讲解。答辩时间：每组30分钟，其中陈述20分钟，老师提问10分钟。 2.提交材料（1）设计说明书纸质一份上交，电子版说明书发至以下2个邮箱：jruicai@https://www.360docs.net/doc/5a7792491.html,、lxg676@https://www.360docs.net/doc/5a7792491.html,，文件名称格式为：学号-姓名-（*）组。（2）设计图纸

基于Xilinx-ISE-12.4的FPGA使用例子

基于ISE 12.4的FPGA设计基本流程关键字：FPGA XILINX ISE 12.4ISE设计流程时序仿真信息化调查找茬投稿收藏评论好文推荐打印社区分享 ISE是使用XILINX的FPGA的必备的设计工具，它可以完成FPGA开发的全部流程，包括设计输入、仿真、综合、布局布线、生成BIT文件、配置以及在线调试等，功能非常强大。本文主要通过一个最简单的“点亮LED灯”实例介绍了基于ISE 12.4软件的FPGA设计流程，包括设计输入、仿真、约束、下载等。 0 前言一套完整的FPGA设计流程包括电路设计输入、功能仿真、设计综合、综合后仿真、设计实现、添加约束、布线后仿真和下载、调试等主要步骤。图1 FPGA设计流程目前赛灵思公司FPGA设计软件的最新版本是ISE 13，由于笔者暂未用到该版本，本文中以ISE 12.4为例。 ISE 9以后的版本的安装文件都是集成到了一个包当中，安装起来很方便。软件包里面包含四个大的工具，ISE Design Tools、嵌入式设计工具EDK、PlanAhead、Xtreme DSP设计工具System Generator。ISE设计工具中包含ISE Project Navigator、ChipScope Pro 和以下工具：图2 ISE软件包中部分工具做一般的FPGA逻辑设计时只需要用到ISE设计工具，下面通过一个最简单的“点亮LED 灯”实例，具体讲解ISE设计工具的使用，并介绍基于ISE的FPGA设计基本流程。 1 创建工程（1）在桌面快捷方式或开始→所有程序→Xilinx ISE Design Suite 12.4→ISE Design Tools中打开ISE Project Navigator。（2）单击File→New Project...出现下图所示对话框。

ISE12.4教程

0 前言一套完整的FPGA设计流程包括电路设计输入、功能仿真、设计综合、综合后仿真、设计实现、添加约束、布线后仿真和下载、调试等主要步骤。图1 FPGA设计流程目前赛灵思公司FPGA设计软件的最新版本是ISE 13，由于笔者暂未用到该版本，本文中以ISE 12.4为例。 ISE 9以后的版本的安装文件都是集成到了一个包当中，安装起来很方便。软件包里面包含四个大的工具，ISE Design Tools、嵌入式设计工具EDK、PlanAhead、Xtreme DSP设计工具System Generator。ISE设计工具中包含ISE Project Navigator、ChipScope Pro 和以下工具：图2 ISE软件包中部分工具做一般的FPGA逻辑设计时只需要用到ISE设计工具，下面通过一个最简单的“点亮LED 灯”实例，具体讲解ISE设计工具的使用，并介绍基于ISE的FPGA设计基本流程。 1 创建工程（1）在桌面快捷方式或开始→所有程序→Xilinx ISE Design Suite 12.4→ISE Design Tools中打开ISE Project Navigator。（2）单击File→New Project...出现下图所示对话框。

图3 新建工程对话框在该界面输入工程名、选择工程存放路径、选择顶层模块类型，其中顶层模块类型有硬件描述语言（HDL）、原理图（Schematic）、SynplifyPro默认生成的网表文件（EDIF）、Xilinx IP Core和XST生成的网表文件（NGC/NGO）这四种选项，这里我们使用Verilog模块作为顶层输入，所以选HDL。（3）单击Next >进入下一步，弹出下图所示对话框。

ISE教程

光盘放进DVD光驱，等待其自动运行（如果没有自动运行，直接执行光盘目录下的Setup.exe文件程序即可），会弹出图4-1所示的欢迎界面，点击“Next”进入下一页。图4-1 ISE安装过程的欢迎界面 2．接着进入注册码获取、输入对话框，如图4-2所示。注册码可以通过网站、邮件和传真方式申请注册码。如果已有注册码，输入后单击“Next”按键后继续。

图4-2 ISE9.1安装程序的注册码输入界面购买了正版软件后，最常用的方法就是通过网站注册获取安装所需的注册码。首先在Xilinx的官方主页 https://www.360docs.net/doc/5a7792491.html,上建立自己的帐号，然后点击图4-1中的“Website”按键，登陆帐号，输入CD盒上的产品序列号（序号的格式为：3个字符+9个数字），会自动生成16位的注册码，直接记录下来即可，同时Xilinx网站会将注册码的详细信息发送到帐号所对应的邮箱中。 3．下一个对话框是Xilinx软件的授权声明对话框，选中“I accept the terms of this software license”，单击“Next”后进入安装路径选择界面，如图4-3所示。单击“Browse”按键后选择自定义安装路径，单击“Next”按键继续图4-3 ISE软件安装路径选择对话框 4．接下来的几个对话框分别是选择安装组件选择，如图4-4所示，用户需要选择自己使用的芯片所对应的模块，这样才能在开发中使用这些模块。在计算机硬盘资源不紧张的情况下，通常选择“Select All”。

图4-4 ISE安装组件选择界面评论[支持者: 0 人，反对者: 0 人，中立者: 0 人] 查看评论信息 2008-11-26 20:53:00 第3楼小大个性首页| QQ 5．随后进入设置环境变量页面，保持默认即可。如果环境变量设置错误，则安装后不能正常启动ISE。选择默认选项，安装完成后的环境变量，其值为安装路径。最后进入安装确认对话框，单击Install按钮，即可按照用户的设置自动安装ISE，如图4-5所示

产品包装设计的一般流程

产品包装设计的一般流程产品的包装可以第一时间决定该产品是否赢得消费者的青睐所以一个成功的产品包装必定会影响到产品的生存。设计是基于某种构思对形状、装饰、色彩三者加以适当的处理为引起人们的美感及注意而进行的有意识的创造与运筹的表现。包装设计的概念和含义随着研究和服务对象的不同而有所不同广义地说产品的包装设计是针对包装三大功能——保护产品、方便使用、促进销售而进行的设计活动。设计工作应包括产品的防护设计如缓冲包装设计、防潮等功能性包装设计、结构与工艺设计如集合包装、组合包装设计等和包装产品的造型装潢设计。从狭义上来说包装设计仅包括包装结构、造型和装潢设计三个主要内容但三者之间不是简单的堆砌和相加而是相互联系、相互作用的有机组合。近年来包装行业广泛认同的包装设计是面向产品的整体包装解决方案一般包括被包装物的特性和包装要求分析、产品流通环境的分析、包装设计的定位、包装材料与包装形式的确定产品的包装装潢、包装促销、包装样品制作与评价以及产品包装工艺与设备的确定等。由此可见产品包装整体解决方案实质上包括了广义包装设计的内涵同时还涉及其他领域的内容。彩箱彩盒设计原则商品包装主要分为运输包装和销售包装两大类。销售包装是与消费者直接见面和使用的包装。除使用性能外还应有很强的艺术性它的造型和结构设计要符合“科学、美观、适销”的要求。在设计时既要考虑结构上的科学合理问题更要考虑到造型、装潢上的美观。优秀的包装造型、结构设计不仅能容纳和保护商品美化商品促进商品的销售而且还应该便于携带、使用、展销和便于运输。设计时首先应满足其整体设计要求其次应兼顾结构设计、造型设计和装潢设计的关系即结构设计要根据被包装产品的特性、环境因素和用户要求等。合理地设计纸盒的盒盖、盒底、黏合襟片、防尘襟片等组件。既要满足整体设计的原则还应与造型和装潢设计的要求相协调造型与装潢设计应从美学角度出发强调包装的显示陈列性。除此之外尺寸和强度设计也是纸箱纸盒设计中的一个重要环节它不仅影响到产品的外观质量而且还关系到生产及流通成本。结构设计造型和结构设计是商品包装的一个重要组成部分。包装结构设计是从包装和生产实际条件出发依据科学原理对包装的外形构造及内部附件进行的设计。设计时必须保证结构有足够的强度、硬度及抵抗其他环境的能力要从两点进行考虑一是保护产品的首要功能二是满足现代包装的重要特征如运输、加工特性等。合格的纸箱产品从正确的结构设计开始。设计人员不仅要真正地理解客户的意图还要熟悉后道加工工艺只有这样才能把客户的意图转化为合格的产品并能保证产品的后序加工顺利进行。设计人员在设计开始前要了解内装物的性质、形状、尺寸、重量内装物的排列方式、运输方式、堆码方式仓储环境、运输路线和时间以及纸箱箱型和制作材料等信息。当确定了各种信息之后还要了解所要求设计的纸箱侧重于运输型纸箱还是销售型纸箱。销售型纸箱属于商业包装范畴侧重于纸箱的外观形象并且在设计时需要考虑印刷工艺方面的要求。运输型纸箱则属于工业包装范畴更多地需要考虑纸箱的抗压、防震等要求要在保证不影响其强度的前提下设计开口、模切的位置。因其重复使用较多还需要考虑到装箱的效率以及工厂的生产效率。当确定出要求设计的纸箱箱型时就可以开始进行设计工作了设计的时候必须注意以下几个问题。强度问题楞型的设计是强度设计的首要内容纸板有单瓦楞和多层瓦楞之分每层又有a、b、c几种楞型可以选择先根据设计前的了解进行安排。出口的纸箱在设计箱型时要考虑到运输途中的天气及运输条件。作为大件商品包装瓦楞纸箱在

赛灵思ISE设计流程介绍

The ISE? design flow is shown in the following figure and described in the following sections. Note The following sections provide links to additional Help topics. In the Help Viewer, click the Synchronize TOC button to view all related Help topics. Design Creation During design creation, you create an ISE project and then, create or add source files to that project. ISE projects can contain many types of source files and design modules, including HDL, EDIF/NGC netlist, schematic, intellectual property (IP), embedded processor, and Digital Signal Processing (DSP) modules. For more information, see the following topics: Understanding the ISE Project File Design Entry Overview Working with Source Control Systems Synthesis During synthesis, the synthesis engine compiles the design to transform HDL sources into an architecture-specific design netlist. The ISE software supports the use of Xilinx Synthesis Technology (XST), which is delivered with the ISE software, as well as third party synthesis tools, including Synplify, Synplify Pro, and Precision software. For more information, see the following topics: XST Synthesis Overview Using Synplify or Synplify Pro Software for Synthesis Using Precision Software for Synthesis

Xilinx_FPGA下载烧写教程

Step1 学习下载配置Xilinx 之FPGA 配合Mars-EDA 的Spartan2 核心板，用图文方式向大家详细讲述如何下载配置Xilinx 的FPGA。 FPGA 下载模式说明 S1 为 FPGA 下载模式选择跳线，M0,M1,M2 默认状态为通过 4.7K 电阻上拉到 3.3V，当用跳线帽短接 S1 的PIN3 和PIN6 将置 M0 为0，同理，短接 PIN2 和PIN5,PIN3 和PIN4 将置 M1,M2 为0。M0,M1,M2 的电平和 FPGA 下载之间的关系参见下图：（Boundary-scan mode）是调试最常用的 JTAG 模式。当采用板载 PROM 时，采用的跳线模式是 Master Serial Mode –短路 PIN1 和PIN6,PIN2 和PIN5 J2 为Slave Serial Mode 的接口。下载模式跳线 S1 短接PIN1 和PIN6,PIN2 和PIN5 即可。 J3 为 JTAG Mode 的接口。下载模式跳线短接 PIN1 和 PIN6 即可。

S2 跳线说明 1.通过 JTAG 方式烧录 FPGA：短接 PIN1 和PIN3。 2.通过 JTAG 方式烧录 PROM：短接 PIN3 和PIN5,PIN2 和PIN4. 3.通过菊花链下载 FPGA 和烧录 PROM：短接 PIN3 和PIN5,PIN4 和PIN6. 下面我们利用 Spartan2 核心板介绍一下通过 JTAG 菊花链方式下载 FPGA 和烧录 PROM. 硬件跳线选择： 1.跳线 S1: 此时要求 M0 M1 M2 = 100, 设置 FPGA 的下载方式为 Boundary-scan mode, 此时将 M1 和M2 的跳线安上。跳线 S2 : 通过菊花链下载 FPGA 和烧录 PROM：短接 PIN3 和 PIN5,PIN4 和 PIN6. 2.将 Xilinx 下载线和核心板上 JTAG mode 接口 J3 相连，连接到计算机并口。核心板上电。

Xilinx ISE 使用入门手册

Xilinx ISE 使用入门手册发布日期：2009-3-6 13:06:10文章来源：搜电浏览次数：6414 1、ISE的安装现以ISE 5.2i为例介绍Xilinx ISE Series的安装过程。 1）系统配置要求 ISE 5.2i推荐的系统配置与设计时选用的芯片有关。因为在综合与实现过程中运算量非常大，所以对系统配置要求很高。为了提高综合、仿真、实现过程的速度，对于计算机的CPU的主频、主板和硬盘的工作速度，尤其是内存大小配置都有非常高的要求。在ISE 5.2i支持的所有Xilinx的FPGA/CPLD中，要求最低的Spartan II和XC9500/XL/XV 等系列需要的内存和虚拟内存推荐值均达到128MB，而对于Virtex-II XC2V8000来说，需要的内存和虚拟内存推荐值均高达3GB。 2）ISE 5.2i的安装以中文版Windows XP操作系统为例加以说明。（1）启动Windows XP，插入ISE5.2i安装光盘，自动或选择执行Install.exe，安装界面如图4.25所示。图4.25 ISE5.2i安装界面（2）单击此时安装界面上的操作选择“下一步”直到出现图示对话框，输入有效的Registration ID。之后单击“下一步”

选择安装路径；再之后点击“下一步”，会弹出图4.26的对话框，可以选择器件模型。图4.26 器件模型选择对话框（3）点击“下一步”，如图4.27所示，可以选择器件种类。

xilinx ISE时序约束笔记-中文

时序约束的两个步骤： 1.路径终点生产groups（顾名思义就是进行分组） 2.指点不同groups之间的时序要求全局约束使用默认的路径终点groups——即所有的触发器、I/O pads等ISE时序约束笔记2——Global Timing Constraints 问题思考单一的全局约束可以覆盖多延时路径如果箭头是待约束路径，那么什么是路径终点呢？所有的寄存器是否有一些共同点呢？问题解答什么是路径终点呢？ ——FLOP1,FLOP2,FLOP3,FLOP4,FLOP5。所有的寄存器是否有一些共同点呢？ ——它们共享一个时钟信号，约束这个网络的时序可以同时覆盖约束这些相关寄存器间的延时路径。周期约束周期约束覆盖由参考网络钟控的的同步单元之间的路径延时。

周期约束不覆盖的路径有：input pads到output pads之间的路径（纯组合逻辑路径），input pads到同步单元之间的路径，同步单元到output pads之间的路径。周期约束特性周期约束使用最准确的时序信息，使其能够自动的计算： 1.源寄存器和目的寄存器之间的时钟偏斜（Clock Skew） 2.负沿钟控的同步单元 3.不等同占空比的时钟 4.时钟的输入抖动（jitter）假设： 1.CLK信号占空比为50% 2.周期约束为10ns 3.由于FF2将在CLK的下降沿触发，两个触发器之间的路径实际上将被约束为10ns的50%即5ns

时钟输入抖动（Clock Input Jitter）时钟输入抖动是源时钟的不确定性（clock uncertainty）之一时钟的不确定时间必须从以下路径扣除： ——周期约束建立时间路径 ——OFFSET IN约束的建立时间路径时钟的不确定时间必须添加到以下路径中： ——周期约束保持时间路径 ——OFFSET IN约束保持时间路径 ——OFFSET OUT约束路径 Pad-to-Pad约束 ——不包含任何同步单元的纯组合逻辑电路 ——纯组合逻辑延时路径开始并结束于I/O pads，所以通常会被我们遗漏而未约束 ISE时序约束笔记3——Global Timing Constraints 问题思考哪些路径是由CLK1进行周期约束？哪些路径是由pad-to-pad进行约束？

关于Xilinx ISE简单使用方法介绍

关于Xilinx ISE(14.2)简单使用方法介绍安装ISE软件基本上是一路点击鼠标就是，但必须安装注册表文件，可在网上查找，可能是一个生成注册表文件或注册表文件（license）。功能仿真是在设计输入后进行；时序仿真是在逻辑综合后或布局布线后进行。（系统差不多占20GB硬盘） 1.创建工程文件（New Projiect） File New Projiect 。如输入文件名：Two2One。设置一些参数，如下图所示：（注意：使用的是BASYS2板）在上图点击Next键，弹出如下窗口，设置一些参数，如下图所示：（注意：使用的是BASYS2板）

2.创建资源文件（New Source） Project→New Source。如输入文件名：One2Two。选择模型，如Verilog Module，输入HDL语言; 或输入原理图。或Project→Add Source,，增加已存在的资源文件（*.v）。实例：二选一电路。点击Next键，弹出如下窗口，

弹出参数信息窗口：

参数表：

之后保存文件。文本： module Two2One( input [7:0] x_in, input flag, output [7:0] y_out, ); assign y_out = flag ? x_in : 8'b00000000; endmodule 3.程序语法检查如下图所示：或者：

4.创建测试文件（功能仿真数据的建立） Project New Source。如输入文件名：Two2One_tf(*.v)。选择，如Verilog Test Fxiture，建立用于测试以上资源文件（电路）用的数据文件。建立不同时间段的输入数据，用于产生相应时段的输出波形。

fpGa_CPLD设计工具xilinxISE使用详解

1.第一章：FPGA/CPLD简介 ●FPGA一般是基于SRAM工艺的，其基于可编程逻辑单元通常是由查找表（LUT， look up table）和寄存器（register）组成。其中内部的查找表通常是4输入的，查找表一般完成纯组合逻辑功能； ●Xilinx可编程逻辑单元叫做slice，它由上下两部分组成，每部分都由一个register 加上一个LUT组成，被称为LC（logic cell，逻辑单元），两个LC之间有一些共用逻辑，可以完成LC之间的配合工作与级连； ●Altera可编程逻辑单元叫做LE（Logic Element，逻辑单元），由一个register加上一个LUT构成；Lattice的底层逻辑单元叫做PFU（programmable Function unit，可编程功能单元），它由8个LUT和9个register组成。 ●Ram和dpram/spram/伪双口RAM，CAM（content addressable memory）。Fpga中其实没有专业的rom硬件资源，实现ROM是对RAM赋初置，并且保存此初值 ●CAM，即内容地址储存器，在其每个存储单元都包含了一个内嵌的比较逻辑，写入cam的数据会和其内部存储的每一个数据进行比较，并返回与端口数据相同的所以内部数据的地址。总结：RAM是一种根据地址读/写数据的存储单元；而CAM 和RAM恰恰相反，它返回的是与端口数据相匹配的内部地址。使用很广，比如路由器中的地址交换表等等 ●Xilinx块ram大小是4kbit和18kbit两种结构。Lattice块ram是9kbit ●分布式ram适合用于多块小容量的ram的设计； ●Dll（delay-locked loop）延迟锁定回环或者pll（phase locked loop）锁相环，可以用以完成时钟的高精度，地抖动的倍频/分频/占空比调整/移相等功能。Xilinx主要集成的是DLL，叫做CLKDLL，在高端的FPGA中，CLKDLL的增强型模块为DCM （digital clock manager，数字时钟管理模块）。生成的方式有两种：1.在HDL代码和原理图中直接实例化。2.在IP核生成器中配置相关参数，自动生成IP。 ●Cpu和dsp处理模块的硬件主要由一些加/乘/快速进位链，pipelining和mux等结构组成的，加上用逻辑资源和块ram实现的软核部分组成强大的软件计算中心。比较适合实现FIR滤波器/编码解码器和FFT等运算。 ●Fpga的开发流程：1.电路设计与输入，自顶而下设计，利于模块的划分与复用，可移植性好，通用性好，设计部因为芯片的工艺和结构的改变而改变，更利于向ASIC 的移植。这通常使用verilog语言来设计。2.功能仿真：电路设计完成后，要用专应的仿真工具对设计进行功能仿真，验证电路是否符合设计的要求。也叫前仿真，优点：能及时发现设计中的错误，加快设计进度，提高设计的可靠性。3.综合优化：（synthesize）是指将hdl语言，原理图等设计输入翻译成由与/或/非门/ram/触发器等基本逻辑单元组成的逻辑连接（网表），并根据目标与要求（约束条件）优化所生成的逻辑连接，输出edf和edn等文件。4.综合后仿真：仿真时，把综合生成的延时文件反标到综合仿真模型中去。5：实现:使用FPGA/CPLD厂商提供的工具软件，根据所选芯片型号，将综合输出的逻辑网表适配到具体的FPGA/CPLD器件上，这个过程叫做实现（implementation）过程。其中xinlinx的实现过程分为翻译（translate）/映射（map）和布局布线（place and route）的三个步骤。因为只有器件开发商最了解器件内部的结构，所以实现步骤必须选用器件开发商提供的工具。 6.时序仿真与验证：布局布线后首先应该做时序仿真，静态时序分析STA（static timing analyzer）7.调试与加载配置iMPACT与BitGen集成起来。 ●增量式综合和增量式布局布线（Incremental design）流程：增量是综合是在综合过程仅对修改过的模块进行重新编译，保持为改变设计的原有综合结果。增量是布局

xilinx平台DDR3设计教程之仿真篇_中文版教程

想做个DDR设计不？想还是不想？你要知道FPGA这种东西，片内存储资源终究有限，实在谈不上海量存储。万一哪天你想要海量存储数据了咋办？你是不是得用DRAM条子啊？什么？你还想用SRAM？今年已经2013年了童鞋~ 关于DRAM，或许是SDRAM，或许是DDR1（再次提醒你，2013年了已经），或许是DDR2或者DDR3。这些条子都有一套控制协议，这套协议对不同的条子大同小异，但是里面又有各种细节的区别，这些你都搞懂了吗？没搞懂？其实，你不需要搞懂。现在的EDA设计不需要你从基础知识开始研究。这个时代，你要生存要发展，最佳的办法是站在巨人的肩膀上，而不是亲自长成个巨人。 DDR设计太常用了，只要你在搞FPGA，自然有人给你搞定一套IP，免费的给你用。你不会还想自己从底层写起吧？多花些时间在没有免费IP用的协议合算法上吧。

现在进入正题：我刚刚讲的免费IP，在哪里？怎么用的？（小白问题，IP是什么，IP地址吗？）这里的IP就是Intelligence Property 说白了就是xilinx里的core gen （对应于altera里面的mega wizard）这个文档就举一个例子来讲，选哪家呢? 本人是xilinx和altera都来一个？条子选啥？SDR?DDR1? 各种条子全都写一套？（你以为写这个文档容易吗，是不是要连chipscope怎么用也一起出个文档啊？全部都写一套可以，先往我账户上打五千块钱，然后我再考虑考虑。记住这个世界上没有白吃的午餐，你要看白痴都能看会的DDR教程，你就得听我在这里唠叨）本教程选择一个例子来讲，那就是xilinx平台下用DDR3（常见的笔记本内存条）接下来是你玩转这个教程所必须要准备的工具： xilinx ISE 14.1或者更高版本（不好意思，比14.1还低的版本我没试过。vivado当然也可以，不过我是用的ISE）modelsim SE 6.6a或者更高版本（更低版本我负责的告诉你不可以，因为无法正常生成编译库，所以，6.5版本或者更低的你干脆就别装了）