Systemviem仿真数字锁相环试验说明一试验要求： 1 用systemview

Systemviem 仿真数字锁相环试验说明

一. 试验要求：

1. 用systemview 设计并仿真一个完整的数字锁相环电路。

2. 试验条件设定

信号速率 10Hz

系统采样时钟设定：100Hz 2. 要求：

捕捉时间（即达到锁定状态所需时间）< 1s 同步之后的抖动每秒钟小于1次频率的捕捉范围在正负0.5Hz 相位的捕捉范围不小于2/π±

同步后的相位偏差小于5/π±，即1/10周期的最大偏差范围 3. 实验报告要求

写出设计思路和电路图，给出简短说明（即证明为什么你所设计的锁相环可以进行捕获和跟踪）。

对试验结果进行分析，成功和不成功的因素，为什么。

希望写出对本次试验的意见和改进建议。或者有好的试验或电路的设计思路，都可以写在实验报告中，作为我们今后工作的参考。对于作者将考虑适当的加分。谢谢大家。

二. 试验注意事项

1. 在实验之前先进行逻辑的设计，仿真只是一种验证设计正确与否的手段，重点还在于人的因素—设计。

2. 试验前注意将试验中可能用到的基本元件做出规划，参考下面的说明加以熟悉。

3. 试验后将试验结果保存并且完成试验报告

4. 尽量独立完成仿真试验。

三. 试验中用到的systemview 元件的简要参考

以下是一些在实验中可能用到的元件的简要说明，方便大家查找和使用。 1. 信号发生元件库

以下元件位于source 库中

脉冲串：可以用来产生周期性方波

伪随机序列发生器可以产生随机码，用来进解码的时候清除的判定是否正确解码，或是在扩频通信的仿真中用来产生PN码。

2. 算子库

该元件库中有最多的常用器件，如：各种滤波器，积分器，微分器，增益放大器，各种逻辑控制。采样控制器。FFT变换等等。我们一般的仿真所需的大部分功能器件在其中都可以找到。

采样器：该器件的作用是完成模拟信号到数字信号的变换中的采样部分的功能。可以方便的设定采样率和输出形式。

逻辑异或：是这次试验鉴相器部分必须的基本器件，功能与一般的数字逻辑设计中的逻辑异或器件没有区别

积分器：在通讯仿真库和算子库中都有积分器。但是其功能不同，可以根据需要进行选择。在算子库中的积分器没有定时清除的功能，因此推荐使用通讯库中的积分清除器件（下面有说明）。

数字延迟：是数字滤波器中的必用器件，功能与信号与系统的数字延迟完全相同。

增益：在数字锁相环的设计中，同样有鉴相器的增益和环路增益的概念，怎样实现控制信号的放大呢？就是靠这个元件了。原则上它在模拟和数字情况下都可以使用。

延迟：怎样调整信号的相位呢？在本实验中可以通过调整NCO的相位参数来控制两个需要比较信号的起始相差。更常用的方法是使用这个延迟器件通过延迟来实现两个信号的相差。

取负数：在数字运算中，需要负数相乘或者需要减法的地方都可以用它来实现。注意：在逻辑运算的“取反”中有单独的取反元件，不应用它实现。

3. 通信元件库

在本试验中，通讯库中的NCO是必用的，它的作用相当于模拟锁相环中的VCO。NCO的控制端有频率控制和相位控制两种，由于直接将控制信号输入相位控制端会产生较大的变化，而通过频率调整则会平滑的多，因此推荐使用频率输入作为控制。

积分清除滤波器：和上面提到的积分器件有什么不同呢？他的最大好处就在于多了一个可以控制时间的清除过程。这样对所需时间内的信号能量进行估计很有用，在我们的实验中，相位差到控制数值的变换基本上是通过这个器件来完成的。

4. 信号接受器库

在完成设计之后，需要验证设计的正确性，需要看到仿真的结果，都用这个库中的元件来完成。主要可能用到的有以下两种

分析：这个元件所接收的结果要在分析窗中才能显现出来。

实时观察：可以在systemview运行时就观察到结果，但是以前的结果不能保存。所以一般在较简单信号的观察上使用。

全数字锁相环原理及应用

全数字锁相环原理及应用 2011年11月18日摘要：锁相环是一种相位负反馈系统，它能够有效跟踪输入信号的相位。随着数字集成电路的发展，全数字锁相环也得到了飞速的发展。由于锁相精度和锁定时间这组矛盾的存在使得传统的全数字锁相环很难在保证锁定时间的情况下保证锁定精度。鉴于此，本文对一些新结构的全数字锁相环展开研究，并用VHDL语言编程，利用FPGA仿真。为解决软件无线电应用扩展到射频，即射频模块软件可配置的问题和CMOS工艺中由于电压裕度低、数字开关噪声大等因素,将射频和数字电路集成在一个系统中设计难度大的问题，本文尝试提出数字射频的新思路。全数字锁相环是数字射频中最重要的模块之一，它不仅是发射机实现软件可配置通用调制器的基础，还是为接收机提供宽调频范围本振信号的基础。本文针对数字射频中的数字锁相环的系统特性以及其各重要模块进行了研究。关键词：全数字锁相环；锁定时间；锁定精度；PID控制；自动变模控制；数控振荡器；时间数字转换器；数字环路滤波器；FPGA； Principle and Application of all-digital phase-locked loop Abstract: Phase-Locked Loop is a negative feedback system that can effectively track the input signal’s phase. With the development of digital integrated circuits, all-digital phase-locked loop has also been rapidly developed. Because of the contradiction between the existence of phase-locked precision and phase-locked time, it makes the traditional all-digital phase-locked loop difficult to ensure the lock time meanwhile as well as phase-locked precision. So some new structures of all-digital phase-locked loop are analyzed in this paper and programmed in VHDL language with simulation under FPGA. In order to extend the application from radio to RF, which including RF modules software configurable problems and the difficulty to integrate RF and digital circuit in one system due to some factors contain the low voltage and large noise of the digital switches etc. This paper will try to put out a new thought for digital RF. All-digital phase-locked loop is one of the most important modules in digital RF. It is not only the foundation of transmitter which can be realized by software configurable general modulator, but also the foundation of receiver which can be provided wide range of local vibration signal. This paper particularly makes a study of the system character of tall-digital phase-locked loop and its vital modules. Keywords: ADPLL; Locked time; Locked precision; PID control; Auto modulus control; DCO;TDC; Digital Loop Filter; 1. 引言锁相环路是一种反馈控制电路,锁相环的英文全称是Phase-Locked Loop，简称PLL。目前锁相环在通信、信号处理、调制解调、时钟同步、频率综合和自动化控制等领域应用极为广泛，已经成为各种电子设备中不可缺少的基本部件。随着电子技术向数字化方向发展，需要采用数字方式实现信号的锁相处理。因此，对全数字锁相环的研究和应用得到了越来越多的关注。虽然锁相环(PLL)技术已经有了半个多世纪的发展，但是其应用领域也在不断扩大，随着高新科技的发展，使得它的性能需要不断地改进和提高，因此，锁相环的设计与分析也成立集成电路设计者的热点。设计者们也不断提出了新的锁相环结构[1-3]，以适应不同场合的需求。

数字锁相环实验

实验二数字锁相环实验一、实验原理和电路说明在电信网中，同步是一个十分重要的概念。同步的种类很多，有时钟同步、比特同步等等，其最终目的使本地终端时钟源锁定在另一个参考时钟源上，如果所有的终端均采用这种方式，则所有终端将以统一步调进行工作。同步的技术基础是锁相，因而锁相技术是通信中最重要的技术之一。锁相环分为模拟锁相环与数字锁相环，本实验将对数字锁相环进行实验。 B C A H G F E D 本地时钟14336KHz 外部测试64KHz 倍频 ÷63 ÷64 ÷65 ÷28 ÷4 延时10ns 采样1 采样2 UM01：FPGA TPMZ03 TPMZ05 图2.2.1 数字锁相环的结构 TPMZ04 TPMZ02 ÷8 TPMZ01 数字锁相环的结构如图2.2.1所示，其主要由四大部分组成：参考时钟、多模分频器（一般为三种模式：超前分频、正常分频、滞后分频）、相位比较（双路相位比较）、高倍时钟振荡器（一般为参考时钟的整数倍，此倍数大于20）等。数字锁相环均在FPGA 内部实现，其工作过程如图2.2.2所示。

A ：14336KHz B ：448KHz C ：64KHz E ：16KHz F ：16KHz 000111011/631/641/651/64 D ：16KHz (G, H) 可变分频器分频数 T1时刻 T2时刻 T3时刻 T4时刻图2.2.2 数字锁相环的基本锁相过程与数字锁相环的基本特征在图2.2.1，采样器1、2构成一个数字鉴相器，时钟信号E 、F 对D 信号进行采样，如果采样值为01，则数字锁相环不进行调整（÷64）；如果采样值为00，则下一个分频系数为（1/63）；如果采样值为11，则下一分频系数为（÷65）。数字锁相环调整的最终结果使本地分频时钟锁在输入的信道时钟上。在图2.2.2中也给出了数字锁相环的基本锁相过程与数字锁相环的基本特征。在锁相环开始工作之前的T1时该，图2.2.2中D 点的时钟与输入参考时钟C 没有确定的相关系，鉴相输出为00，则下一时刻分频器为÷63模式，这样使D 点信号前沿提前。在T2时刻，鉴相输出为01，则下一时刻分频器为÷64模式。由于振荡器为惯性方式，因而在T3时刻，鉴相输出为11，则下一时刻分频器为÷65模式，这样使D 点信号前沿滞后。这样，可变分频器不断在三种模式之间进行切换，其最终目的使D 点时钟信号的时钟沿在E 、F 时钟上升沿之间，从而使D 点信号与外部参考信号达到同步。在该模块中，各测试点定义如下： 1、 TPMZ01：本地经数字锁相环之后输出时钟（56KHz ） 2、 TPMZ02：本地经数字锁相环之后输出时钟（16KHz ） 3、 TPMZ03：外部输入时钟÷4分频后信号（16KHz ） 4、 TPMZ04：外部输入时钟÷4分频后延时信号（16KHz ） 5、 TPMZ05：数字锁相环调整信号注：以上测试点通过JM05测试头引出，测量时请在测试引出板上进行。JM05的排列如下图所示：

锁相环电路

手机射频部分的关键电路----锁相环电路锁相坏电路是一种用来消除频率误差为目的反馈控制电路，目前市场销售的手机基本上都是采用这种电路来控制射频电路中的压控振荡器。使其输出准确稳定的振荡频率。如锁相坏(PLL)电路出现故障将导致本振的频率输出不准确，则导致手机无信号。目前通信终端设备中对频率的稳定采用的是频率合成CSYN技术。频率合成的基本方法有三种：第一种直接频率合成；第二种锁相频率合成(PLL)；第三种直接数字频率合成(DDS)。由于锁相频率合成技术在电路设计方面(简单)，成本方面控制灵敏度方面，频谱纯净度方面等。都要胜于直接频率合成，与直接数字频率合成。所以被移动通信终端设备广范采用。它在手机电路中的作用是控制压控振荡器输出的频率，相位与基准信号的频率，相位保持同步。锁相坏电路的构成与工作原理： 1、构成：它是由鉴相器(PD)低通滤波器(LPF) 压控振荡器(VCO)三部分组成。鉴相器：它是一个相位比较器。基准频率信号和压控振荡器输出的取样频率在其内部进行相位比较，输出误差电压。低通滤波器：是将鉴相器输出的锁相电压进行滤波，滤除电流中的干扰和高频成分。得到一个纯净的直流控制电压。压控振荡器：产生手机所要的某一高频频率。（注：SYNEN、SYNCLK、SYNDATA来自CPU控制分频器，对本振信号进行N次分频）。当VCO产生手机所须的某一高频频率。一路去混频管，另一路反馈给锁相环，中的分频器进行N次分频。在这里为什么要进行N次分频呢？首先要说明一下基准频率与VCO振荡取样频率在鉴相要满足3个条件。 ①频率相同。②幅度相同。③相位不同。为了满足鉴相条件，所以在电路中设置了分频器。VCO振荡频率取样信号送入分频器完成N次分频后，得到一个与基准频率相位不同，但频率

数字锁相环介绍

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数字锁相环试验讲义一、锁相环的分类模拟、数字如何定义？何谓数字锁相环。是指对模拟信号进行采样量化之后（数字化）的“数字信号”的处理中应用的锁相环，还是指的对真正的“数字信号”如时钟波形进行锁定的锁相环？二、数字锁相环的实际应用欲成其事，先明其义。现代数字系统设计中，锁相环有什么样的作用。 1）在ASIC设计中的应用。主要应用领域：窄带跟踪接收；锁相鉴频；载波恢复；频率合成。例一：为了达到ASIC设计对时钟的要求,许多工程师都在他们的设计中加入了锁相环(PLL)。PLL有很多理想的特性，例如可以倍频、纠正时钟信号的占空比以及消除时钟在分布中产生的延迟等。这些特性使设计者们可以将价格便宜的低频晶振置于芯片外作为时钟源，然后通过在芯片中对该低频时钟源产生的信号进行倍频来得到任意更高频率的内部时钟信号。同时，通过加入PLL，设计者还可以将建立-保持时间窗与芯片时钟源的边沿对齐，并以此来控制建立-保持时间窗和输入时钟源与输出信号之间的延迟。 2）在信号源产生方面的应用例二：由于无线电通信技术的迅速发展，对振荡信号源的要求也在不断提高。不但要求它的频率稳定度和准确度高，而且要求能方便地改换频率。实现频率合成有多种方法，但基本上可以归纳为直接合成法与间接合成法（锁相环路）两大类。 3）无线通信领域的实际应用例三：GSM手机的频率系统包括参考频率锁相环，射频本振锁相环、中频本振锁相环。广义的数字锁相环包括扩频通信中的码跟踪。三、数字锁相环的基本原理一般数字锁相环路的组成与模拟锁相环路相同，即也是由相位检波器、环路滤波器和本地振荡器等基本部件构成，但这些部件全部采用数字电路。具体来说数字锁相环由：数字鉴相器、数字环路滤波器、NCO和分频器组成。四、实际应用中的数字锁相环的实现方法 PLL的结构和功能看起来十分简单，但实际上却非常复杂，因而即使是最好的电路设计者也很难十分顺利地完成PLL的设计。在实际应用中，针对数字信号或数字时钟的特点，数字锁相环多采用超前滞后型吞吐脉冲的锁相环路来实现。下面的框图是一个实用的数字锁相环的实现框图。

锁相环的基本原理和模型

1.锁相环的基本原理和模型在并网逆变器系统中，控制器的信号需要与电网电压的信号同步，锁相环通过检测电网电压相位与输出信号相位之差，并形成反馈控制系统来消除误差，达到跟踪电网电压相位和频率的目的。一个基本的锁相环结构如图1-1所示，主要包括鉴相器，环路滤波器，压控振荡器三个部分。图1-1 基本锁相环结构鉴相器的主要功能是实现锁相环输出与输入的相位差检测；环路滤波器的主要作用应该是建立输入与输出的动态响应特性，滤波作用是其次；压控振荡器所产生的所需要频率和相位信息。 PLL 的每个部分都是非线性的，但是这样不便于分析设计。因此可以用近似的线性特性来表示PLL 的控制模型。鉴相器传递函数为：)(Xo Xi Kd Vd -= 压控振荡器可以等效为一个积分环节，因此其传递函数为：S Ko 由于可以采用各种类型不同的滤波器（下文将会讲述），这里仅用)(s F 来表示滤波器的传递函数。综合以上各个传递函数，我们可以得到，PLL 的开环传递函数，闭环传递函数和误差传递函数分别如下： S s F K K s G d o op )()(=，)()()(s F K K S s F K K s G d o d o cl +=，) ()(s F K K S S s H d o += 上述基本的传递函数就是PLL 设计和分析的基础。 2.鉴相器的实现方法鉴相器的目的是要尽可能的得到准确的相位误差信息。可以使用线电压的过零检测实现，但是由于在电压畸变的情况下，相位信息可能受到严重影响，因此需要进行额外的信号处理，同时要检测出相位信息，至少需要一个周波的时间，动态响应性能可能受到影响。一般也可以使用乘法鉴相器。通过将压控振荡器的输出与输入相乘，并经过一定的处理得到相位误差信息。在实际的并网逆变器应用中还可以在在同步旋转坐标系下进行设计，其基本的目的也是要得的相差的数值。同步旋转坐标系下的控制框图和上图类似，在实际使用中，由于pq 理论在电网电压不平衡或者发生畸变使得性能较差，因而较多的使用dq 变换，将采样得到的三相交流电压信号进行变化后与给定的直流参考电压进行比较。上述两种方法都使用了近似，利用在小角度时正弦函数值约等于其角度，因而会带来误差，这个误差是人为近似导致的误差，与我们要得到的相位误差不是一个概念，最终的我们得到相位误差是要形成压控振荡器的输入信号，在次激励下获得我们所需要的频率和相位信息。 2.1乘法鉴相器

滤波法及数字锁相环法位同步提取实验模拟锁相环实验载波同步帧同步实验

实验十九滤波法及数字锁相环法位同步提取实验实验项目三数字锁相环法位同步观测（1）观测“数字锁相环输入”和“输入跳变指示”，观测当“数字锁相环输入”没有跳变和有跳变时“输入跳变指示”的波形。从图中可以观察出，若前一位数据有跳变，则判断有效，“输入跳变指示”输出表示1；否则，输出0表示判断无效。（2）观测“数字锁相环输入”和“鉴相输出”。观测相位超前滞后的情况数字锁相环的超前—滞后鉴相器需要排除位流数据输入连续几位码值保持不变的不利影响。在有效的相位比较结果中仅给出相位超前或相位滞后两种相位误差极性，而相位误差的绝对大小固定不变。经观察比较，“鉴相输出”比“数字锁相环输入”超前两个码元。

（3）观测“插入指示”和“扣除指示”。（4）以信号源模块“CLK ”为触发，观测13号模块的“BS2”。思考题：分析波形有何特点，为什么会出现这种情况。因为可变分频器的输出信号频率与实验所需频率接近，将其和从信号中提取的相位参考信号同时送入相位比较器，比较的结果若是载波频率高了，就通过补抹门抹掉一个输入分频器的脉冲，相当于本地振荡频率降低；相反，若示出本地频率低了时就在分频器输入端的两个输入脉冲间插入一个脉冲，相当于本地振荡频率上升，从而了达到同步的目的。思考题：BS2恢复的时钟是否有抖动的情况，为什么？试分析BS2抖动的区间有多大？如何减小这个抖动的区间？有抖动的存在，是因为可变分频器的存在使得下一个时钟沿的到来时间不确定，从而引入了相位抖动。而这种引入的误差是无法消除的。减小相位抖动的方法就是将分频器的分频数提高。

实验二十模拟锁相环实验实验项目一 VCO 自由振荡观测（1）示波器CH1接TH8，CH2接TH4输出，对比观测输入及输出波形。实验项目二同步带测量（1）示波器CH1接13号模块TH8模拟锁相环输入，CH2接TH4输出BS1，观察TH4 输出处于锁定状态。将正弦波频率调小直到输出波形失锁，此时的频率大小f1为 400Hz ；将频率调大，直到TH4输出处于失锁状态，记下此时频率f2为 9.25kHz 。对比波形可以发现TH8与TH4信号输入与输出错位半个周期如右图所示，方波抖动，说明处于失锁状态。记下两次波形失锁的频率，可计算出同步带 f=9.25KHz-400Hz=8.85KHz 。

实验报告一模拟锁相环模块

模拟锁相环模块信息工程学院08级电子班安艳芳0839107 一、实验目的 1、熟悉模拟锁相环的基本工作原理 2、掌握模拟字锁相环的基本参数及设计二、实验仪器 JH5001通信原理综合实验系统（一台）、20MHz双踪示波器（一台）、函数信号发生器（一台）三、实验原理和电路说明锁相的重要性：在电信网中，同步是一个十分重要的概念。其最终目的使本地终端时钟源锁定在另一个参考时钟源上。同步的技术基础是锁相，因而锁相技术是通信中最重要的技术之一在系统工作中模拟锁相环将接收端的256KHz时钟锁在发端的256KHz的时钟上，来获得系统的同步时钟，如HDB3接收的同步时钟及后续电路同步时钟。该模块主要由模拟锁相环UP01（MC4046）、数字分频器UP02（74LS161）、D触发器UP04（74LS74）、环路滤波器和由运放UP03（TEL2702）及阻容器件构成的输入带通滤波器（中心频率：256KHz）组成。因来自发端信道的HDB3码为归零码，归零码中含有256KHz时钟分量，经UP03B构成中心频率为256KHz 有源带通滤波器后，滤出256KHz时钟信号，该信号再通过UP03A放大，然后经UP04A和UP04B两个除二分频器（共四分频）变为64KHz信号，进入UP01鉴相输入A脚；VCO输出的512KHz输出信号经UP02进行八分频变为64KHz信号，送入UP01的鉴相输入B脚。经UP01内部鉴相器鉴相之后的误差控制信号经环路滤波器滤波送入UP01的压控振荡器输入端；WP01可以改变模拟锁相环的环路参数。正常时，VCO 锁定在外来的256KHz频率上。模拟锁相环模块各跳线开关功能如下： 1、跳线开关KP01用于选择UP01的鉴相输出。当KP01设置于1_2时（左端），环路锁定时TPP03、 TPP05输出信号将存在一定相差；当KP01设置于2_3时（右端），选择三态门鉴相输出，环路锁定时TPP03、TPP05输出信号将不存在相差。 2、跳线开关KP021是用于选择输入锁相信号：当KP021置于1_2时，输入信号来自HDB3编码模块的HDB3码信号；当KP021置于2_3时，选择外部的测试信号（J007输入），此信号用于测量该模拟锁相环模块的性能。

完整版锁相环工作原理.doc

基本组成和锁相环电路 1、频率合成器电路频率合成器组成：频率合成器电路为本机收发电路的频率源，产生接收第一本机信号源和发射电路的发射信号源，发射信号源主要由锁相环和VCO 电路直接产生。如图3-4 所示。在现在的移动通信终端中，用于射频前端上下变频的本振源（LO ），在射频电路中起着非常重要的作用。本振源通常是由锁相环电路（Phase-Locked Loop ）来实现。 2.锁相环：它广泛应用于广播通信、频率合成、自动控制及时钟同步等技术领域 3.锁相环基本原理：锁相环包含三个主要的部分:⑴鉴相器(或相位比较器,记为PD 或 PC):是完成相位比较的单元, 用来比较输入信号和基准信号的之间的相位.它的输出电压正比于两个输入信号之相位差.⑵低通滤波器(LPF): 是个线性电路,其作用是滤除鉴相器输出电压中的高频分量,起平滑滤波的作用 .通常由电阻、电容或电感等组成，有时也包含运算放大器。⑶压控振荡器（VCO ）：振

荡频率受控制电压控制的振荡器，而振荡频率与控制电压之间成线性关系。在PLL 中，压控振荡器实际上是把控制电压转换为相位。 1、压控振荡器的输出经过采集并分频； 2、和基准信号同时输入鉴相器； 3、鉴相器通过比较上述两个信号的频率差，然后输出一个直流脉冲电压； 4、控制 VCO ，使它的频率改变； 5、这样经过一个很短的时间，VCO的输出就会稳定于某一期望值。锁相环电路是一种相位负反馈系统。一个完整的锁相环电路是由晶振、鉴相器、R 分频器、N 分频器、压控振荡器（VCO ）、低通滤波器（LFP）构成，并留有数据控制接口。锁相环电路的工作原理是：在控制接口对R 分频器和N 分频器完成参数配置后。晶振产生的参考频率（ Fref）经 R 分频后输入到鉴相器，同时VCO 的输出频率（ Fout）也经 N 分频后输入到鉴相器，鉴相器对这两个信号进行相位比较，将比较的相位差以电压或电流的方式输出，并通过 LFP 滤波，加到 VCO 的调制端，从而控制 VCO 的输出频率，使鉴相器两输入端的输入频率相等。锁相环电路的计算公式见公式: Fout=(N/R)Fref 由公式可见，只要合理设置数值N 和 R，就可以通过锁相环电路产生所需要的高频信号。 4.锁相环芯片锁相环的基准频率为13MHz ，通过内部固定数字频率分频器生成5KHz 或 6.25KHz 的参考频率。 VCO 振荡频率通过IC1 内部的可编程分频器分频后，与基准频率进行相位比较，产生误差控制信号，去控制VCO，改变VCO的振荡频率，从而使VCO输出的频率满足要求。如图 3-5 所示。 N=F VCO /F R N：分频次数 F VCO： VCO 振荡频率

通信原理数字锁相环实验

通信原理实验报告三数字锁相环实验

实验3数字锁相环实验一、实验原理和电路说明在电信网中，同步是一个十分重要的概念。同步的种类很多，有时钟同步、比特同步等等，其最终目的使本地终端时钟源锁定在另一个参考时钟源上，如果所有的终端均采用这种方式，则所有终端将以统一步调进行工作。同步的技术基础是锁相，因而锁相技术是通信中最重要的技术之一。锁相环分为模拟锁相环与数字锁相环，本实验将对数字锁相环进行实验。图2.2.1 数字锁相环的结构数字锁相环的结构如图所示，其主要由四大部分组成：参考时钟、多模分频器（一般为三种模式：超前分频、正常分频、滞后分频）、相位比较（双路相位比较）、高倍时钟振荡器（一般为参考时钟的整数倍，此倍数大于20）等。数字锁相环均在FPGA内部实现，其工作过程如图所示。

T1时刻T2时刻T3时刻T4时刻图2.2.2 数字锁相环的基本锁相过程与数字锁相环的基本特征在图，采样器1、2构成一个数字鉴相器，时钟信号E、F对D信号进行采样，如果采样值为01，则数字锁相环不进行调整（÷64）；如果采样值为00，则下一个分频系数为（1/63）；如果采样值为11，则下一分频系数为（÷65）。数字锁相环调整的最终结果使本地分频时钟锁在输入的信道时钟上。在图中也给出了数字锁相环的基本锁相过程与数字锁相环的基本特征。在锁相环开始工作之前的T1时该，图中D点的时钟与输入参考时钟C没有确定的相关系，鉴相输出为00，则下一时刻分频器为÷63模式，这样使D点信号前沿提前。在T2时刻，鉴相输出为01，则下一时刻分频器为÷64模式。由于振荡器为自由方式，因而在T3时刻，鉴相输出为11，则下一时刻分频器为÷65模式，这样使D点信号前沿滞后。这样，可变分频器不断在三种模式之间进行切换，其最终目的使D点时钟信号的时钟沿在E、F时钟上升沿之间，从而使D 点信号与外部参考信号达到同步。在该模块中，各测试点定义如下： 1、TPMZ01：本地经数字锁相环之后输出时钟（56KHz） 2、TPMZ02：本地经数字锁相环之后输出时钟（16KHz） 3、TPMZ03：外部输入时钟÷4分频后信号（16KHz） 4、TPMZ04：外部输入时钟÷4分频后延时信号（16KHz） 5、TPMZ05：数字锁相环调整信号

通信原理实验报告

实验一、PCM编译码实验实验步骤 1. 准备工作：加电后，将交换模块中的跳线开关KQ01置于左端PCM编码位置，此时MC145540工作在PCM编码状态。 2. PCM串行接口时序观察（1）输出时钟和帧同步时隙信号观测：用示波器同时观测抽样时钟信号（TP504）和输出时钟信号（TP503），观测时以TP504做同步。分析和掌握PCM编码抽样时钟信号与输出时钟的对应关系（同步沿、脉冲宽度等）。（2）抽样时钟信号与PCM编码数据测量：用示波器同时观测抽样时钟信号（TP504）和编码输出数据信号端口（TP502），观测时以TP504做同步。分析和掌握PCM编码输出数据与抽样时钟信号（同步沿、脉冲宽度）及输出时钟的对应关系。 3. PCM编码器（1）方法一：（A）准备：将跳线开关K501设置在测试位置，跳线开关K001置于右端选择外部信号,用函数信号发生器产生一个频率为1000Hz、电平为2Vp-p的正弦波测试信号送入信号测试端口J005和J006（地）。（B）用示波器同时观测抽样时钟信号（TP504）和编码输出数据信号端口（TP502），观测时以TP504做同步。分析和掌握PCM编码输出数据与抽样时钟信号（同步沿、脉冲宽度）及输出时钟的对应关系。分析为什么采用一般的示波器不能进行有效的观察。（2）方法二：（A）准备：将输入信号选择开关K501设置在测试位置，将交换模块内测试信号选择开关K001设置在内部测试信号（左端）。此时由该模块产生一个1KHz的测试信号，送入PCM编码器。（B）用示波器同时观测抽样时钟信号（TP504）和编码输出数据信号端口（TP502），观测时以内部测试信号（TP501）做同步（注意：需三通道观察）。分析和掌握PCM编码输出数据与帧同步时隙信号、发送时钟的对应关系。 4. PCM译码器（1）准备：跳线开关K501设置在测试位置、K504设置在正常位置，K001置于右端选择外部信号。此时将PCM输出编码数据直接送入本地译码器，构成自环。用函数信号发生器产生一个频率为1000Hz、电平为2Vp-p的正弦波测试信号送入信号测试端口J005和J006（地）。（2） PCM译码器输出模拟信号观测：用示波器同时观测解码器输出信号端（TP506）和编码器输入信号端口（TP501），观测信号时以TP501做同步。定性的观测解码信号与输入信号的关系：质量、电平、延时。 5. PCM频率响应测量：将测试信号电平固定在2Vp-p，调整测试信号频率，定性的观测解码恢复出的模拟信号电平。观测输出信号信电平相对变化随输入信号频率变化的相对关系。

飞思卡尔锁相环

备战飞思卡尔智能车大赛.开始模块总结. 锁相环设置. 公式: PLLCLK=2*OSCCLK*(SYNR+1)/(REFDV+1), fbus=PLLCLK/2 void INIT_PLL(void) { CLKSEL &= 0x7f; //选用外部时钟.准备设置锁相环 PLLCTL &= 0x8F; //禁止锁相环 SYNR = 0xc9; //设置SYNR REFDV = 0x81; //设置REFDV PLLCTL |=0x70; //锁相环使能 asm NOP; asm NOP; //两个机器周期缓冲时间 while(!(CRGFLG&0x08)); //等待锁相环锁定 CLKSEL |= 0x80; //设置锁相环为时钟源 } 飞思卡尔XS128的PLL锁相环详细设置说明——关于如何提高总线工作频率PLL锁相环就相当于超频单片机超频的原因和PC机是个一道理。分频的主要原因是外设需要的工作频率往往远低于CPU/MEMORY这也和PC机南北桥的原理类似。总线频率设置过程 1、禁止总中断 2、寄存器CLKSEL(时钟选择寄存器)的第七位置0即CLKSEL_PLLSEL=0。选择时钟源为外部晶振OSCCLK(外接晶振频率)在PLL(锁相环)程序执行前内部总线频率为OSCCLK/2 3. PLLCTL_PLLON=1 打开PLL 4.设置SYNR时钟合成寄存器、REFDV时钟分频寄存器、POSTDIV三个寄存器的参数 5、_asm(nop) _asm(nop);加入两条空指令使锁相环稳定 6、while(!(CRGFLG_LOCK==1));//时钟校正同步 7、CLKSEL_PLLSEL=1; 下面详细说一下频率的计算一、时钟合成寄存器SYNR寄存器结构VCOFRQ[1:0]控制压控振动器VCO的增益默认值为00VCO的频率与VCOFRQ[1:0]对应表

数字锁相环MATLAB代码

奈奎斯特型全数字锁相环（NR-DPLL）注：本文截取于通信原理课程综合设计，载波提取部分中的锁相环解调部分中的基础锁相环。MATLAB编程仿真实现，想要simulink实现的同学要失望啦。代码在本文末，抱歉未加注释。理解本文需要的知识：信号与系统，数字信号处理，同步技术。

2.7载波的同步提取提取载波信息可用锁相环进行跟踪载波或调制信息。本文采用奈奎斯特型全数字锁相环（NR-DPLL ）对接收信号进行载波同步提取，并用于相干解调。 2.7.1 NR-DPLL 结构介绍数字锁相环的基本组成如下图2-6 数字锁相环的组成 NR-DPLL 是基于奈奎斯特采样鉴相器、数字环路滤波器、数字控制振荡器的一种数字锁相环。下面分别对各部分作简要介绍。 2.7.2 奈奎斯特采样鉴相器奈奎斯特采样鉴相器的组成框图如图2-7所示。图2-7 奈奎斯特采样鉴相器的组成框图为了表述方便，设数字控制振荡器（NCO ）输出的本振数字信号为 0002()cos(())k k k u t U t t ωθ=+ (2.7-1) 输入信号 101()sin(())i u t U t t ωθ=+ (2.7-2)

其中 100()(),i i o t t t θωθωωω=?+?=- 输入信号经A/D 采样后，第k 个采样时刻采样量化后的数字信号为 01()sin(())i k i k k u t U t t ωθ=+ (2.7-3) 对输入信号进行A/D 变换的采样速率由带通信号奈奎斯特采样定理确定，但为防止信号频谱混叠并保证信号相位信息的有效抽取，采样速率一般选取前置带通滤波器的两倍带宽以上。令()(),()()i k i o k o u t u k u t u k ==，即()i u k 和()o u k 相乘后，经低通滤波得到的数字误差信号 ()sin ()d d e u k U k θ= (2.7-4) 式中 12()()()e k k k θθθ=- (2.7-5) 2.7.3 数字环路滤波器数字环路滤波器与模拟环路中环路滤波器的作用是一样的，都是为了抑制高频分量及噪声，且滤波器的参数直接影响环路的性能。在实际应用中一阶数字环路滤波器的实现形式如图2-8所示。图2-8 一阶数字环路滤波器的实现形式其Z 域传递函数： 2 11 ()z ()1c d u k G F G u k z -=+-（）= (2.7-6) 按照图2-8中所实现的数字滤波器，其频率特性与理想积分滤波器的频率特性一致；两种滤波器参数之间也有着一定的对应关系。对理想积分滤波器的传递

滤波法及数字锁相环法位同步提取实验和帧同步提取实验教学文案

滤波法及数字锁相环法位同步提取实验和帧同步提取实验

滤波法及数字锁相环法位同步提取实验和帧同步提取实验一、实验目的 1、掌握滤波法提取位同步信号的原理及其对信息码的要求； 2、掌握用数字锁相环提取位同步信号的原理及其对信息代码的要求； 3、掌握位同步器的同步建立时间、同步保持时间、位同步信号同步抖动等概念； 4、掌握巴克码识别原理； 5、掌握同步保护原理； 6、掌握假同步、漏同步、捕捉态、维持态的概念。二、实验内容 1、熟悉实验箱 2、滤波法位同步带通滤波器幅频特性测量； 3、滤波法位同步恢复观测； 4、数字锁相环位同步观测； 5、帧同步提取实验。三、实验条件/器材滤波法及数字锁相环法位同步提取实验： 1、主控&信号源、8号（基带传输编译码）、13号（载波同步及位同步）模块 2、双踪示波器（模拟/数字） 3、连接线若干帧同步提取实验： 1、主控&信号源、7号模块 2、双踪示波器（模拟/数字） 3、连接线若干四、实验原理滤波法及数字锁相环法位同步提取实验原理见通信原理综合实验指导书P129-P134; 帧同步提取实验原理见通信原理综合实验指导书P141。五、实验过程及结果分析（一）熟悉实验箱（二）滤波法位同步带通滤波器幅频特性测量 1、连线及相关设置（1）关电，连线。（2）开电，设置主控，选择【信号源】→【输出波形】。设置输出波形为正弦波，调节相应旋钮，使其输出频率为200Khz，峰峰值3V。（3）此时系统初始状态为：输入信号为频率200KHz、幅度为3V的正弦波。 2、实验操作及波形观测分别观测13号模块的“滤波法位同步输入”和“BPF-Out”，改变信号源的频率，测量“BPF-Out” 的幅度填入下表，并绘制幅频特性曲线。

2FSK实验报告

学生实验报告书实验课程名称开课学院指导教师姓名学生姓名学生专业班级 200-- 200学年第学期

实验教学管理基本规范实验是培养学生动手能力、分析解决问题能力的重要环节；实验报告是反映实验教学水平与质量的重要依据。为加强实验过程管理，改革实验成绩考核方法，改善实验教学效果，提高学生质量，特制定实验教学管理基本规范。 1、本规范适用于理工科类专业实验课程，文、经、管、计算机类实验课程可根据具体情况参照执行或暂不执行。 2、每门实验课程一般会包括许多实验项目，除非常简单的验证演示性实验项目可以不写实验报告外，其他实验项目均应按本格式完成实验报告。 3、实验报告应由实验预习、实验过程、结果分析三大部分组成。每部分均在实验成绩中占一定比例。各部分成绩的观测点、考核目标、所占比例可参考附表执行。各专业也可以根据具体情况，调整考核内容和评分标准。 4、学生必须在完成实验预习内容的前提下进行实验。教师要在实验过程中抽查学生预习情况，在学生离开实验室前，检查学生实验操作和记录情况，并在实验报告第二部分教师签字栏签名，以确保实验记录的真实性。 5、教师应及时评阅学生的实验报告并给出各实验项目成绩，完整保存实验报告。在完成所有实验项目后，教师应按学生姓名将批改好的各实验项目实验报告装订成册，构成该实验课程总报告，按班级交课程承担单位（实验中心或实验室）保管存档。 6、实验课程成绩按其类型采取百分制或优、良、中、及格和不及格五级评定。

实验课程名称：__通信原理_____________

图3-2 2FSK调制器各点的时间波形本次综合设计实验调制部分正是采用此方法设计的。整个调制系统包括：载波振荡器、分频器、反相器、调制器与加法器等单元电路组成。 2FSK）信号常用解调方法有很多种，在设计中利用过零检测法。过零检测法是利用信号波形在单位时间内与零电平轴交叉的次数来测定信号频率。解调系所示电路：

数字锁相环试验讲义锁相环的分类模拟数字如何定义何谓

数字锁相环研究

数字锁相环研究刘飞雪摘要：全数字锁相环路，所谓全数字化，就是环路部件全部数字化，采用数字鉴相器（DPD）、数字环路滤波器（DLF）和数控振荡器（DCO）构成的锁相环路。同步是通信系统中的一个重要实际问题。在数字通信系统中，位同步（又称码元同步）提取是更为重要的一个环节。因为确定了每一个码元的起始时刻，便可以对数字信息做出正确判决。利用全数字锁相环（DPLL）便可以直接从所接收的数字信号中提取位同步信号。用来实现位时钟同步提取的主要是超前—滞后型数字锁相环(LL-DPLL)。本文通过对全数字锁相环的种类及其相应实现功能的研究，确定了对位同步全数字锁相环路的设计方案，设计位同步全数字锁相环各个模块，本文中设计了3个模块，其中第2块包含2个小模块，第3块又包含3 个小模块，用Verilog HDL硬件描述语言对系统中的每个模块进行描述、仿真，然后将三个模块连接成反馈环路系统，使用仿真工具QuartusⅡ6.0进行编译、仿真，调试输出正确波形，最后分析电路性能。关键词：全数字锁相环路，位同步数字锁相环路，超前-滞后型数字锁相环，数字鉴相器，数字滤波器，数控振荡器 Abstract All Digital Phase-Locked Loop is called because every module is digital. The loop contains these modules such as Digital Phase Discriminator (DPD), Digital Loop Frequency (DLF), Digital Control Oscillator (DCO). The synchronization is the key part of application in communication systems. In the field of digital communication systems, pick-up bit synchronization (also called code synchronization) is a more important part., because the definition of originate time of every code could make correct judgement. The usage of Digital Phase-Locked Loop (DPLL) could pick-up bit synchronous signal from digital signal directly. We use Lead-Lag Digital Phase-Locked Loop (LL-DPLL) to realize bit synchronous clock. This paper first introduced DPLL kinds and function. Then it designed the theory and every modules of DPLL. This paper designed three modules. In it, the second contained 2 modules and the third contained 3 modules. Using Verilog HDL to describe and simulate every module of the system, then connecting these modules to realize the system and using simulator named QuartusⅡ6.0 to compile and simulate correct wave. Key word: DPLL, bit synchronous DPLL, LL-DPLL，DPD, DLF, DCO 第一章绪论 1.1 全数字锁相环的背景及发展状况锁相环路已经在模拟和数字通信及无线电电子学的各个领域得到了极为广泛的应用。伴随着大规模、超高速数字集成电路的发展及计算机的普遍应用，在传统的模拟锁相环路（APLL）应用领域中，一部分已经被数字锁相环路（DPLL）所取代。从六十年代起，人们就开始对数字锁相环路研究。起初，只是把模拟锁相环路中的部分部件数字化。比如，引进数控振荡器(DCO)代替模拟锁相环路中的压控振荡器(VCO)。这样做的优点是能在不牺牲压控振荡器频率稳定度的情况下，加大频率牵引的范围。从而提高整个环路的工作稳定性和可靠性。另外，用数字集成电路制作的鉴相器非常广泛的被应用在模拟锁相环路中，使环路性能大大提高。此后，出现了全数字化锁相环。所谓全数字化，就是环路部件全部数字化，采用数字鉴相器（DPD）、数字环路滤波器（DLF）和数控振荡器（DCO）构成的锁相环路。目前，全数字锁相环路的研究日趋成熟，无论在理论研究还是在硬件实现方面，国内外均有大量的文献报道。并已经制成全数字化锁相环路FSK信号解调器、PSK信号解调器、位时钟提取器以及同步载波提取器等。国外已有单片全数字化锁相环路商品。全数字化锁相环路的共同特点是：它们都具有一切数字系统所特有的显著优点，即电路完全数字化，使用逻辑门电路和触发器电路。因此，

Systemviem仿真数字锁相环试验说明 一 试验要求： 1 用systemview