用门电路设计一位的全加器-参考模板

实验二组合逻辑设计

一、实验目的

1、掌握组合电路设计的具体步骤和方法；

2、巩固门电路的运用和电路搭建能力；

3、掌握功能表的建立与运用；

4、为体验MSI（中规模集成电路）打基础。

二、实验使用的器件和设备

四2输入异或门74LS86 1片

四2输入正与非门74LS00 1片

TDS-4数字系统综合实验平台1台

三、实验内容

1．测试四2输入异或门74LS86 一个异或门的输入和输出之间的逻辑关系。

2．测试四2输人与非门74LS00一个与非门的输入和输出之间的逻辑关系。

3．等价变换Si=Ai○十Bi○十Ci-1

Ci=AiBi +（Ai○十Bi）Ci-1

4．画出变换后的原理图和接线图。

四、实验过程

1、选择实验题目，分析逻辑功能

用门电路设计一位的全加器

一位全加器：在进行两个数的加法运算时不仅要考虑被加数和加数而且要考虑前一位(低位)向本位的进位的一种逻辑器件。

2、根据逻辑功能写出真值表；

3、根据真值表写出逻辑函数表达式；

Si=Ai○十Bi○十Ci-1

Ci=AiBi +（Ai○十Bi）Ci-1

4、利用卡诺图法或布尔代数法对逻辑函数表达式进行化简；

不需化简

Si=Ai○十Bi○十Ci-1

Ci=AiBi +（Ai○十Bi）Ci-1

5、将化简的逻辑表达式等价变换，统计出实验所需芯片；

Si=Ai○十Bi○十Ci-1

所需芯片：

四2输入异或门74LS86 1片

四2输入正与非门74LS00 1片

6、根据各芯片的引脚图，测试所有需用芯片的功能，画出各芯片的功能表；

VCC

GND

74LS86

VCC

GND

74LS00

VCC

74LS86接线图 74LS00接线图

74LS 86芯片测试结果74LS00 芯片测试结果

7、根据化简后的逻辑函数表达式，画出实验原理图；

A B 理论值测量值

0 0 0 0

0 1 1 1

1 0 1 1

1 1 0 0

A B 理论值测量值

0 0 1 1

0 1 1 1

1 0 1 1

1 1 0 0

8、根据芯片的引脚图，画出实际连线图；

9、连接电路，测试逻辑电路输出数据，并记录结果；

A i

B i

C i-1S i（理论值）S i（实测值）C i（理论值）C i（实测值）

0 0 0 0 0 0 0

0 0 1 1 1 0 0

0 1 0 1 1 0 0

0 1 1 0 0 1 1

10、分析数据，是否实现所需的逻辑功能。

由以上可以看出，理论值与实测值一致，说明等价变化和电路接线正确。

五、实验体会

---精心整理，希望对您有所帮助

实验一1位全加器电路设计

实验一1位全加器电路的设计一、实验目的 1、学会利用Quartus Ⅱ软件的原理图输入方法设计简单的逻辑电路； 2、熟悉利用Quartus Ⅱ软件对设计电路进行仿真的方法； 3、理解层次化的设计方法。二、实验内容 1、用原理图输入方法设计完成一个半加器电路。并进行编译与仿真。 2、设计一个由半加器构成1位全加器的原理图电路，并进行编译与仿真。 3、设计一个由1位全加器构成4位加法器的原理图电路，并进行编译与仿真。三、实验步骤 1. 使用Quartus建立工程项目从【开始】>>【程序】>>【ALtera】>>【】打开Quartus软件，界面如图1-1示。图1-1 Quartus软件界面在图1-1中从【File】>>【New Project Wizard...】新建工程项目，出现新建项目向导New Project Wizard 对话框如图1-2所示。该对话框说明新建工程应该完成的工作。

在图1-2中点击NEXT进入新建项目目录、项目名称和顶层实体对话框，如图1-3 所示，顶层实体名与项目名可以不同，也可以不同。输入项目目录如E:\0512301\ first、工程项目名称和顶层实体名同为fadder。图1-2 新建工程向导说明对话框图1-3 新建工程目录、项目名、顶层实体名对话框

接着点击NEXT进入新建添加文件对话框如图1-4所示。这里是新建工程，暂无输入文件，直接点击NEXT进入器件选择对话框如图1-5所示。这里选择Cyclone 系列的EP1C6Q240C8。图1-4 新建添加文件对话框

图1-5器件选择对话框点击NEXT进入添加第三方EDA开发工具对话框如图1-6所示。

FPGA4位全加器的设计

目录一、设计原理 (2) 二、设计目的 (3) 三、设计容 (3) 四、设计步骤 (3) 五、总结与体会 (7)

4位全加器设计报告一、设计原理全加器是指能进行加数、被加数和低位来的进位信号相加，并根据求和结果给出该位的进位。 4位加法器可以采用4个以为全加器级连成串行进位加法器，如下图所示，其中CSA为一位全加器。显然，对于这种方式，因高位运算必须要等低位进位来到后才能进行，因此它的延迟非常可观，高速运算无法胜任。 A和B为加法器的输入位串，对于4位加法器其位宽为4位，S为加法器输出位串，与输入位串相同，C为进位输入（CI）或输出（CO）。实现代码为：全加器真值表如下： module adder4(cout,sum,ina,inb,cin); output[3:0]sum; output cout; input[3:0]ina,inb; 输入输出Xi Yi Ci-1 Si Ci 0 0 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0 1 0 1 1 1 0 0 1 1 1 1 1 1

input cin; assign {count,sum}=ina+inb+cin; endmodule 二、设计目的 ⑴熟悉ISE9.1开发环境，掌握工程的生成方法。 ⑵熟悉SEED-XDTK XUPV2Pro实验环境。 ⑶了解Verilog HDL语言在FPGA中的使用。 ⑷了解4位全加器的Verilog HDL语言实现。三、设计容用Verilog HDL语言设计4位全加器，进行功能仿真演示。四、设计步骤 1、创建工程及设计输入。 ⑴在E：\progect\目录下，新建名为count8的新工程。

实验一四位串行进位加法器的设计实验报告

实验一四位串行进位加法器的设计一、实验目的 1.理解一位全加器的工作原理 2.掌握串行进位加法器的逻辑原理 3.进一步熟悉Quartus软件的使用，了解设计的全过程，二、实验内容 1.采用VHDL语言设计四位串行进位的加法器 2.采用画原理图的方法设计四位串行进位加法器三、实验步骤 1、使用VHDL语言设计 1.打开File—>New Project Wizard输入文件名adder4保存在D盘内，打开File—>New—>VHDL File,从模版中选择库的说明，use语句的说明，实体的说明，结构体的说明，编写VHDL代码，然后保存、编译。打开File—>New—>Other File—>Vector Waveform File,查找引脚，从Edit中选择End Time 输入40、ns 保存。从Assignments—>Settings—>Simulator Settings —>Functional 然后Processing—>Generate Functional Simnlation Netlist —>确定。选择Start Simulation保存最后的波形图，打开File —>close关闭工程。底层文件： LIBRARY ieee;

USE fadder IS PORT ( a, b,cin : IN STD_LOGIC; s, co : OUT STD_LOGIC ); END fadder; ARCHITECTURE arc1 OF fadder IS BEGIN s<=a xor b xor cin; co<=((a xor b)and cin)or(a and b); END arc1; 顶层文件： LIBRARY ieee; USE adder4 IS PORT ( c0: IN STD_LOGIC; a,b : IN STD_LOGIC_VECTOR(3 DOWNTO 0); s : OUT STD_LOGIC_VECTOR(3 DOWNTO 0); c4 : OUT STD_LOGIC );

一位全加器电路版图设计

目录 1 绪论 (1) 1.1 设计背景 (1) 1.2 设计目标 (1) 2一位全加器电路原理图编辑 (2) 2.1 一位全加器电路结构 (2) 2.2 一位全加器电路仿真分析波形 (3) 2.3 一位全加器电路的版图绘制 (4) 2.4一位全加器版图电路仿真并分析波形 (4) 2.5 LVS检查匹配 (6) 总结 (7) 参考文献 (8) 附录一：电路原理图网表 (9) 附录二：版图网表 (11)

1 绪论 1.1 设计背景 Tanner集成电路设计软件是由Tanner Research 公司开发的基于Windows 平台的用于集成电路设计的工具软件。早期的集成电路版图编辑器L-Edit在国内已具有很高的知名度。Tanner EDA Tools 也是在L-Edit的基础上建立起来的。整个设计工具总体上可以归纳为电路设计级和版图设计级两大部分，即以S-Edit为核心的集成电路设计、模拟、验证模块和以L-Edit为核心的集成电路版图编辑与自动布图布线模块。Tanner软件包括S-Edit，T-Spice， L-Edit与LVS[1]。 L-Edit Pro是Tanner EDA软件公司所出品的一个IC设计和验证的高性能软件系统模块，具有高效率，交互式等特点，强大而且完善的功能包括从IC设计到输出，以及最后的加工服务，完全可以媲美百万美元级的IC设计软件。L-Edit Pro包含IC设计编辑器(Layout Editor)、自动布线系统(Standard Cell Place & Route)、线上设计规则检查器（DRC）、组件特性提取器（Device Extractor）、设计布局与电路netlist的比较器(LVS)、CMOS Library、Marco Library，这些模块组成了一个完整的IC设计与验证解决方案。L-Edit Pro丰富完善的功能为每个IC设计者和生产商提供了快速、易用、精确的设计系统。 1.2 设计目标 1.用tanner软件中的原理图编辑器S-Edit编辑一位全加器电路原理图 2.用tanner软件中的TSpice对一位全加器的电路进行仿真并分析波形 3.用tanner软件中的版图编辑器L-Edit进行一位全加器电路的版图绘制，并进行DRC验证 4.用tanner软件中的TSpice对一位全加器的版图进行仿真并分析波形 5.用tanner软件的layout-Edit中的lvs功能对一位全加器进行LVS检验观察原理图与版图的匹配程度

FPGA4位全加器的设计

目录一、设计原理 (1) 二、设计目的 (1) 三、设计内容 (2) 四、设计步骤 (2) 五、总结与体会 (6)

4位全加器设计报告一、设计原理全加器是指能进行加数、被加数和低位来的进位信号相加，并根据求和结果给出该位的进位。 4位加法器可以采用4个以为全加器级连成串行进位加法器，如下图所示，其中CSA 为一位全加器。显然，对于这种方式，因高位运算必须要等低位进位来到后才能进行，因此它的延迟非常可观，高速运算无法胜任。 A 和 B 为加法器的输入位串，对于4位加法器其位宽为4位，S 为加法器输出位串，与输入位串相同， C 为进位输入（CI ）或输出（CO ）。实现代码为：全加器真值表如下： module adder4(cout,sum,ina,inb,cin); output[3:0]sum; output cout; input[3:0]ina,inb; input cin; assign {count,sum}=ina+inb+cin; endmodule 二、设计目的 ⑴熟悉ISE9.1开发环境，掌握工程的生成方法。 ⑵熟悉SEED-XDTK XUPV2Pro 实验环境。 ⑶了解Verilog HDL 语言在FPGA 中的使用。 ⑷了解4位全加器的Verilog HDL 语言实现。输入输出 Xi Yi Ci-1 Si Ci 0 0 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0 1 0 1 1 1 0 0 1 1 1 1 1 1

三、设计内容用Verilog HDL语言设计4位全加器，进行功能仿真演示。四、设计步骤 1、创建工程及设计输入。 ⑴在E：\progect\目录下，新建名为count8的新工程。 ⑵器件族类型（Device Family）选择“Virtex2P” 器件型号（Device）选“XC2VP30 ff896-7” 综合工具（Synthesis Tool）选“XST(VHDL/Verilog)” 仿真器（Simulator）选“ISE Simulator”

全加器设计

学院：计算机学院专业：信息与计算科学姓名：方荣华学号：0908060223 班级：0902 全加器一位全加器全加器是能够计算低位进位的二进制加法电路一位全加器(FA)的逻辑表达式为： S＝A⊕B⊕Cin Co＝AB＋BCin＋ACin 其中A,B为要相加的数，Cin为进位输入；S为和，Co是进位输出；如果要实现多位加法可以进行级联，就是串起来使用；比如32位+32位，就需要32个全加器；这种级联就是串行结构速度慢，如果要并行快速相加可以用超前进位加法，超前进位加法前查阅相关资料；如果将全加器的输入置换成A和B的组合函数Xi和Y（S0 (3) 制）,然后再将X,Y和进位数通过全加器进行全加，就是ALU的逻辑结构结构。即 X＝f（A，B) Y＝f（A，B）不同的控制参数可以得到不同的组合函数,因而能够实现多种算术运算和逻辑运算。半加器、全加器、数据选择器及数据分配器 1.验证半加器、全加器、数据选择器、数据分配器的逻辑功能。 2.学习半加器、全加器、数据选择器的使用。 3.用与非门、非门设计半加器、全加器。 4.掌握数据选择器、数据分配器扩展方法。 1.半加器和全加器根据组合电路设计方法,列出半加器的真值表,见表7。逻辑表达式为： S =AB + AB= A⊕B C = AB 半加器的逻辑电路图如图17所示。用两个半加器可组成全加器,原理图如图18所示。在实验过程中,我们可以选异或门74LS86及与门74LS08来实现半加器的逻辑功能；也可用全与非门如74LS00、反相器74LS04组成半加器。这里全加器不用门电路构成,而选用集成的双全加器74LS183。其管脚排列

8位全加器的设计

课程设计报告课程名称数字逻辑课程设计课题8位全加器的设计专业计算机科学与技术班级12０2 学号３4 姓名贺义君指导教师刘洞波陈淑红陈多 2013年１2月13日

课程设计任务书课程名称数字逻辑课程设计课题8位全加器的设计专业班级计算机科学与技术1202 学生姓名贺义君学号3４指导老师刘洞波陈淑红陈多审批刘洞波任务书下达日期：2013年12月1３日任务完成日期：２０14年01月２1日

一、设计内容与设计要求 1.设计内容：本课程是一门专业实践课程，学生必修的课程。其目的和作用是使学生能将已学过的数字电子系统设计、VＨDL程序设计等知识综合运用于电子系统的设计中,掌握运用VHDＬ或者Veｒiｌｏg HＤL设计电子系统的流程和方法,采用Quａrtｕs II等工具独立应该完成1个设计题目的设计、仿真与测试。加强和培养学生对电子系统的设计能力,培养学生理论联系实际的设计思想，训练学生综合运用数字逻辑课程的理论知识的能力，训练学生应用Ｑｕａrtus II进行实际数字系统设计与验证工作的能力,同时训练学生进行芯片编程和硬件试验的能力。题目一４线-16线译码器电路设计；题目二16选1选择器电路设计; 题目三4位输入数据的一般数值比较器电路设计题目四10线-４线优先编码器的设计题目五8位全加器的设计题目六RS触发器的设计; 题目七JK触发器的设计; 题目八Ｄ触发器的设计; 题目九十进制同步计数器的设计；题目十T触发器的设计; 每位同学根据自己学号除以1０所得的余数加一，选择相应题号的课题。参考书目 1 EＤA技术与VHDL程序开发基础教程雷伏容，李俊,尹霞清华大学出版社９７８－7-30２－２２ 41６－7 20１ TＰ３1２VＨ／ 36 2 VHDL电路设计雷伏容清华大学出版社 7-302－１42２６-2 2006 TＮ702/１85 3 ＶHDL电路设计技术王道宪贺名臣? 刘伟国防工业出版社７-118-03３52-9 2004 TN7０２/6２ 4 ＶHＤL 实用技术潘松，王国栋７-8１06 5 7－８106５－2９０－7 2000 TＰ３１２VＨ/1 5 ＶＨＤL语言１０0 例详解北京理工大学Ａ SIＣ研究所 7-9０0６25 7－90０6２5-0２-X 1９ 99 TP３12VＨ/3 6 ＶHDL编程与仿真王毅平等人民邮电出版社７-１15-0864１-９ 2０ 00 ７ 3.9621/W38V 7 ＶＨDL程序设计教程邢建平?曾繁泰清华大学出版社 7-302-116５２-０ 200 ５ＴP312VＨ/27 ／3

实验一 4位全加器的设计

实验一4位全加器的设计一、实验目的： 1 熟悉QuartusⅡ与ModelSim的使用； 2 学会使用文本输入方式和原理图输入方式进行工程设计； 3 分别使用数据流、行为和结构化描述方法进行四位全加器的设计； 4 理解RTL视图和Technology Map视图的区别； 5 掌握简单的testbench文件的编写。二、实验原理：一个4位全加器可以由4个一位全加器构成，加法器间的进位可以串行方式实现，即将低位加法器的进位输出cout与相邻的高位加法器的进位输入信号cin相接。三、实验内容： 1.QuartusII软件的熟悉熟悉QuartusⅡ环境下原理图的设计方法和流程，可参考课本第4章的内容，重点掌握层次化的设计方法。 2.设计1位全加器原理图设计的原理图如下所示：

VHDL源程序如下（行为描述）：-- Quartus II VHDL Template -- Unsigned Adder library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity f_add is port ( a : in std_logic; b : in std_logic; ci : in std_logic; y : out std_logic; co : out std_logic ); end entity; architecture rtl of f_add is begin (co,y)<=('0',a)+('0',b)+('0',ci); end rtl;

全加器的设计

实验课程名称：EDA技术与应用实验项目名称4位全加器实验实验成绩实验者专业班级组别同组者 / 实验日期一、实验目的 1、加深理解全加器的工作原理及电路组成，加深对EDA技术的掌握。 2、熟悉利用QuartusⅡ的原理图输入方法设计简单组合电路，掌握层次化设计的方法，并通过一个四位全加器的设计把握原理图输入方式设计的详细流程。二、实验内容用原理图输入法设计4位全加器。三、实验仪器 Quartus II软件四、实验原理一个4位全加器可以由4个1位全加器构成，加法器间的进位可以串行方式实现，即将低位加法器的进位输出cout与相邻的高位加法器的最低进位输入信号cin相接。 1、半加器描述根据半加器真值表可以画出半加器的电路图。 a b so Co 0 0 0 0 0 1 1 0 1 0 1 0 1 1 0 1 表1 半加器h_adder真值表图1 半加器h_adder电路图 2、一位全加器描述一位全加器可以由两个半加器和一个或门连接而成，因而可以根据半加器的电路原理图或真值表写出1位全加器的VHDL描述，1位全加器电路图如图所示：

图2 一位全加器电路图 3、4位全加器设计描述 4位全加器可以看做四个1位全加器级联而成，首先采用基本逻辑门设计一位全加器，而后通过多个1位全加器级联实现4位全加器。其中，其中cin 表示输入进位位，cout 表示输出进位位，输入A 和B 分别表示加数和被加数。S 为输出和，其功能可用布尔代数式表示为： S A B Ci =++ i i i i o ABC ABC ABC ABC C +++= 首先根据一位全加器的布尔代数式应用基本逻辑门设计一位全加器，而后仿真验证一位全加器设计，准确无误后生成元件，供4位全加器设计用。将4个1位全加器级联构成四位全加器。五、实验步骤 1、为本项工程设计建立文件夹：文件夹取名为adder ，路径为d:\adder 。 2、建立原理图文件工程和仿真原理图编辑输入流程如下： 1）打开原理图编辑窗。打开Quartus Ⅱ，选菜单File →new ，选择原理图文件编辑输入项Block Diagram/Schematic File ，按OK 键。 2）建立一个初始化原理图。在编辑窗口点击右键，在弹出菜单中选择输入元件项 Insert →Symbol,将元件调入原理图编辑窗口中 3）原理图文件存盘。选择菜单File →Save As,将此原理图存于刚才建立的目录 d:\adder 中，取名为h_adder.bdf 。 4）建立原理图文件为顶层设计工程。然后将此文件h_adder.bdf 设定为工程。 5）绘制半加器原理图。将元件放入原理图编辑窗口，按图1接好电路。

一位全加器的设计

课程设计任务书学生：袁海专业班级：电子1303班指导教师：封小钰工作单位：信息工程学院题目: 一位全加器的设计初始条件：计算机、ORCAD软件，L-EDIT软件要求完成的主要任务:（包括课程设计工作量及其技术要求，以及说明书撰写等具体要求） 1、课程设计工作量：1周 2、技术要求：（1）学习ORCAD软件，L-EDIT软件。（2）设计一个一位全加器电路。（3）利用ORCAD软件对该电路进行系统设计、电路设计，利用L-EDIT软件进行版图设计，并进行相应的设计、模拟和仿真工作。 3、查阅至少5篇参考文献。按《理工大学课程设计工作规》要求撰写设计报告书。全文用A4纸打印，图纸应符合绘图规。时间安排： 2016.12.30布置课程设计任务、选题；讲解课程设计具体实施计划与课程设计报告格式的要求；课程设计答疑事项。 2016.12.31-2017.1.2学习ORCAD软件和L-EDIT软件，查阅相关资料，复习所设计容的基本理论知识。 2017.1.3-2017.1.4对一位全加器电路进行设计仿真工作，完成课设报告的撰写。 2017.1.5 提交课程设计报告，进行答辩。指导教师签名：年月日系主任（或责任教师）签名：年月日

目录摘要........................................................................ I ABSTRACT ................................................................... II 1绪论. (1) 1.1集成电路发展现状 (1) 1.2集成电路版图工具L-edit简介 (1) 2全加器原理及一位全加器原理图设计 (3) 2.1一位全加器原理简介 (3) 2.2实现一位全加器功能的原理图设计 (4) 2.2.1一位全加器原理图 (4) 2.2.2基于ORCAD的一位全加器设计 (4) 2.2.3 一位全加器的电路图仿真 (7) 3一位全加器的版图设计 (9) 3.1确定一位全加器版图结构 (9) 3.2源漏共享缩小版图面积 (10) 3.3 版图所需基础器件绘制编辑 (12) 3.3.1 PMOS、NMOS等基础器件编辑 (12) 3.3.2 两输入与非门与异或门的绘制编辑 (13) 3.3.3源漏共享得到版图 (14) 3.4 绘制最终一位全加器版图 (15) 4心得体会 (18) 5参考文献 (19)

用门电路设计一位的全加器

实验二组合逻辑设计一、实验目的 1、掌握组合电路设计的具体步骤和方法； 2、巩固门电路的运用和电路搭建能力； 3、掌握功能表的建立与运用； 4、为体验MSI（中规模集成电路）打基础。二、实验使用的器件和设备四2输入异或门74LS86 1片四2输入正与非门74LS00 1片 TDS-4数字系统综合实验平台1台三、实验内容 1．测试四2输入异或门74LS86 一个异或门的输入和输出之间的逻辑关系。 2．测试四2输人与非门74LS00一个与非门的输入和输出之间的逻辑关系。 3．等价变换Si=Ai○十Bi○十Ci-1 Ci=AiBi +（Ai○十Bi）Ci-1 4．画出变换后的原理图和接线图。四、实验过程 1、选择实验题目，分析逻辑功能用门电路设计一位的全加器一位全加器：在进行两个数的加法运算时不仅要考虑被加数和加数而且要考虑前一位(低位)向本位的进位的一种逻辑器件。 2 3、根据真值表写出逻辑函数表达式； Si=Ai○十Bi○十Ci-1 Ci=AiBi +（Ai○十Bi）Ci-1 4、利用卡诺图法或布尔代数法对逻辑函数表达式进行化简；

不需化简 Si=Ai ○十Bi ○十Ci-1 Ci=AiBi +（Ai ○十Bi ）Ci-1 5、将化简的逻辑表达式等价变换，统计出实验所需芯片； Si=Ai ○十Bi ○十Ci-1 所需芯片：四2输入异或门74LS86 1片四2输入正与非门74LS00 1片 6、根据各芯片的引脚图，测试所有需用芯片的功能，画出各芯片的功能表； 1A 11B 231Y 42A VCC 4B 4A 4Y 141312112B 52Y 67 GND 3B 3A 3Y 1098 74LS86 VCC A B 1A 11B 2 31Y 42A VCC 4B 4A 4Y 141312112B 52Y 67 GND 3B 3A 3Y 1098 74LS00 VCC A B 74LS86接线图 74LS00接线图 74LS 86芯片测试结果 74LS00 芯片测试结果 7、根据化简后的逻辑函数表达式，画出实验原理图； 8、根据芯片的引脚图，画出实际连线图； A B 理论值测量值 0 0 0 0 0 1 1 1 1 0 1 1 1 1 A B 理论值测量值 0 0 1 1 0 1 1 1 1 0 1 1 1 1

实验五全加器的设计及应用

实验五全加器的设计及应用 The following text is amended on 12 November 2020.

实验五全加器的设计及应用一、实验目的（1）进一步加深组和电路的设计方法。（2）会用真值表设计半加器和全加器电路，验证其逻辑功能。（3）掌握用数据选择器和译码器设计全加器的方法。二、预习要求（1）根据表5-1利用与非门设计半加器电路。（2）根据表5-2利用异或门及与非门设计全加器电路。三、实验器材（1）实验仪器：数字电路实验箱、万用表；（2）实验器件：74LS04、74LS08、74LS20、74LS32、74LS86、74LS138、74LS153；四、实验原理 1.半加器及全加器电子数字计算机最基本的任务之一就是进行算术运算，在机器中的四则运算——加、减、乘、除都是分解成加法运算进行的，因此加法器便成了计算机中最基本的运算单元。（1）半加器只考虑了两个加数本身，而没有考虑由低位来的进位（或者把低位来的进位看成0），称为半加，完成半加功能的电路为半加器。框图如图5-1所示。一位半加器的真值表如表5-1所示。由真值表写逻辑表达式：画出逻辑图，如图5-2所示：（a）逻辑图（b）逻辑符号图5-2 半加器（2）全加器

能进行加数、被加数和低位来的进位信号相加，称为全加，完成全加功能的电路为全加器。根据求和结果给出该位的进位信号。即一位全加器有3个输入端：i A （被加数）、i B （加数）、1-i C （低位向本位的进位）；2个输出端：i S （和数）、i C （向高位的进位）。下面给出了用基本门电路实现全加器的设计过程。 1）列出真值表，如表5-2所示。从表5-2中看出，全加器中包含着半加器，当01=-i C 时，不考虑低位来的进位，就是半加器。而在全加器中1-i C 是个变量，其值可为0 或1。 i S 、i C 的卡 2）画出诺图，如图5-3所示。（a ） i S （b ） i C 图5-3 全加器的卡诺图 3）由卡诺图写出逻辑表达式：如用代数法写表达式得：即： 4）画出逻辑图，如图5-4（a ）所示；图5-4（b ）是全加器的逻辑符号。（a ）逻辑图（b ）逻辑符号图5-4 全加器五、实验内容 1．利用异或门及与非门实现一位全加器，并验证其功能。答：逻辑电路图如下： 2. 试用全加器实现四位二进制全减器。 3. 试用一片四位二进制全加器将一位8421BCD 码转换成余3码，画出电路图，并测试其功能。 4. 试用一片3—8线译码器及四输入与非门设计一位全加器，要求电路最简，画出设计电路图，并测试其功能。 5. 试用74LS86组成二个四位二进制数的比较电路，要求两数相等时其输出为“1” ，反之为“0”。 6. 试用双四选一数据选择器和与非门分别构成全加器及全减器，写出表达式，画出逻辑图，要求电路最简，并测试其功能。半加器全加器

4位全加器设计解析

可编程逻辑器件设计大作业题目四位全加器设计学院自动化与电气工程学院班级姓名学号 2104年12月３0 日

目录摘要 ...............................................................................................错误!未定义书签。 1.设计目的 ..................................................................................错误!未定义书签。２.设计要求?错误!未定义书签。 3.设计原理?错误!未定义书签。 3.1.四位全加器 (1) ３．2.四位全加器的原理图...................................................错误!未定义书签。 4.设计方案 ..................................................................................错误!未定义书签。 4.１.仿真软件?错误!未定义书签。 4．２.全加器原理...................................................................错误!未定义书签。 4.2.1一位全加器的设计与原理 ............................................错误!未定义书签。 4.2．2四位全加器的原理及程序设计 ..................................错误!未定义书签。5．程序设计...............................................................................错误!未定义书签。 6.仿真及结果..............................................................................错误!未定义书签。总结与体会?错误!未定义书签。参考文献?错误!未定义书签。

四位全加器设计

四位全加器设计 The design of 4 bit full_adder4 摘要通过EDA软件，利用VHDL硬件描述语言，与原理图来完成四位全加器设计，此设计由简单到复杂，先合成一个半加器，再通过元件例化语句编写一位全加器，然后用四个全加器采用原理图便可合成此设计，并进行时序仿真，硬件下载 Abstrct Making use of VHDL and EDA soft-ware complete a four-f_adder design,It is a simple way tranffering to a complex way.At first,we are able to make up a h_adder,then making full use of it and an component sentence carry out a f_adder,at last ,we can adopt the picture of theory,then the design is on my eyes. 关键词 VHDL语言、半加器、全加器、原理图四位全加器设计 Key words VHDL language ,h_adder,f_adder,principium_ picture,full_adder4 引言VHDL于1983年由美国国防部发起创建，由IEEE进一步发展,从此,VHDL 成为硬件描述语言的业界标准之一, VHDL语言具有很强的电路描述和建模能力,能从多个层次对数字系统进行描述和建模,从而大大简化了硬件设计任务,提高了设计效率和可靠性,现今已得到广泛应用,此时利用它的优势来实现四位全加器设计. 1 掌握基本知识 1.1电路的VHDL描述有两大部分组成 1.1.1以关键词ENTITY引导，END ENTITY mux21a结尾的语句部分，称为实体。VHDL的实体描述了电路器件的外部情况及各信号端口的基本性质. 1.1.2以关键词ARCHITECTURE引导，END ARCHITECTURE one 结尾的语句部分，成为结构体。结构体负责描述电路器件的内部逻辑功能或电路结构。 1.2原理图的相关知识这是一种类似于传统的原理图编辑输入方式，即在EDA软件的图形编辑界面上绘制能完成特定功能的电路原理图。原理图由逻辑器件

加法器电路设计全加器

课设报告课程名称集成电路设计方向综合课程设计实验项目加法器实验仪器PC机、candence软件系别______理学院_ 姓名______ 杨凯__ __ 实验日期____ __________ 成绩_______________________

目录一、概述 (3) 1.1课题背景 (4) 1.2课题意义 (4) 二、设计流程 (5) 三、课设内容 (5) 四、实验原理 (5) 4.1加法器基本原理 (5) 4.1.1 半加器基本原理 (5) 4.1.2 全加器基本原理 (6) 4.2.镜像加法器 (8) 五、上机步骤： (10) 5.1.画电路图步骤 (10) 5.2画版图步骤 (11) 六、加法器电路图： (11) 6.1原理图： (12) 6.2全加器电路图结构 (12) 6.3自己画的电路图 (13) 6.4波形验证： (13) 6.5 TRAN（瞬态）分析 (14) 6.6波形输出参数 (14) 6.728管全加器网表 (16) 6.8仿真波形 (17) 6.9编译仿真波形结果分析 (17) 七、版图设计 (18) 7.1版图 (18) 版图（L AYOUT）是集成电路设计者将设计并模拟优化后的电路转化成的一系列几何图形，包含了集成电路尺寸大小、各层拓扑定义等有关器件的所有物理信息。版图的设计有特定的规则，这些规则是集成电路制造厂家根据自己的工艺特点而制定的。不同的工艺，有不同的设计规则。版图在设计的过程中要进行定期的检查，避免错误的积累而导致难以修改。版图设计流程： (18) 7.2版图设计规则 (19) 7.3修改前版图 (20) 7.4修改后版图 (21) 八、课设心得 (22)

4位二进制加法器课程设计

长安大学电工与电子技术课程设计题目：4位二进制加法器学院：汽车学院专业：汽车运用工程班级：姓名：学号：指导老师：李三财

目录一、课题名称与技术要求··························· 二、摘要········································· 三、总体设计方案论证及选择······················· 1、方案论证与选择······························ 2、加法器的选取································ 3、译码器的选取································ 4、数码管的选取································ 四、设计方案的原理框图、总体电路原理图及说明····· 1、原理框图···································· 2、总体电路原理图······························ 3、说明········································ 五、单元电路设计、主要元器件选择及电路参数计算··· 1、单元电路设计································ 2、主要元器件选择······························ 六、收获与体会及存在的问题······················· 七、参考文献····································· 八、附件·········································

全加器电路设计

南昌航空大学实验报告 2014年 ___月 ___日课程名称：计算机组成与原理实验名称：全加器电路设计班级： 120452 学生姓名：刘信学号： 12045217 指导教师评定：签名：实验目的：熟悉QuartusⅡ的原理图输入方法设计简单组合电路；掌握层次化设计的方法，并通过一个8 位全加器的设计，体验EDA 软件原理图输入方式进行电子线路设计的详细流程。实验任务： 1．完成半加器和一位全加器的设计，包括原理图输入、编译、综合、适配、仿真、实验板上的硬件测试，并将此全加器电路设计成一个硬件符号入库。 2．建立一个更高层次的原理图设计，利用以上获得的1 位全加器构成8位全加器，并完成编译、综合、适配、仿真和硬件测试。 3．实验完成，写出实验报告实验指导： 1．实验原理及方案本实验采用层次化设计方法，先用逻辑门设计构造1 位半加器作为一个可调用的元件，然后调用半加器元件构造1位全加器，制成可调用的元件，再用 1 位全加器元件组成8位全加器。实验设计软件采用Quartus II。使用原理图输入设计方法。最后下载到可编程芯片EP1C6Q240上，制造一片8位全加器集成电路。测试在GW48实验系统上进行，选用电路模式NO.1 。安排如下： 1 位全加器的验证：试验台上的十六进制按键1（PIO0/1/2）分别接全加器输入ain、bin、cin；发光管D2、D3（PIO33/34）分别接sum和cout。 8 位全加器的验证：试验台上的键2，键1(PIO7-PIO0)作为一组8位加数输入,键4,键3(PIO15-PIO8)作为另一组8 位加数输入；数码管6(PIO23-20)和5(PIO19-16)显示加法和，发光管D8(PIO39)显示进位。

四位二进制全加器设计

组合逻辑电路课程设计题目：用74ls283构成四位二进制全加/减器一、设计思路 74ls283为四位加法器，而如果希望进行减法运算，则需要将其转化为加法，而之前学到，二进制运算，一个数减去另一个数，即等于加上其补码。于是得到如下公式，A-B=A+(-B)=A+B’+1。将其全部视为加法运算，即一个数加上一个正数或者一个负数，这个数为加数B。那么，需要将加数增添一位符号位，以区分正负。因为74ls283芯片的引脚为低位向正在运算的数的进位，所以可以将其作为加数的符号位。当其为正数时，输入为0，即计算A+B。而当加数为负数时候，使其输入为1，并将B取反，再加上进位1，正好与公式相符。根据以上原理，应用输入作为符号位，进行4位被加（减）数与5位加（减）数的加法运算。设A3-A0为被加（减）数，B3-B0为加（减）数，M0为符号位。当M0为0时表示正数，为1时表示负数。而当B为负数需要取反时，刚好可以利用异或门的特性来进行，即1异或B等于B’，0异或B等于B即将B的各个数位和M0通过异或门相连，即可以做到负数取反。二、电路图如图，输入输出ABC都用LED来指示二进制的数值，开关S2控制A的数值，S1

控制B的数值以及符号位。BX1指示灯指示的是输入B经过异或门作用后的电平。三、由于此电路进行的是加法运算，两个加数一共2的9次方中组合，所以真值表又多又显而易见，此处将不给出。四、举例演示：（1）5+6=11 如图拨动开关，A=5，B=6，可见C为11的二进制表示1011。（2）7-3=4

如图，将M0置为1以表示负数。BX1表示的是3的反码，在74283中进行了加1的运算即变成了补码，输出结果为0100（2）=4（10）（3）1000+1000=10000 由于输出只有四位，而1000+1000会产生进位。而74283的输出有C4引脚，即进位口，所以当结果需要进位时，结果表示为C4引脚即二极管O值为1。五、结论以上分析，得知此电路可以进行四位二进制加减法运算，运用集成芯片，运用其已有的功能，可以帮助我们更加轻松的实现电路的设计，可以大大简化过程。

组合逻辑电路设计之全加器、半加器

班级姓名学号实验二组合电路设计一、实验目的（1）验证组合逻辑电路的功能（2）掌握组合逻辑电路的分析方法（3）掌握用SSI 小规模集成器件设计组合逻辑电路的方法（4）了解组合逻辑电路集中竞争冒险的分析和消除方法二、实验设备数字电路实验箱，数字万用表，74LS00，74LS86 三、实验原理 1．组合逻辑概念通常逻辑电路可分为组合逻辑电路和时序逻辑电路两大类。组合逻辑电路又称组合电路，组合电路的输出只决定于当时的外部输入情况，与电路的过去状态无关。因此，组合电路的特点是无“记忆性”。在组成上组合电路的特点是由各种门电路连接而成，而且连接中没有反馈线存在。所以各种功能的门电路就是简单的组合逻辑电路。组合电路的输入信号和输出信号往往不只一个，其功能描述方法通常有函数表达式、真值表，卡诺图和逻辑图等几种。实验中用到的74LS00和74LS86的引脚图如图所示。 2.组合电路的分析方法。组合逻辑电路分析的任务是：对给定的电路求其逻辑功能，即求出该电路的输出与输入之间的关系，通常是用逻辑式或真值表来描述，有时也加上必须的文字说明。分析一般分为一 Vcc 4B 4A 4Y 3B 3A 3Y 1A 1B 1Y 2A 2B 2Y GND 00 四2输入与非门

下几个步骤：（1）由逻辑图写出输出端的逻辑表达式，简历输入和输出之间的关系。（2）列出真值表。（3）根据对真值表的分析，确定电路功能。 3.组合逻辑电路的设计方法。组合逻辑电路设计的任务是：由给定的功能要求，设计出相应的逻辑电路。一般设计的逻辑电路的过程如图：（1）通过对给定问题的分心，获得真值表。在分析中要特别注意实际问题如何抽象为几个输入变量和几个输出变量直接的逻辑关系问题，其输出变量之间是否存在约束关系，从而过得真值表或简化真值表。（2）通过卡诺图化简或逻辑代数化简得出最简与或表达式，必要时进行逻辑式的变更，最后画出逻辑图。（3）根据最简逻辑表达式得到逻辑电路图。四．实验内容。 1.分析，测试半加器的逻辑功能。（1）用74LS00组成半加器电路如图所示。写出逻辑表达式，验证逻辑关系。（2）用异或门74LS86和74LS00组成半加器，自己画出电路，将测试结果填入自拟表格中，验证逻辑关系。

四位全加器

《计算机组成原理》实验报告题目:四位全加器的设计与实现 1、实验内容四位全加器的设计与实现。 2、实验目的与要求利用MAX+plusII实现四位全加器并且验证实验内容。

3、实验环境 MAX+plus II 10.1 4、设计思路分析（包括需求分析、整体设计思路、概要设计）一个4位全加器可以由4个1位全加器构成，加法器间的进位可以串行方式实现，即将低位加法器的进位输出cout与相邻的高位加法器的最低进位输入信号cin相接。半加器描述： 5、详细设计 A) 半加器设计: 1）新建一个设计文件，使用原理图设计方法设计。 2）将所需元件全部调入原理图编辑窗，所需元件依次为：input 2个；output 2个；and2 1个;xnor 1个;not 1个。 3）依照下图连接好各元件 4）保存为h-adder将当前设计文件设置成工程文件。 5）编译

B) 一位全加器的实现: 1)一位全加器可以由两个半加器和一个或门连接而成，因而可以根据半加器的电路原理图或真值表写出1位全加器的VHDL描述。. 2)依照以下原理图连接好全加器: 其中有两个原件(h-adder)为刚刚设计好的半加器.其他原件为:input 3个, output 2个, or2 1个. 3)保存为f-adder设置成工程文件并选择目标器件为EPF10K20TC144.4 4)编译 C) 四位全加器的实现 1) 4位全加器可以看做四个1位全加器级联而成，首先采用基本逻辑门设计一位全加器，而后通过多个1位全加器级联实现4位全加器。 2) 依照以下原理图连接好全加器。、

其中有四个元件为一位全加器（f-adder），其余为九个input元件；五个output 元件。、 4）编译通过。 6、实验结果与分析 1）建立波形图进行半加器、一位全加器和四位全加器的波形观察, 2）设定仿真时间为60.0us。 3）运行仿真器得到下面波形图: 半加器：

用门电路设计一位的全加器-参考模板

实验一1位全加器电路设计

FPGA4位全加器的设计

实验一四位串行进位加法器的设计实验报告

一位全加器电路版图设计

FPGA4位全加器的设计

全加器设计

8位全加器的设计

实验一 4位全加器的设计

全加器的设计

一位全加器的设计

用门电路设计一位的全加器

实验五全加器的设计及应用

4位全加器设计解析

四位全加器设计

加法器电路设计 全加器

4位二进制加法器课程设计

全加器电路设计

四位二进制全加器设计

组合逻辑电路设计之全加器、半加器

四位全加器

加法器电路设计全加器