第14章 双稳态触发器和时序逻辑电路
学习要点
?触发器的工作原理及逻辑功能
?寄存器、计数器的工作原理及构成
?555定时器的工作原理及其应用
组合电路和时序电路是数字电路的两大类。门电路式组合电路的基本单元；触发器是时序电路的基本单元。时序逻辑电路的特点是电路的状态不仅取决于当时的输入信号，还于电路原来的状态有关。
触发器有两个稳定状态0和1态，可以记忆1位二值信号。双稳态触发其按其逻辑功能可分为RS触发器，JK触发器,D触发器和T触发器等；按其结构可分为基本RS触发器，同步触发器，主从触发器和边沿触发器等。
基本RS触发器
基本RS触发器可由两个“与非”门交叉连接而成，如下图所示。
Q与是基本触发器的输出端，两者的逻辑状态在正常条件下能保持相反。这种触发器有两种稳定状态：一个状态是Q=1，=0，称为置位状态（“1”态）；另一个状态是Q=0，=1，称为复位状态（“0”态）。相应的输入端分别称为直接置位端或直接置“1”端（）和直接
复位端“0”端（）。
基本RS触发器输出与输入的逻辑关系。
1）=1，=0
所谓=1，就是将端保持高电位；而=0，就是在端加一个负脉冲。设触发器的初始状态为“1”态，即Q=1，=0。这时“与非”门G2有一个输入端为“0”，其输出端
变为“1”；而“与非”门G1的两个输入端全为“1”，其输出端Q变为“0”。因此，在端加负脉冲后，触发器就由“1”态翻转为“0”态。如果它的初始态为“0”态，触发器仍保持“0”态不变。
2）=0，=1
设触发器的初始状态为“0”态，即Q=0，=1。这是“与非”门G1有一个输入端为“0”，其输出端Q变为“1”；而“与非”门G2的两个输入端全为“1”，其输出端变为“0”。因
此，在端加负脉冲后，触发器就由“0”态翻转为“1”态。如果它的初始状态为“1”态，触发器人保持“1”太不变。
3）=1，=1
假如在（1）中由“0”变为“1”（即除去负脉冲），或在（2）中由“0”变为“1”，这样，==1，则触发器保持原状态不变。这就是它具有存储或记忆功能。
4）=0，=0
当端和端同时加负脉冲时，两个“与非”门输出端都为“1”，这就达不到Q与
的状态应该相反的逻辑要求。但当负脉冲除去后，触发器将由各种偶然因素决定其最终状态。因此这种情况在使用中应该禁止出现。
可知，基本RS触发其由两个稳定状态，它可以直接置位或复位，并具有存储或记忆的功能。在
直接置位端加负脉冲（=0）即可置位，在直接复位端加负脉冲（=0）即可复位。负脉冲除去以后，直接置位端和复位端都处于“1”态高电平（平时固定接高电平），此时触发器保持原状态不变，实现存储或记忆功能。但是复脉冲不可同时加在直接置位端和直接复位端。基本RS触发器的状态表见上图（c）。
上图（b）是基本RS触发器的图形符号，途中输入端引线上靠近方框的小圆圈是表示触发器用负脉冲“0电平”来置位或复位,即低电平有效，
故用和表示。
同步RS触发器
基本触发器是各种双稳态触发器的共同部分。
同步触发器还有导引带你路（或称控制电路）部分，
通过它把输入信号引导到基本触发器。下图是同步RS触发器的逻辑图，其中，“与非”门G1
和G2构成基本触发器，“与非”门G3和G4构成导引电路。R和S是置“0”和置“1”信号的输入端。
C是时钟脉冲输入端。控制触发器的翻转时刻，它是一种控制命令。通过导引电路来实现时钟脉冲对输入端R和S的控制。
和时直接复位和直接置位端，就是不经过时钟脉冲C的控制可以对基本触发器置“0”或“1”。一般用在工作之初，预先使触发器处于某一给定状态，在工作过程中不用它们。不用时让它们处于“1”态（高电平）。
触发器的输出状态与R,S端输入状态的关系列在上图的状态表中。表示时钟脉冲到来之
前触发器的输出状态，表示时钟脉冲来到之后的状态。
工作过程：时钟脉冲（正脉冲）来到后，C端变为“1”,R和S的状态就起作用了。如果此时S=1,R=0,则G3门输出将变为“0”，向G1们送去一个置“1”负脉冲，触发器的输出端Q将处于“1”态。如果此时S=0,R=1,则G4门将向G2门送置“0”负脉冲，Q将处于“0”态。如果此时S=R=0，则G3门和G4门均保持“1”态，不向基本触发器送负脉冲；在这种情况下，时钟脉冲过
去之后的新状态和时钟脉冲来到以前的状态一样。如果此时S=R=1，则G3和G4们都向基本触发器送负脉冲，使G1门和G2门输出端都为“1”，这违背了Q于应该相反的逻辑要求。
当时钟脉冲过去以后，G1门和G2门的输出端哪一个将处于“1”态是不定的，这种不正常情况应该避免出现。
上图是同步RS触发器的工作波形图，图中g3和g4是相应“与非”门G3和G4的输出端波形。可控RS触发器的逻辑功能比基本触发器多一些，他不但可以实现记忆和存储，还具有计数功能。
如果将可控RS触发器的端联到S端，Q端联到R端，在时钟脉冲端C加上计数脉冲，如图22.1.4所示。这样的触发器具有计数的功能，来一个计数脉冲技能翻转一次，翻转的次数等于脉冲的个数，所以可以用它来构成计数器。
JK触发器
下图（a）是主从型JK触发器的逻辑图，它由两个“与非”门构成的可控RS触发器组成，两者分别称为主触发器和从触发器。此外，还通过一个“非”门将两个触发器联系起来。这种就是触发器的主从型结构。
工作原理：
当时钟脉冲来到后，即C＝1时，“非”门的输出为“0”，故从触发器的状态不变。至于这时主触发器是否翻转，要看它的状态以及J,K输入端所处状态而定（在图中S=JQ,R=KQ）.当C 从“1”下跳变为“0”时，主触发器的状态不变。这时“非”门的输出为“1”，主触发器就可以将信号送到从触发器，使两者状态一致。例如主触发器为“1”态，当“非”门的输出上跳变为“1”时，由于从触发器的S=1和R=0，故使它也处于“1”态。
可见，在时钟脉冲来到之前（即C=0时），触发器的状态（即从触发器的状态）于主触发器的状态是一致的。
还可见到，这种触发器不会“空翻”。因为C=1期间，从触发器的状态不会改变；而等到C 下跳为“0”时，从触发器或翻转或保持原态，但主触发器的状态也不会改变。
逻辑功能分析：
1）J=1,K=1
设时钟脉冲来到之前，即C=0时，触发器的初始状态为“0”态，这时主触发器的S=JQ=1,R=KQ=0.当时时钟脉冲来到后，即C=1时，由于主触发器的S=1和R=0,故翻转为“1”态。当C从“1”下跳为“0”时，由于这时从触发器的S=1和R=0，它也就翻转为“1”态。反之，设初始状态为“1”态，这时主触发器的S=0和R=1，当C=1时，它翻转为“0”态；当C下跳为“0”时，从触发器也翻转为“0”态。可见JK触发器在J=K=1的情况下，来一个时钟脉冲，就使它翻转一次。这表明，在这情况下，触发器具有计数功能。
2）J=0,K=0
设触发器的初始状态为“0”态。当C=1时，由于主触发器的S=0和R=0，它的状态保持不变。当C下跳时，由于从触发器的S=0,R=1,也保持原态不变。如果初始状态为“1”态，也保持原态不变。
3）J=1,K=0
设触发器的初始状态为“0”态。当C=1时，由于主触发器的S=1和R=0,故翻转为“1”态。当C下跳时，由于从触发器的S=1和R=0，故也翻转为“1”态。如果初始状态为“1”态，主触发器由于S=0和R=0，当C＝1时保持原态不变；从触发器由于 S=1和R=0,当C下跳时也保持“1”态不变。
4）J=0,K=1
不论触发器原来处于什么状态，下一个状态一定是“0”态。
D触发器
D触发器可以由JK触发器加“非”门构成。
（a）图形符号 (b)状态表 (c)工作波形图
D触发器具有在时钟脉冲上升沿触发的特点，其逻辑功能为：输出端Q的状态随着输入端D的状态而变化，但总比输入端状态的变化晚一步，即某个时钟脉冲来到之后Q的状态和该脉冲来到之前D的状态一样。
寄存器
寄存器用来暂时存放参与运算的数据和运算结果，由具有存储功能的触发器组合起来构成。一个触发器只能寄存一位二进制数，要存多位数时，就得用多个触发器。常用的有四位，八位，十六位等寄存器。
寄存器存放数码的方式有并行和串行两种。
从寄存器取出数码的方式也有并行方式和串行方式两种。
寄存器常分为数码寄存器和移位寄存器两种，其区别在于有无移位的功能。
数码寄存器
这种寄存器只有寄存数码和清除原有数码的功能。
下图是由D触发器（上升沿触发）组成的四位数码寄存器。
无论寄存器原来的内容是什么，只要时钟脉冲CP上升沿到来，加在并行数据输入端的数据D0—D3就立即被送进寄存器中。当时钟脉冲CP消失后，寄存器就保持D3D2D12D0的状态不变。
移位寄存器
移位寄存器不仅有存放数码而且有移位的功能。所谓移位指：就是每当来一个正脉冲（时钟脉冲），触发器的状态便向右或向左移一位，也就是指寄存的数码可以在移位脉冲的控制下依次进行移位。
下图是由JK触发器组成的四位移位寄存器
工作过程：
F0接成D触发器，数码由D端输入。设寄存器的二进制数为“1011”，按移位脉冲（即时钟脉冲）的工作节拍从高位到低位依次串行送到D端。工作之初先清零。首先D=1，第一个移位脉冲的下降沿来到时使触发器F0翻转，Q0＝1，其他仍保持“0”态。接着D=0，第二个移位脉冲的下降沿来到时使F0和F1同时翻转，由于F1的J端为1，F0的J端为0，所以Q1＝1，Q0＝0，Q2和Q3仍为“0”。表22.2.1是其状态表，移位一次，存入一个新数码，直到第四个脉冲的下降沿来到时，存数结束。这时，可以从四个触发器的Q端得到并行的数码输出。如果再经过四个移位脉冲，则所存的“1011”逐位从Q3端串行输出。
计数器
计数器是数字系统中具有记忆功能的一种电路，它用以累计输入脉冲的个数，实现记数操作功能。一般由触发器构成。
计数器的种类很多，按各个触发器触发脉冲的来源可分为同步和异步计数器；按计数器进位方式可分为二进制，十进制及N进制计数器；按计数器中数值的增减情况可分为加法，减法和可逆计数器。
二进制
按二进制的规律累计脉冲个数，它也是构成其它进制计数器的基础。要构成n位二进制计数器，需用n个具有计数功能的触发器。
异步二进制加法计数器异步计数器：计数脉冲C不是同时加到各位触发器。最低位触发器由计数脉冲触发翻转，其他各位触发器有时需由相邻低位触发器输出的进位脉冲来触发，因此各位触发器状态变换的时间先后不一，只有在前级触发器翻转后,后级触发器才能翻转。
清
当J、K=1时，具有计数功能，每来一个脉冲触发器就翻转一次.在电路图中J、Ｋ悬空表示J、K=1高位的触发器在当相邻低位触发器由1变 0 时翻转
工作波形如下图
每个触发器翻转的时间有先后，与计数脉冲不同步
同步二进制加法计数器
同步计数器：计数脉冲同时接到各位触发器，各触发器状态的变换与计数脉冲同步。 三位同步二进制加法计数器 工作原理：
计数脉冲同时加到各位触发器上，当每个到来后触发器状态是否改变要看J 、K 的状态。 最低位触发器F0每一个脉冲就翻转一次；F1： 当Q 0=1时，再来一个脉冲则翻转一次； F2：
当Q 0=Q 1= 1时，再来一个脉冲则翻转一次。
十进制计数器
十进制计数器：
计数规律：“逢十进一”。它是用四位二进制数表示对应的十进制数，所以又称为二-十进制计数器。
四位二进制可以表示十六种状态，为了表示十进制数的十个状态，需要去掉六种状态，具体去掉哪六种状态，有不同的安排。十进制同步加法计数器电路
频
C Q 0 Q 1 Q
Q 0
Q 2
C Q 0
Q 1 Q
工作波形如图：
Q 3 Q 2 Q 1 Q 0
Q 0 Q 1 Q 2 Q 3
C 1 2 3 4 5 6 7 8 9 10
第十三章 几种常用的时序逻辑电路
第十三章几种常用的时序逻辑电路 一、填空题 1.与组合逻辑电路不同，时序逻辑电路的特点是：任何时刻的输出信号不仅与____________有关，还与____________有关，是______（a.有记忆性b.无记忆性）逻辑电路。 2.触发器是数字电路中______（a.有记忆 b.非记忆）的基本逻辑单元。 3.在外加输入信号作用下，触发器可从一种稳定状态转换为另一种稳定状态，信号终止，稳态_________（a.不能保持下去 b. 仍能保持下去）。 4. JK触发器是________（a.CP为1有效b.CP边沿有效）。 +=+是_______触发器的特性方程。 5.1n n n Q JQ KQ 6.1n n +=+是________触发器的特性方程，其约束条件为Q S RQ ___________。 +=+是_____触发器的特征方程。 7.1n n n Q TQ TQ 8.在T触发器中，若使T=____，则每输入一个CP，触发器状态就翻转一次，这种具有翻转功能的触发器称为'T触发器，它的特征方程是________________。 9.我们可以用JK触发器转换成其他逻辑功能触发器，令 __________________，即转换成T触发器；令_______________， 即转换为'T触发器；令________________，即转换成D触发器。10.我们可以用D触发器转换成其他逻辑功能触发器，令 __________________，即转换成T触发器；令_______________， 即转换为'T触发器。 11.寄存器存放数据的方式有____________和___________；取出数据的方式有____________和___________。 12.寄存器分为_________寄存器和__________寄存器。 13.双拍工作方式的数码寄存器工作时需_____________。
触发器和时序逻辑电路习题答案
第21章 触发器和时序逻辑电路 191、触发器按其工作状态是否稳定可分为( b )。 (a)RS 触发器，JK 触发器，D 触发器，T 触发器； (b)双稳态触发器，单稳态触发器，无稳态触发器； (c)主从型触发器，维持阻塞型触发器。 192、逻辑电路如图所示，当A=“1”时，基本RS 触发器( c )。 (a)置“1”； (b)置“0”； (c)保持原状态。 ≥1A ""1R D Q Q S D 193、 逻辑电路如图所示，分析C ，S ，R 的波形，当初始状态为“0”时，输出Q 是“0”的瞬间为( c )。 (a)1t ； (b)2t ； (c)3t 。 C S R t 1t 2t 3S C R D R S D Q Q 194、 某主从型JK 触发器，当J=K=“1”时，C 端的频率f=200Hz ，则Q 的频率为( c )。 (a)200Hz ； (b)400Hz ； (c)100Hz 。 195、逻辑电路如图所示，当A=“1”时，C 脉冲来到后JK 触发器( a )。 (a)具有计数功能； (b)置“0”； (c)置“1”。 ≥1 A J C R D K S D Q Q "" 1""1 196、 逻辑电路如图所示，A=“0”时，C 脉冲来到后D 触发器( b )。 (a)具有计数器功能； (b)置“0”； (c)置“1”。
D C Q Q & A 197、逻辑电路如图所示，分析C 的波形，当初始状态为“0”时，输出Q 是“0”的瞬间为( a )。 (a) 1t ； (b)2t ； (c)3t 。 D C Q Q C t 1t 2t 3 198、逻辑电路如图所示，它具有( a )。 (a)D 触发器功能； (b)T 触发器功能； (c)T'触发器功能。 J C R D K S D Q Q 1 199、逻辑电路如图所示，它具有( b )。 (a)D 触发器功能； (b)T 触发器功能； (c)T'触发器功能。 J C R D K S D Q Q 200、时序逻辑电路与组合逻辑电路的主要区别是( c )。 (a)时序电路只能计数，而组合电路只能寄存； (b)时序电路没有记忆功能，组合电路则有； (c)时序电路具有记忆功能，组合电路则没有。 201、寄存器与计数器的主要区别是( b )。 (a)寄存器具有记忆功能，而计数器没有； (b)寄存器只能存数，不能计数，计数器不仅能连续计数，也能存数； (c)寄存器只能存数，计数器只能计数，不能存数。 202、移位寄存器与数码寄存器的区别是( a )。 (a)前者具有移位功能，后者则没有； (b)前者不具有移位功能，后者则有； (c)两者都具有移位功能和计数功能。
时序逻辑电路试题
第五章时序电路 一、选择题 1．同步计数器和异步计数器比较，同步计数器的显著优点是。 A.工作速度高 B.触发器利用率高 C.电路简单 D.不受时钟C P控制。 2．把一个五进制计数器与一个四进制计数器串联可得到进制计数器。 3．下列逻辑电路中为时序逻辑电路的是。 A.变量译码器 B.加法器 C.数码寄存器 D.数据选择器 4.N个触发器可以构成最大计数长度（进制数）为的计数器。 》 5.N个触发器可以构成能寄存位二进制数码的寄存器。 +1 6．五个D触发器构成环形计数器，其计数长度为。 7．同步时序电路和异步时序电路比较，其差异在于后者。 A.没有触发器 B.没有统一的时钟脉冲控制 C.没有稳定状态 D.输出只与内部状态有关 8．一位8421B C D码计数器至少需要个触发器。 [ 9.欲设计0，1，2，3，4，5，6，7这几个数的计数器，如果设计合理，采用同 步二进制计数器，最少应使用级触发器。 10．8位移位寄存器，串行输入时经个脉冲后，8位数码全部移入寄存器中。 11．用二进制异步计数器从0做加法，计到十进制数178，则最少需要个触发器。 12．某电视机水平-垂直扫描发生器需要一个分频器将31500H Z的脉冲转换为60H Z的脉冲，欲构成此分频器至少需要个触发器。
13．某移位寄存器的时钟脉冲频率为100K H Z ，欲将存放在该寄存器中的数左移8 位，完成该操作需要 时间。 μS μS μS [ 14.若用J K 触发器来实现特性方程为AB Q A Q n 1n +=+，则J K 端的方程为 。 =A B ，K =B A + =A B ，K =B A =B A +，K =A B =B A ，K =A B 15．要产生10个顺序脉冲，若用四位双向移位寄存器CT74LS194来实现，需要 片。 16．若要设计一个脉冲序列为10的序列脉冲发生器，应选用 个触发器。 二、判断题（正确打√，错误的打×） 1．同步时序电路由组合电路和存储器两部分组成。（ ） 2．组合电路不含有记忆功能的器件。（ ） ~ 3．时序电路不含有记忆功能的器件。（ ） 4．同步时序电路具有统一的时钟CP 控制。（ ） 5．异步时序电路的各级触发器类型不同。（ ） 6．环形计数器在每个时钟脉冲CP 作用时，仅有一位触发器发生状态更新。（ ） 7．环形计数器如果不作自启动修改，则总有孤立状态存在。（ ） 8．计数器的模是指构成计数器的触发器的个数。（ ） 9．计数器的模是指对输入的计数脉冲的个数。（ ） 10．D 触发器的特征方程Q n +1=D ，而与Q n 无关，所以，D 触发器不是时序电路。（ ） 11．在同步时序电路的设计中，若最简状态表中的状态数为2N ，而又是用N 级 触发器来实现其电路，则不需检查电路的自启动性。（ ） 12．把一个5进制计数器与一个10进制计数器串联可得到15进制计数器。（ ） < 13．同步二进制计数器的电路比异步二进制计数器复杂，所以实际应用中较少使 用同步二进制计数器。（ ） 14．利用反馈归零法获得N 进制计数器时，若为异步置零方式，则状态S N 只是 短暂的过渡状态，不能稳定而是立刻变为0状态。（ ）
第六章 时序逻辑电路(阎)
第六章时序逻辑电路
6.1 概述 一、时序逻辑电路的特点 1.功能上：任一时刻的输出不仅取决于该时刻的输入， 还与电路原来的状态有关。 例：串行加法器，两个多位数从低位到高位逐位相加 2. 电路结构上 ①一定包含存储电路 ②存储器状态和输入变量共同决 定输出.
二、时序电路的一般结构形式与功能描述方法
可以用三个方程组来描述：?????===),...,,,...,,(... ),...,,,,....,,() ,(21211212111l j l i q q q x x f y q q q x x x f y Q X F Y 输出方程?????===),...,,,,...,,(...),...,,,,...,,(),(21211212111l i k l i q q q x x x g z q q q x x x g z Q X F Y 驱动方程?????===+++) ,...,,,,...,,(...),...,,,,...,,() ,(2121121211111n l n n i l n l n l n n i n n n q q q z z z h q q q q z z z h q Q Z H Q 状态方程
三、时序电路的分类 1、同步时序电路与异步时序电路 同步：存储电路中所有触发器的时钟使用统一的cp, 触发器状态变化发生在同一时刻。 异步：没有统一的cp,触发器状态的变化有先有后。 2、Mealy 型和Moore 型 Mealy 型：Moore 型：仅取决于电路状态有关、与) Q (F Y Q X ) Q ,X (F Y ==
第21章习题 触发器和时序逻辑电路
第21章时序逻辑电路 S13101B 在逻辑电路中，任意时刻的输出状态仅取决于该时刻输入信号的状态，而与信号作用前电路的状态无关，这种电路称为。因此，在电路结构上一般由 组合而成。 解： 组合逻辑电路，门电路 S13102B 在任何时刻，输出状态仅仅决定于同一时刻各输入状态的组合，而与电路以前所处的状态无关的逻辑电路称为，而若逻辑电路的输出状态不仅与输出变量的状态有关，而且还与系统原先的状态有关，则称其为。 解： 组合逻辑电路，时序逻辑电路。 S13102I 在同步计数器中，各触发器的CP输入端应接时钟脉冲。 解： 同一 S13201B 有四个触发器的二进制计数器，它的计数状态有( )。 A. 8 B. 16 C. 256 D. 64 解： B S13104B 个逻辑电路，如果某一给定时刻t的输出不仅决定于该时刻t的输入，而且还决定于该时刻前电路所处的状态，则这样的电路称为电路。 解： 时序 S13105B 一个逻辑电路，如果某一给定时刻t的稳态输出仅决定于该时刻的输入，而与t前的状态无关，则这样的电路称为电路。 解： 组合 S13106B 按触发器状态更新方式划分，时序电路可分为和两大类。 解： 同步、异步 S13108B 计数器中有效状态的数目，称为计数器的。 解： 模或长度
S13106N 如图所示电路是 步 进制计数据。 解： 异，十六 S13107N 如图所示电路是 步，长度为 的 法计数器。 解： 异，8，加 S13108N 在如图所示电路中，若将第二级、第三级触发器的CP 改接在21Q Q 、上，则该电路是 步，长度为 的 法计数器。 解： 异，8，减 S13110N 如图所示电路是 步，长度为 的 法计数器。 解： 异，4，加 S13111N 如图所示电路是 步，长度为 的 法计数器。 解： 异，8，减
触发器、时序逻辑电路
第12 章习题 12-1填空题 1. 数字电路分为组合逻辑和时序逻辑两大类。 2. 时序逻辑电路的输出取决于输入状态和输入前的输出状态，因此电路具有记忆功能。触发器是构成时序逻辑电路的基本单元，其本身也由门电路构成，但其中包含有反馈环节，因此它是时序逻辑电路的基本单元。 3. 集成触发器的置1端可以根据需要预先将触发器置1，置0 端可以根据需要预先将触发器置0，而不受时序脉冲的同步控制。 4. 计数器统计的是CP脉冲的个数，它有3种分类方法，按计数进位不同，分为二进制、十进制和任意进制计数器；按计数规律不同，分为加法、减法和可逆计数器；按计数器中触发器翻转是否同步分为同步计数器和异步计数器，其中同步计数器的计数速度较快。 5. 寄存器是一种能够接收、暂存、传递数码或指令等信息的逻辑部件，它一般由触发器构成，且每个触发器只能存储1 位二进制信息。 6. 半导体存储器有两种，一种称为随机存取存储器，简称RAM；另一种称为只读存储器，简称ROM。 7. 存储器的存储容量是指存储器能够存储0 和1 的个数，一般用 字数×位数来表示。字数指字线的数目，位数指数据线的总的数目。
8. 移位寄存器按移位方向的不同分为左移寄存器、右移寄存器和 双向移位寄存器。 9. 在所有触发器中，JK 触发器的逻辑功能是最完善的，它没有同步触发器的空翻现象，也没有同步触发器状态不定的现象，而且比D触发器和T触发器的功能齐全。 10. JK触发器的逻辑功能是J=0，K=0时，Q=0 ；J=0，K=1时，Q=0 ；J=1，K=0时，Q=1 ；J=1，K=1时，翻转。输入信号过后保持输入信号到来时的功能称为记忆功能，翻转功能称为计数功能。 11. D触发器的逻辑功能可概括为输出端Q的状态永远与输入端D的状态相同，但在画波形图时应为D触发器的Q态与输入端的D态相同。 12. RS触发器的逻辑功能可概括为：R端和S端同时无效时，触发器 保持原状态；R端和S端同时有效时，触发器处于不定状态；R端有效，S端无效时，触发器处于1状态；R端无效，S端有效时，触发器处于0 状态。 13. 某压力报警系统的逻辑电路如图12-42所示。已知压力传感器压力安全时输出为0，压力不安全时输出为1。按钮开关S是供维修人员使用的。通过阅读逻辑电路图可知:
触发器是构成时序逻辑电路的基本单元
触发器是构成时序逻辑电路的基本单元，触发器按逻辑功能分为RS触发器、JK触发器、D触发器、T触发器和T′触发器等多种类型；按其电路结构分为主从型触发器和维持阻塞型触发器等。 1．JK触发器 （1）JK触发器符号及功能 JK触发器有两个稳定状态：一个状态是Q＝1，Q=0，称触发器处于“1”态，也叫置位状态；另一个状态是Q＝0，Q＝1，称触发器处于“0”态，也叫复位状态。JK触发器具有“置0”、“置1”、保持和翻转功能，符号如图l所示。 反映JK触发器的Q n和Q n、J、K之间的逻辑关系的状态表见表1。状态表中，Qn表示时钟脉冲来到之前触发器的输出状态，称为现态，Q n+1表示时钟脉冲来到之后的状态，称为次态。
图l JK触发器符号表1 JK触发器的状态表 JK触发器的特性方程为 JK触发器的种类很多，有双JK触发器74LS107，双JK触发器74LS114，741S112，74HC73，74HCT73等，有下降沿触发的，也有上升沿触发的。图l所示的JK触发器是下降沿触发的。
（2）双JK触发器74LS76 74LS76是有预置和清零功能的双JK触发器，引脚如图2所示，有16个引脚。功能表见表2，74LS76是下降沿触发的。 图2 74LS76引脚图表 2 74LS76的功能表 ①当R D＝0，S D＝1时
不论CP，J，K如何变化，触发器的输出为零，即触发器为“0”态。由于清零与CP脉冲无关，所以称为异步清零。 ②当R D＝1，S D＝0时 不论CP，J，K如何变化，触发器可实现异步置数，即触发器处于“1”态。 ③当R D＝1，S D＝1时 只有在CP脉冲下降沿到来时，根据J，Κ端的取值决定触发器的状态，如无CP脉冲下降沿到来，无论有无输人数据信号，触发器保持原状态不变。 2．D触发器 （1）D触发器符号及功能 D触发器具有置“0”和置“1”功能，其逻辑符号如图3所示，其逻辑功能为：在CP上升沿到来时，若D＝I，则触发器置1；若D＝0，则触发器置0，D触发器的特性方程为 D触发器的状态表见表3
第五章时序逻辑电路
第五章时序逻辑电路
第五章 触发器 本章教学目的、要求： 1. 掌握各种触发器的逻辑功能和工作原理。 2. 熟悉各种触发器的电路结构及动作特点。 3. 了解不同功能触发器之间的相互转换。 重点：触发器的逻辑功能和动作特点。 难点：触发器的不同电路结构及各自的动作特点。 第一节 概 述 触发器:(Flip-Flop)能存储一位二进制信号的基本单元。用FF 表示。 特点： 1．具有两个能自行保持的稳定状态，用来表示逻辑状态的0和1，或二进制数的0和1。 2．根据不同的输入信号可以置成 1 或 0 状态。 根据电路结构不同分为：基本RS 触发器、同步RS 触发器、主从触发器、边沿触发器。 按逻辑功能分：RSFF 、DFF 、JKFF 、TFF 等。 3．根据存储数据的原理不同分为：静态触发器和动态触发器。 第二节 SR 锁存器 一、电路结构与工作原理 1.电路结构和工作原理： 触发器的1状态：0,1='=Q Q 触发器的0状态：1,0='=Q Q ① 当R'D =0， S' D =1时，无论触发器原来处于什么状态，其次态一定为0，即Q =0，Q' =1，称触发器处于置0(复位)状态。 ② 当R'D =1，S'D =0时，无论触发器原来处于什么状态，其次态一定为1，即Q =1，Q'=0， S R 图形符号 Q Q ' D 'S D 'R 置位端 或置1 复位端 或 Q Q ' D 'S D 'R 电路结构
称触发器处于置1(置位)状态。 ③ 当R'D =1，S'D =1时，触发器状态不变，即Q *=Q ，称触发器处于保持(记忆)状态。 ④ 当R'D =0，S'D =0时，两个与非门输出均为1(高电平)，此时破坏了触发器的互补输出关系，而且当R'D 、S'D 同时从0变化为1时，由于门的延迟时间不一致，使触发器的次态不确定，即Q *=?，这种情况是不允许的。因此规定输入信号R'D 、S'D 不能同时为0，它们应遵循R'D + S'D =1的约束条件。 从以上分析可见，基本RS 触发器具有置0、置1和保持的逻辑功能，通常称S'D 为置1端或置位(SET)端，R'D 称为置0或复位(RESET)端，因此该触发器又称为置位—复位(SetReset)触发器或R D S D 触发器，其逻辑符号如上图所示。因为它是以R'D 和S'D 为低电平时被清0和置1的，所以称R'D 、S'D 低电平有效，且在图中输入端加有小圆圈。 2．逻辑功能的描述 ①特性表 用与非门构成的基本RSFF 也可用右表描述。 只需将表中的R'D 和S'D 看作是该触发器输入信号 ②特性方程： ③状态转换图：(简称状态图) *='+=D D D D R S Q R S Q R = 0 R = ×S =0S =× R =0 R = 1S = 0 置1 置0 不允许 保持
第6章-时序逻辑电路.
6 时序逻辑电路 6.1.1 已知一时序电路的状态表如表题6.1.1所示，A为输入信号，试作出相应的状态图。 解：由状态图的概念及已知的状态表，可画出对应的状态图，如图题解6.1.1所示。 6.1.2已知状态表如表题6.1.2所示，输入为X1X0，试作出相应的状态图。 解：根据表题6.1.2所示的状态表，作出对应的状态图如图题解6.1.2所示。
6.1.3已知状态图如图题6.1.3所示，试列出它的状态表。 解：按图题6.1.3列出的状态表如表题解6.1.3所示。 6.1.5 图题6.1.5所示是某时序电路的状态图，设电路的初始状态为01，当序列A=100110（自左至右输入）时，求该 电路输出Z的序列。 解：由图题6.1.5所示的状态图可知，当初态为01，输入信号的序列A=100110时，该时序 电路将按图题解6.1.5所示的顺序改变状态，因而对应的输出序列为Z=011010。
6.1.6已知某时序电路的状态表如表题6.1.6所示，输入A，试画出它的状态图。如果电路的初始状态在b，输入信号A一次是0、1、0、1、1、1、1，试求出其相应的输出。 解：根据表题6.1.6所示的状态表，可直接画出与其对应的状态图，如图题解6.1.6（a）当从初态b开始，依次输入0、1、0、1、1、1、1信号时，该时序电路将按图题解6.1.6（b）所示的顺序改变状态，因而其对应的输出为1、0、1、0、1、0、1。 6.2 同步时序逻辑电路的分析 6.2.1 试分析图题6.2.1（a）所示时序电路，画出其状态表和状态图。设电路的初始状态为0，试画出6.2.1（b）所示波形作用下，Q和Z的波形图。
第十三章 时序逻辑电路
第十三章时序逻辑电路 第十四章脉冲的产生和整形电路 盐城技师学院 一、填空题（每格1分，共20分） 1、时序电路是由和组成。 2、时序逻辑电路在逻辑功能方面的特点是电路的输出状态不仅与 有关，而且与有关。 3、一个十进制为37，则对应的二进制数为，对应的8421BCD码 为。 4、一个四位8421BCD码十进制加法计数器，若初始状态为0000，输入第 七个脉冲后，计数器的状态为，输入第十个脉冲后，计数器的状态为。 5、一个七段数码管显示器，输入为高电平时数码管发光，则当 abcdefg=1011011时，显示的十进制数为。 6、施密特触发器是一个有的反相器，是一个稳态触发 器，具有特性。 7、多谐荡器没有，电路不停地在两个之间转换，而这个 转换的快慢主要取决于的速度。 8、单稳态触发器在脉冲电路中广泛应用于电路的、等方面。 9、施密特触发器的主要用途有、和。 二、判断题（每题2分。共16分） （）1、移位寄存器可以并行输出，也可以串输出。
（）2、多谐振荡器输出的们号是正弦波。 （）3、有8个触发器的二进制异步计数器能表达到56种状态。 （）4、编码是译码的逆过程。 （）5、数码寄存器不但具有寄存器数码的功能，而且还有数码移位的功能。 ( ) 6、单稳态触发器电路的最大工作频率由外加觖发脉冲的频率决定。（）７、由三个触发器组成的二进制加法计数器，计数器最大的模是10。（）８、构成计数器电路的器件必须具有记忆功能。 三、选择题（每题4分，共32分） 1、一个十进制计数器，至少需要几个触发器构成？（） A、2个 B、3个 C、4个 D、5个 2、一个八进制计数器，最多能记忆（）个脉冲，第（）个脉冲到来后， 向高位进一。 A、7 B、8 C、9 D、10 3、一个512位移位寄存器用作廷迟线，如果时钟频率是4MHZ，则数据通 过该廷迟线的时间为（） A、128us B、127.75us C、256us D、125us 4、下列电路中不属于时序电路的是（） A、计数器 B、数码寄存器 C、译码器 D、触发器 5、施密特触发器常用于对脉冲波形的（） A、延时和定时 B、计数与寄存 C、整形与变换
触发器是构成时序逻辑电路的
触发器是构成时序逻辑电路的基本单元
触发器是构成时序逻辑电路的基本单元
触发器是构成时序逻辑电路的基本单元，触发器按逻辑功能分为RS触发器、JK触发器、D触发器、T 触发器和T′触发器等多种类型；按其电路结构分为主从型触发器和维持阻塞型触发器等。 1．JK触发器 （1）JK触发器符号及功能 JK触发器有两个稳定状态：一个状态是Q＝1，Q=0，称触发器处于“1”态，也叫置位状态；另一个状态是Q＝0，Q＝1，称触发器处于“0”态，也叫复位状态。JK触发器具有“置0”、“置1”、保持和翻转功能，符号如图l所示。 反映JK触发器的Q n和Q n、J、K之间的逻辑关系的状态表见表1。状态表中，Qn表示时钟脉冲来到之前触发器的输出状态，称为现态，Q n+1表示时钟脉冲来到之后的状态，称为次态。
图l JK触发器符号表1 JK触发器的状态表 JK触发器的特性方程为 JK触发器的种类很多，有双JK触发器74LS107，双JK触发器74LS114，741S112，74HC73，74HCT73等，有下降沿触发的，也有上升沿触发的。图l所示的JK触发器是下降沿触发的。 （2）双JK触发器74LS76 74LS76是有预置和清零功能的双JK触发器，引脚如图2所示，有16个引脚。功能表见表2，74LS76是下降沿触发的。
图2 74LS76引脚图表 2 74LS76的功能表 ①当R D＝0，S D＝1时 不论CP，J，K如何变化，触发器的输出为零，即触发器为“0”态。由于清零与CP脉冲无关，所以称为异步清零。 ②当R D＝1，S D＝0时
不论CP，J，K如何变化，触发器可实现异步置数，即触发器处于“1”态。 ③当R D＝1，S D＝1时 只有在CP脉冲下降沿到来时，根据J，Κ端的取值决定触发器的状态，如无CP脉冲下降沿到来，无论有无输人数据信号，触发器保持原状态不变。 2．D触发器 （1）D触发器符号及功能 D触发器具有置“0”和置“1”功能，其逻辑符号如图3所示，其逻辑功能为：在CP上升沿到来时，若D＝I，则触发器置1；若D＝0，则触发器置0，D触发器的特性方程为 D触发器的状态表见表3 图3 D触发器的逻辑符图3 D触发器的逻辑符
第八章时序逻辑电路学习资料
第八章时序逻辑电路
第八章时序逻辑电路 第一节寄存器 一、单项选择题 1.N个触发器可以构成能寄存位二进制数码的寄存器。（） A.N-1 B.N C.N+1 D.2N 2.存储8位二进制信息要个触发器。 A.2 B.3 C.4 D.8 3.8位移位寄存器，串行输入时经个脉冲后，8位数码全部移入寄存器中。 A.1 B.2 C.4 D.8 4.有一个左移移位寄存器，当预先置入1011后，其串行输入固定接0，在4个移位脉冲CP作用下，四位数据的移位过程是（） A.1011-0110-1100-1000-0000 B.1011-0101-0010-0001-0000 C.1011-1100-1101-1110-1111 D.1011-1010-1001-1000-0111 5.由三级触发器构成环形计数器的计数摸值为（ ) A.8 B.6 C.3 D.16 6.如图8-7所示电路的功能为（）A.并行输入寄存器 B.移位寄存器 C.计数器 D.序列信号发生器 7.由四位移位寄存器构成的顺序脉冲发生器可产生个顺序脉冲。（） A.2 B.4 C.8 D.16 8.现欲将一个数据串延时4个CP的时间，则最简单的办法采用（） A.4位并行寄存器 B.4位移位寄存器 C.4进制计数器 D.4位加法器 二、判断题 1.时序电路中不含有记忆功能的器件。（ ) 2.移位寄存器74LS194可串行输入并行输出，但不能串行输入串行输出。（） 仅供学习与交流，如有侵权请联系网站删除谢谢2
3.时序逻辑电路在某一时刻的输出状态与该时刻之前的输入信号无关。（ ) 4.时序电路一定不要组合电路。（） 三、多项选择题 1.寄存器按照功能不同可分为（） A.数据寄存器 B.移位寄存器 C.暂存器 D.计数器 2.数码寄存器的特点是（） A.存储时间短 B.速度快 C.可做高速缓冲器 D.一旦停电后存储数码全部消失 3.移位寄存器按移位方式可分为（） A.左移移位寄存器 B.右移移位寄存器 C.双向移位寄存器 D.集成移位寄存器 第二节计数器 一、填空题1.触发器有个稳定状态，它可以记录位二进制码，存储8位二进制信息需要个触发器。 2.按进位体制的不同，计数器可分为计数器和计数器等；按计数过程中数字增减趋势的不同，计数器可分为计数器、计数器和计数器。 3.要构成五进制计数器，至少需要个触发器。 4.设集成十进制（默认为8421码）加法计数器的初态为Q3Q2Q1Q0=1001，则经过5个CP 脉冲以后计数器的状态为 . 5.在各种寄存器中，存放N位二进制数码需要个触发器。 二、单项选择题 1.按各触发器的CP所决定的状态转换区分，计数器可分为计数器。（） A.加法、减法和可逆 B.同步和异步 C.二、十和N进制 D.以上均不正确 2.将一个D触发器处于技术状态时，下列做法正确的是（） A.D端接固定高电平 B.D端悬空 C.D端与Q端相联 D.D与Q非端相联 仅供学习与交流，如有侵权请联系网站删除谢谢3
第5章 时序逻辑电路思考题与习题题解
思考题与习题题解 5-1填空题 （1）组合逻辑电路任何时刻的输出信号，与该时刻的输入信号有关；与电路原来所处的状态无关；时序逻辑电路任何时刻的输出信号，与该时刻的输入信号有关；与信号作用前电路原来所处的状态有关。 （2）构成一异步n2进制加法计数器需要 n 个触发器，一般将每个触发器接成计数或T’型触发器。计数脉冲输入端相连，高位触发器的 CP 端与邻低位Q端相连。 （3）一个4位移位寄存器，经过 4 个时钟脉冲CP后，4位串行输入数码全部存入寄存器；再经过 4 个时钟脉冲CP后可串行输出4位数码。 （4）要组成模15计数器，至少需要采用 4 个触发器。 5-2 判断题 （1）异步时序电路的各级触发器类型不同。（×）（2）把一个5进制计数器与一个10进制计数器串联可得到15进制计数器。（×）（3）具有 N 个独立的状态，计满 N 个计数脉冲后，状态能进入循环的时序电路，称之模N计数器。（√）（4）计数器的模是指构成计数器的触发器的个数。（×） 5-3 单项选择题 （1）下列电路中，不属于组合逻辑电路的是（D）。 A.编码器 B.译码器 C. 数据选择器 D. 计数器 （2）同步时序电路和异步时序电路比较，其差异在于后者( B )。 A.没有触发器 B.没有统一的时钟脉冲控制 C.没有稳定状态 D.输出只与内部状态有关 （3）在下列逻辑电路中，不是组合逻辑电路的有( D )。 A.译码器 B.编码器 C.全加器 D.寄存器 （4）某移位寄存器的时钟脉冲频率为100KHz，欲将存放在该寄存器中的数左移8位，完成该操作需要（B）时间。 A.10μS B.80μS C.100μS D.800ms （5）用二进制异步计数器从0做加法，计到十进制数178，则最少需要（ C ）个触发器。 A.6 B.7 C.8 D.10 （6）某数字钟需要一个分频器将32768Hz的脉冲转换为1HZ的脉冲，欲构成此分频器至少需要（B）个触发器。 A.10 B.15 C.32 D.32768 （7）一位8421BCD码计数器至少需要（B）个触发器。 A.3 B.4 C.5 D.10
第13章触发器及时序逻辑电路习题汇总
第十三章触发器和时序逻辑电路 13.1重点内容提要 时序逻辑电路由组合逻辑电路和具有记忆作用的触发器构成。时序逻辑电路的特点是：其输出不仅仅取决于电路的当前输入，而且还与电路的原来状态有关。 1．双稳态触发器 双稳态触发器的特点： 1）.有两个互补的输出端Q 和Q。 2）．有两个稳定状态。“1”状态和“0” 状态。通常将Q = 1和Q= 0 称为“1”状态，而把Q = 0和Q = 1称为“0” 状态。 3）．当输入信号不发生变化时，触发器状态稳定不变。 4）．在一定输入信号作用下，触发器可以从一个稳定状态转移到另一个稳定状态。 按其逻辑功能，触发器可分为：RS触发器，JK触发器、D触发器、T触发器和T’触发器。 各时钟控制触发器的逻辑符号和逻辑功能见表13.1.1： 把一种已有的触发器通过加入转换逻辑电路，可以转换成为另一种功能的触发器。 2．同步时序逻辑电路的分析
同步时序逻辑电路的分析步骤如下： 1．由给定的逻辑电路图写出下列各逻辑方程式： （1）各触发器的特性方程。 （2）各触发器的驱动方程。 （3）时序电路的输出方程。 2．将驱动方程代入相应触发器的特性方程，求得电路的状态方程（或次态方程）。 3．根据状态方程和输出方程，列出该时序电路的状态表，画出状态转换图或时序图。 4．根据电路的状态转换图说明该时序逻辑电路的逻辑功能。 3．典型的时序逻辑电路 在数字系统中，最典型的时序逻辑电路是寄存器和计数器。 1）寄存器 寄存器是用来存储数据或运算结果的一种常用逻辑部件。寄存器的主要组成部分是在双稳态触发器基础上加上一些逻辑门构成。按功能分，寄存器分为数码寄存器和移位寄存器。移位寄存器是既能寄存数码，又能在时钟脉冲的作用下使数码向高位或向低位移动的逻辑功能部件。通常有左移寄存器、右移寄存器、双向移位寄存器和循环移位寄存器。移位寄存器可实现数据的串行、并行转换，数据的运算和数据的处理等。 2）计数器 计数器是一种对输入脉冲数目进行计数的时序逻辑电路，被计数的脉冲信号称为计数脉冲。计数器除计数外，还可以实现定时、分频等，在计算机及数字系统中应用极广。 计数器种类很多，通常有如下不同的分类方法。 （1）按逻辑功能可分为加法计数器、减法计数器和可逆计数器。 （2）按计数进制可分为二进制计数器、十进制计数器和任意进制计数器等。 （3）按工作方式可分为同步计数器和异步计数器。 集成电路74161型四位同步二进制计数器 图13.1.1为74161型四位同步二进制可预置计数器的外引线排列图及其逻辑符号，其中D R 是异步 (a ) 外引线排列图 (b ) 逻辑符号 图13.1.1 74161型四位同步二进制计数器 清零端，LD 是预置数控制端，0123A A A A 是预置数据输入端，EP 和ET 是计数控制端，Q 3Q 2Q 1Q 0是计数输出端，RCO 是进位输出端。74161型四位同步二进制计数器具有以下功能： ① 异步清零。D R =0时，计数器输出被直接清零，与其他输入端的状态无关。 ② 同步并行预置数。在D R =1条件下，当LD =0且有时钟脉冲CP 的上升沿作用时，3A 、2A 、1A 、0A 输入端的数据3d 、2d 、1d 、0d 将分别被3Q 、2Q 、1Q 、0Q 所接收。 ③ 保持。在D R LD ==1条件下，当=?EP ET 0，不管有无CP 脉冲作用，计数器都将保持原有状态
电子技术习题解答触发器和时序逻辑电路及其实际应用习题解答
第8章 触发器和时序逻辑电路及其应用习题解答 8.1 已知基本RS 触发器的两输入端D S 和D R 的波形如图8-33所示，试画出当基本RS 触发器初始状态分别为0和1两种情况下，输出端Ｑ的波形图。 图8-33 习题8.1图 解：根据基本RS 触发器的真值表可得：初始状态为0和1两种情况下，Ｑ的输出波形分别如下图所示： 习题8.1输出端Ｑ的波形图 8.2 已知同步RS 触发器的初态为0，当S 、R 和CP 的波形如图8-34所示时，试画出输出端Ｑ的波形图。 图8-34 题8.2图 解：根据同步RS 触发器的真值表可得：初始状态为0时，Ｑ的输出波形分别如下图所示：
习题8.2输出端Ｑ的波形图 8.3 已知主从JK触发器的输入端CP、J和K的波形如图8-35所示，试画出触发器初始状态分别为0时，输出端Ｑ的波形图。 图8-35 习题8.3图 解：根据主从JK触发器的真值表可得：初始状态为0情况下，Ｑ的输出波形分别如下图所示： 习题8.3输出端Ｑ的波形图 8.4 已知各触发器和它的输入脉冲CP的波形如图8-36所示，当各触发器初始状态均为1时，试画出各触发器输出Ｑ端和Q端的波形。
图8-36 习题8.4图 解：根据逻辑图及触发器的真值表或特性方程，且将驱动方程代入特性方程可得状态方程。即：（a ）J ＝K ＝1；Ｑn ＋ 1＝n Ｑ，上升沿触发（ｂ）J ＝K ＝1；Ｑn ＋ 1＝n Ｑ， 下降沿触发 （ｃ）K ＝0，J ＝1；Ｑn ＋ 1＝J n Ｑ＋K Ｑn ＝1，上升沿触发 （ｄ）K ＝1，J ＝n Ｑ；Ｑn ＋ 1＝J n Ｑ＋K Ｑn ＝n Ｑn Ｑ＋０·Ｑn ＝n Ｑ，上升沿触发 （ｅ）K ＝Ｑn ，J ＝n Ｑ；Ｑn ＋ 1＝J n Ｑ＋K Ｑn ＝n Ｑn Ｑ＋０＝n Ｑ，上升沿触发 （ｆ）K ＝Ｑn ，J ＝n Ｑ；Ｑn ＋ 1＝J n Ｑ＋K Ｑn ＝n Ｑn Ｑ＋０＝n Ｑ，下降沿触发， 再根据边沿触发器的触发翻转时刻，可得当初始状态为1时，各个电路输出端Ｑ的波形分别如图（a ）、（b ）、（c ）、（d ）、（e ）和（f ）所示，其中具有计数功能的是：（a ）、（b ）、（d ）、（e ）和（f ）。各个电路输出端Ｑ的波形与相应的输出端Ｑ的波形相反。 习题8.4各个电路输出端Ｑ的波形图
实验三 时序逻辑电路
实验三时序逻辑电路 学习目标： 1、掌握时序逻辑电路的一般设计过程 2、掌握时序逻辑电路的时延分析方法，了解时序电路对时钟信号相关参数的基本要求 3、掌握时序逻辑电路的基本调试方法 4、熟练使用示波器和逻辑分析仪观察波形图 实验内容： 1、广告流水灯（第9 周课内验收）用触发器、组合函数器件和门电路设计一个广告流水灯，该流水灯由8 个LED 组成，工作时始终为1 暗7 亮，且这一个暗灯循环右移。 (1) 写出设计过程，画出设计的逻辑电路图，按图搭接电路 (2) 将单脉冲加到系统时钟端，静态验证实验电路 (3) 将TTL 连续脉冲信号加到系统时钟端，用示波器观察并记录时钟脉冲CP、触发器的输出端Q2、Q1、Q0 和8 个LED 上的波形。 2、序列发生器（第10 周课内实物验收计数器方案）分别用MSI 计数器和移位寄存器设计一个具有自启动功能的01011 序列信号发生器 (1) 写出设计过程，画出电路逻辑图 (2) 搭接电路，并用单脉冲静态验证实验结果 (3) 加入TTL 连续脉冲，用示波器观察观察并记录时钟脉冲CLK、序列输出端的波形。 3、4 位并行输入-串行输出曼切斯特编码电路（第10周课内验收，基础要求占70%，扩展要求占30%） 在电信与数据存储中, 曼彻斯特编码（Manchester coding），又称自同步码、相位编码（phase encoding，PE），它能够用信号的变化来保持发送设备和接收设备之间的同步，在以太网中，被物理层使用来编码一个同步位流的时钟和数据。曼彻斯特编码用电压的变化来分辨0 和1，从高电平到低电平的跳变代表0，而从低电平到高电平的跳变代表1。信号的保持不会超过一个比特位的时间间隔。即使是0 或1 的序列，信号也将在每个时间间隔的中间发生跳变。这种跳变将允许接收设备的时钟与发送设备的时钟保持一致，图3.1 为曼切斯特编码的例子。 设计一个电路，它能自动加载4 位并行数据，并将这4位数据逐个串行输出（高位在前），每个串行输出位都被编码成曼切斯特码，当4 位数据全部传输完成后，重新加载新数据，继续传输，如图3.2 所示。
触发器和时序逻辑电路测试题
触发器和时序逻辑电路测试题 （十二章，十三章） 一、填空题 1、存放N为二进制数码需要_______个触发器。 2、一个四位二进制减法计数器状态为_______时，在输入一个计数脉冲，计数状 态为1111，然后向高位发_____信号。 3、时序逻辑电路在结构方面的特点是;由具有____逻辑门电路和具有______的 触发器两部分组成。 4、十进制计数器最少要用______个触发器。 5、用N个触发器可以构成存放_______位二进制代码寄存器。 6、在数字电路系统中，按逻辑功能和电路特点，各种数字集成电路可分位 ________逻辑电路和_________逻辑电路两大类。 7、8421BCD码位1001，它代表的十进制是_________。 8、8421BCD码的二一进制计数器当前计数状态是1000，再输入三个计数脉冲， 计数状态位________。 9、数码寄存器主要由______和______组成，起功能是用来暂存_______数码。 10、同步计数器各个触发器的状态转换，与________同步，具有______特点。 11、寄存器在断电后，锁存的数码_______。 12、4个触发器构成8421BCD码计数器，共有______个无效状态，即跳过二 进制数码_________到______6个状态。 二、判断题、 1、移位寄存器每输入一个脉冲时，电路中只有一个触发器翻转。（） 2、移位寄存器即可并行输出也可串行输出。（） 3、右移寄存器存放的数码将从低位到高位，依次串行输入。（） 4、八位二进制能表示十进数的最大值是256. （） 5、表示一位十进制数至少需要二位二进制。（） 6、触发器实质上就是一种功能最简单的时序逻辑电路，是时序逻辑存储记忆的基础。（） 7、数码寄存器存放的数码可以并行输入也可以串行输入。（） 8、显示器属于时序逻辑电路类型。（） 9、计数器、寄存器和加法器都属于时序逻辑电路。（） 10、时序逻辑电路具有记忆功能。（） 11、用4个触发器可构成4位二进制计数器。（）
第5章--时序逻辑电路习题解答
5-1 分析图5.77所示时序电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图和时序图。 CLK Z 图5.77 题 5-1图 解：从给定的电路图写出驱动方程为： 0012 10 21()n n n n n D Q Q Q D Q D Q ?=??=?? =?? e 将驱动方程代入D 触发器的特征方程D Q n =+1 ，得到状态方程为： 10012110 12 1()n n n n n n n n Q Q Q Q Q Q Q Q +++?=??=??=??e 由电路图可知，输出方程为 2 n Z Q = 根据状态方程和输出方程，画出的状态转换图如图题解5-1(a ）所示，时序图如图题解5-1(b ）所示。 题解5-1(a ）状态转换图
1 Q 2/Q Z Q 题解5-1(b ）时序图 综上分析可知，该电路是一个四进制计数器。 5-2 分析图5.78所示电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图。A 为输入变量。 Y A 图5.78 题 5-2图 解：首先从电路图写出驱动方程为： () 0110101()n n n n n D AQ D A Q Q A Q Q ?=? ?==+?? 将上式代入触发器的特征方程后得到状态方程 () 1011 10101()n n n n n n n Q AQ Q A Q Q A Q Q ++?=? ?==+?? 电路的输出方程为： 01n n Y AQ Q = 根据状态方程和输出方程，画出的状态转换图如图题解5-2所示
Y A 题解5-2 状态转换图 综上分析可知该电路的逻辑功能为： 当输入为0时，无论电路初态为何，次态均为状态“00”，即均复位； 当输入为1时，无论电路初态为何，在若干CLK 的作用下，电路最终回到状态“10”。 5-3 已知同步时序电路如图5.79(a)所示，其输入波形如图5.79 (b)所示。试写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图和时序图，并说明该电路的功能。 X (a) 电路图 1234CLK 5678 X (b)输入波形 图5.79 题 5-3图 解：电路的驱动方程、状态方程和输出方程分别为： 0010110001101101 1, ,n n n n n n n n n n J X K X J XQ K X Q X Q XQ X Q XQ Q XQ XQ XQ Y XQ ++?==??==???=+=?? ?=+=+?= 根据状态方程和输出方程，可分别做出11 10,n n Q Q ++和Y 的卡诺图，如表5-1所示。由此 做出的状态转换图如图题解5-3（a)所示，画出的时序图如图题解5-3（b ）所示。