三种加法器

三种加法器

加法器是为了实现加法的，即是产生数的和的装置。加法器常用作计算机算术逻辑部件，执行逻辑操作、移位与指令调用。在此以三种加法器为例分析加法器的结构、设计及优缺点等性能参数。

加数和被加数为输入，和数与进位为输出的装置为半加器。半加器有两个二进制的输入，其将输入的值相加，并输出结果到和进制。半加器虽能产生进制值，但半加器本身并不能处理进制值。若将A、B分别作为一位二进制数，S表示A、B相加的“和”，C是相加产生的“进位”，半加器的真值表如表1所示。由表1可直接写出，

。半加器可以利用一个集成异或门和与门来实现，如图1（a）所示。图1(b)是半加器的逻辑符号。

A B S C

0000

0110

1010

1101

表1 半加器真值表

图1 半加器逻辑图及其逻辑符号半加器实验时的VHDL代码如下：

library ieee;

use ieee.std_logic_1164.all;

entity half_adder is

port(a,b:in std_logic;

sum,carry_out:out std_logic);

end half_adder;

architecture dataflow of half_adder is begin

sum<=(not a and b) or (a and not b);

carry_out<=a and b;

end dataflow;

加数、被加数与低位的进位数为输入，而和数与进位为输出则为全加器。全加器可以处理低位进位，

并输出本位加法进位。对两个一位二进制数及来自低位的“进位”进行相加，产生本位“和”及向高位“进位”的逻辑电路称为全加器。由此可知，全加器有三个输入端，二个输出端，其真值表如表2所示。其中Ai 、Bi 分别是被加数、加数，Ci –1是低位进位，Si 为本位全加和，Ci 为本位向高位的进位。

A i

B i

C i –1

S i

C i

0 0 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0 1 0 1 1 1 0 0 1 1

1

1

1

1

表2 全加器真值表

由真值表可分别写出输出端Si 和Ci 的逻辑表达式

和的逻辑表达式中有公用项，因此，在组成电路时，可令其共享同一异或门，从而使整体得到进一步简化。全加器的逻辑电路图和逻辑符号如图2所示。

图2 全加器的逻辑电路图和逻辑符号

全加器实验时的VHDL代码如下：

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

ENTITY ADD2 IS

PORT( A8,B8:IN STD_LOGIC_vector(1 downto 0);

CIN:in std_logic;

COUT:out std_logic;

SUM:OUT STD_LOGIC_vector(1 downto 0)); --2bit full adder END ENTITY;

ARCHITECTURE ONE OF ADD2 IS

component Fulladd

PORT( a,b,cin:IN STD_LOGIC;

sum,cout:OUT STD_LOGIC);

END COMPONENT;

signal CINdata,SUMdata:std_logic_vector(1 downto 0);

begin

U1:Fulladd PORT MAP(a=>A8(0),b=>B8(0),cin=>CIN,sum=>SUMdata(0),cout=>CINdat a(0));

U2:Fulladd PORT MAP(a=>A8(1),b=>B8(1),cin=>CINdata(0),sum=>SUMdata(1),cout= >CINdata(1));

SUM<=SUMdata;COUT<=CINdata(1);

END ARCHITECTURE;

利用全加器可以构成4位串行进位加法器，逻辑符号如图所

示：

四位串行加法器在实验中的VHDL代码如下:

library ieee;

entity mux8 is

port(a,b:in bit_vector(4 downto 1);

sum:out bit_vector(4 downto 1);

cout:out bit);

end mux8;

architecture exam of mux8 is component add

port(ain,bin,cin:in bit;

sum:out bit;

cout:out bit);

end component;

signal temp:bit_vector(4 downto 1)

constant x:

bit:='0';

begin

u4:add

Port

map(ain=>a(4),bin=>b(4),cin=>temp(3),sum=>sum(4),cout=>cout );

u3:add

port

map(ain=>a(3),bin=>b(3),cin=>temp(2),sum=>sum(3),cout=>temp (3));

u2:add

port

map(ain=>a(2),bin=>b(2),cin=>temp(1),sum=>sum(2),cout=>temp (2));

u1:add

port

map(ain=>a(1),bin=>b(1),cin=>x,sum=>sum(1),cout=>temp(1)); end exam;

加法器是数字系统中的基本逻辑器件，在数字系统中必不可少，有着非常重要的地位，同时各种加法器均有其相应的优缺点。首先，加法器的设计是却很耗费资源的。其次，串行加法器相对于并行加法器来说占用的资源更少，但运算速度却较慢。因此利用加法器时，应注意其功能及功耗等，使电路具有尽可能高的运算速度和效率。