锁相环的设计

1、模块介绍

1.1 锁相环路基本工作原理

图6-1 锁相环路的基本组成框架

鉴相器（PD ）：用以比较i u 、o u 相位，输出反映相位误差的电压()D u t 。环路滤波器（LF ）：用以滤除误差信号中的高频分量和噪声，提高系统稳定性。压控振荡器（VCO ）：在()C u t 控制下输出相应频率o f 。

图6-2 o U 与i U 的频率和相位之间的关系

两个正弦信号的频率和相位之间的关系如图6-2所示，若能保证两个信号之间的相位差恒定，则这两个信号的频率必相等。

若i o ωω≠，则称电路处于失锁状态，()i u t 和()o u t 之间产生相位变化，鉴相器输出误差电压()D u t ，它与瞬时误差相位成正比，经过环路滤波，滤除了高频分量和噪声而取出缓慢变化的电压()C u t ，控制VCO 的角频率o ω，去接近i ω。最终使

i o ωω=，相位误差为常数，环路锁定，这时的相位误差称为剩余相位误差或稳态

相位误差。

1. 2 锁相环路的相位模型及性能分析一、鉴相器(PD)

设压控振荡器的输出电压为

[])(cos )(o 0o om o t t U t u ?ω+=

ωo0 是压控振荡器未加控制电压时固有振荡角频率， ?o(t)是以ωo0为参考的瞬时相位，环路输入电压为)sin()(i im i t U t u ω=，

其相位可改写为)()(i o0o0i o0i t t t t t ?ωωωωω+=-+=，则()i u t 与()o u t 之间的瞬时相位差为)()()(o i e t t t ???-=，设鉴相器具有正弦鉴相特性，则[])(sin )(e d D t A t u ?=。二、压控振荡器(VCO)

在c u = 0 附近，控制特性近似线性：

o o 0o c ()()t A u t ωω=+

o rad /(s )

A V ?式中，是控制灵敏度（增益系数），单位

可见压控振荡器是一个理想的积分器，将积分符号用微分算子p =d/d t 的倒数表示，则得

)()(c o o t u p A t =

1. 3 集成锁相环路

按电路构成分类，继承锁相环分为模拟锁相环和数字锁相环；按用途分类，集成锁相环分为通用PLL 和专用PLL 。

1.3.1

模拟锁相环L562

图6-3 L562的原理框图及芯片图

L562的原理框图如图5-3所示。

L562内部VCO 采用射极耦合多谐振荡器电路。

设起始时V 1导通、 V2截止，则V CC 通过V 3 、 V 1向C 充电，充电电流为I 02 。由于V 1导通时U E1≡ V CC –U BE(on) ，故C 充电使U E2下降，当其下降到（ V CC – U D –U BE(on) ）时， V 2导通,使U C2由V CC 下降为（ V CC – U D ），致使V 1截止， V CC 通过V 4、 V 2向C 反向充电，充电电流为I 01 ，使U E1下降，直到引起V 1重新导通、 V2又截止。

如此循环振荡频率为

0m c 0o D

()()

44c I g u t f A u t C U C U =

0m c m o D

()V C O 4I g u t g A C U ==

式中是的控制灵敏度

1.3.2数字锁相环CC4046

锁相环CC4046为数字PLL ，内有两个PD 、VCO 、缓冲放大器、输入信号放大与整形电路、内部稳压器等。它具有电源电压范围宽、功耗低、输入阻抗高等优点，其工作频率达1MHz ，内部VCO 产生50% 占空比的方波，输出电平可与TTL 电平或CMOS 电平兼容。同时，它还具有相位锁定状态指示功能。

锁相环CC4046的原理框图及芯片图如图6-4所示。

图6-4 锁相环CC4046的原理框图及芯片图

信号输入端：允许输入0.1V左右的小信号或方波，经A1放大和整形，提供满足PD要求的方波。PDⅠ由异或门构成，具有三角形鉴相特性。它要求两个输入信号均为50%占空比的方波。当无输入信号时，其输出电压为V DD/2，用以确定VCO的自由振荡频率PDⅠ由异或门构成，具有三角形鉴相特性。它要求两个输入信号均为50%占空比的方波。当无输入信号时，其输出电压为V DD/2，用以确定VCO的自由振荡频率。通常输入信噪比以及固有频差较小时采用PD ，输入信噪比较高或固有频差较大时，采用PDⅡ。

R1 、R2、C 确定VCO 频率范围。R1 控制最高频率，R2 控制最低频率。R2=∞时，最低频率为零。无输入信号时，PDⅡ将VCO 调整到最低频率

1.4 锁相环路的应用简介

一、锁相环路的基本特性

（1）环路锁定时，鉴相器的两个输入信号频率相等，没有频率误差。

（2）频率跟踪特性：环路锁定时，VCO 输出频率能在一定范围内跟踪输入信号频率的变化。

（3）窄带滤波特性：可以实现高频窄带带通滤波。

二、锁相鉴频电路

图6-5 锁相鉴频电路原理框图

工作原理：输入为调频信号，当环路锁定后，压控振荡器的振荡频率就精确地跟踪输入调频信号的瞬时频率而变化，产生具有相同调制规律的调频信号。只要压控振荡器的频率控制特性是线性的，压控振荡器的控制电压u c(t) 就是输入调频信号的原调制信号。

要求：捕捉带＞输入调频信号的最大频偏环路带宽大于输入调频信号中调

制信号的频谱宽度

三、调幅波的同步检波

图6-6锁相同步检波的原理框图

工作原理：输入为调幅信号或带有导频的单边带信号，LF的通频带很窄，使锁相环路锁定在调幅信号的载频上，这样压控振荡器就可以提供能跟踪调幅信号载波频率变化的同步信号。再利用同步检波器可以得到解调电压输出。

注意：压控振荡器输出电压与输入已调信号的载波电压间有π/2的固定相移，因此须经过π/2的移相器加到同步检波器上，这样才能使VCO输出电压与已调信号的载波电压同相。

四、锁相接收机（利用窄带跟踪特性）

信号频率漂移较严重时，若采用普通接收机，就要求带宽较宽，这可能导致接收机输出信噪比严重下降而无法检出有用信号

采用锁相接收机，利用PLL 的窄带跟踪特性，就可自动跟踪信号频率进行接收，有效提高输出信噪比。

图6-7 锁相接收机原理框图

学习项目小结：

通信与电子设备中广泛采用的反馈控制电路有自动增益控制电路（AGC）、自动频率控制电路（AFC）和自动相位控制电路（APC），它们用来改善和提高整机的性能。

AGC用来稳定输出电压或电流的幅度；AFC 用于维持工作频率的稳定；APC 又称锁相环路（PLL），用于实现两个电信号的相位同步。

锁相环路是利用相位的调节以消除频率误差的自动控制系统，由鉴相器、环路滤波器、压控振荡器等组成。当环路锁定时，环路输出信号频率与输入信号（参考信号）频率相等，但两信号之间保持一恒定的剩余相位误差。

锁相环路广泛应用于滤波、频率合成、调制与解调等方面。在锁相环路中应搞清楚两种自动调节过程，若锁相环路的初始状态是失锁的，通过自身的调节，由失

÷N 可编程分频电路

信号输入锁进入锁定的过程称为捕捉过程；若环路初始状态是锁定的，因某种原因使频率发生变化，环路通过自身的调节来维持锁定的过程，称为跟踪过程。捕捉特性用捕捉带表示，跟踪特性用同步带表示。

锁相频率合成器由基准频率产生器和锁相环路构成，基准频率产生器为合成器提供高稳定的参考频率，锁相环路则利用其良好的窄带跟踪特性，使输出频率保持在参考频率的稳定度上。

采用多环锁相或吞脉冲可变分频器，可使锁相频率合成器的工作频率提高，又可获得所需的频率间隔。

2、项目训练

项目训练十三锁相式数字频率合成器实验

一、实验目的

1. 进一步加深对锁相环工作的基本原理。

2. 掌握锁相式数字频率合成电路的工作原理。

二、预习要求

复习反馈控制电路的相关知识。

三、实验仪器设备

1. 双踪示波器；

2. 频率计

3. TPE-GP3 高频电路实验箱主机箱

四、实验电路说明

锁相式数字频率合成电路结构框图见图17-1。图17－1 频率合成电路结构框图

1. 锁相式数字频率合成电路的组成及工作原理

图中结构可由CD4046及外围电路组成，其中相位比较器和压控振荡器功能电路由CD4046完成。1／N 分频电路是由三组可预置分频电路完成，各组均由CD4522可编程二

相位比较器低通滤波器

压控振荡器 VCO

百位十位

个位

VCO 输出

进制4位1／N计数器组成，每组分频可用“接入+5V的方法”以8421码的形式对计数器进行预置，也可用单片机编程去控制，分频比的选择范围为1～999（针对三组分频电路而言），总共可预置999个频率点，它是构成锁相式数字频率合成器的重要单元电路，即可编程分频电路。

按所需分频比，先预置各位（即个位、十位和百位）的数据，然后输入频率为f

的方波信号U

i 到CD4046的相位比较器SIGN

端(14脚)，压控振荡器产生频率为f

的输

出信号U

0，经可编程分频电路分频，得到频率为f

的方波信号U

，送至CD4046的相位

比较器COMP

(3脚)。两个信号经CD4046相位比较器的比较，锁相环锁定时可得到：

f i＝f f已知：f i＝f0/N

则：f

0＝Nf i

因此，当f

保持不变，改变可编程分频电路的分频比N，压控振荡器（VCO）的输出频率

(也就是频率合成器的输出频率)就会相应改变。由此可知，只要输入任意固定信号频

率f

i (在一定的频率范围内)，就可得到所需要的频率，其频率间隔为f

，选择不同的f

，

就可获得不同的f

频率间隔。

例如：设f

=2KHz N=64

则: f

0=N×f

=64×2KHz=128KHz。

2. 实验电路使用的相位比较器和环路低通滤波器

CD4046内部有两个相位比较器，其中相位比较器＋为异或门比较器，要使锁相范围尽量大，一般要求两个比较信号（进入CD4046的3和14脚）的占空比必须为50％的方波，而相位比较器Ⅱ为过沿控制式比较器，只由两个信号的上升沿作用，所以不要求波形占空比必须为50％的方波。

本实验电路的锁相环电路与锁相式数字频率合成器电路二者均组合在一起，由于相位比较器的比较信号来自于可编程分频电路，占空比不是50％的方波，所以本实验电路

就选用了相位比较器Ⅱ。它具有鉴频和鉴相功能，当两个输入信号U

i 和U

频率差较大时，

环路从鉴相工作状态自动转入鉴频工作状态，迫使f

f 逼近f

，当f

时，环路由鉴频器

工作状态自动转入鉴相工作状态，这种鉴相器将鉴频与鉴相结合起来工作，的确很方便。

相位比较器Ⅱ输出的相位误差电压是周期性脉冲波形，需使用低通滤波器将其滤波平滑，得到一直流控制电压，用来控制VCO（压控振荡器）的频率和相位，使其向减小误差的方向变化，从而消除频差与相差，达到锁定状态。而高频噪声和其它交流谐波分量将被滤波器抑制。

实验电路中的低通滤波器是由R、C元件组成的。

五、实验内容与步骤

实验电路原理图下图17－2（实验箱上CD4046“芯片图形”中的R

标反，以指导书中

的图形为准）

1. 实验说明

(1) 在实验箱上找到锁相式数字频率合成电路单元，分清各个单元和器件的功能与作用。

其中组一、组二、组三分别为可编程分频电路的预置数选择组件(每个分组的四个选

择端不接线为“0”，任何一端接5V均为“1”，)，组四（电容C）和组五（电阻R）用来预置C和R的数值，不同组合得到不同的自振频率和频率合成范围。

(2) CD4046振荡频率主要由外接电阻R

1、R

和C决定，与其三者成反比关系，在电容C

固定的情况下，CD4046的振荡下限频率主要由R

2决定，而上限频率则由R

、R

决定，

由于R

2远远大于R

，所以改变R

的阻值时上限频率增加有限，而下限频率改变较多，

在实验中可试着作出R、C不同组合（十六种），观察不同组合时的上下限频率，并作比较，记录结果。

(3) 接通数字信号发生器实验单元的电源，本实验单元的电源需由实验箱上的+5V 电源

接入，实验电路的电源指示灯亮，表示+5V 直流电源以正常接入。 (4) 连接A 与A ’两个端点，B 与B ’两个端点，由于本实验选用了相位比较器Ⅱ，所以将

D 和

E 两个端点连接。

图17-2 锁相式数字频率合成电路原理图

其中：C 1=27P 、C 2=100P 、C 3=510P 、C 4=1000P,R 1=51K 、R 2=100K 、R 3=510K 、R 4=1M 、R 5=10K 。

2. 锁相环电路的观测

选择数字信号发生电路的1K 方波信号接至锁相环IC1的IN 端，适当选择组四和组

五中的电容和电阻值。用双踪示波器和频率计同时检测IN 端、OUT 端的波形频率，记录测量结果。测量IN 端和A 端应能观测到同频同宽、但不一定同相的波形，记录测量结果。

3. 观察锁相式数字频率合成器

(1) 对可编程分频电路中的组一、组二、组三的预置，可任意设置分频比N ，同时选择适

当的电阻、电容值，即可在OUT 端观测到压控振荡器（VCO ）输出的跟踪波形，记录测量结果，并绘制出波形。

(2) 改变上一步的分频比N ，选择适当的电容值，保持适当的时间常数．重复1的步骤，

记录测量结果，并绘制出波形。

六、实验注意事项

1. 用双踪示波器观察锁相环的跟踪波形时，断开电源，使电路复位后再观察。

2. 通过适当的选则R 、C 组合，可获得最佳的实验效果。

七、实验报告要求

1. 根据测量结果，绘出锁相环的跟踪波形。

2. 当分频比（N ）分别为3、8、12时，计算压控振荡器（VCO ）输出的频率。

3. 简述可编程二进制4位1／N 计数器CD4522各引脚的功能及逻辑功能。

组一

组二

组三

组四

组五

调制信号载波调频波输出

项目训练十四锁相调频与鉴频实验

一、实验目的

1. 掌握锁相环的基本概念。

2. 了解集成电路CD4046的内部结构和工作原理。

3. 掌握由集成锁相环电路组成的频率调制电路／解调电路的工作原理。

二、预习要求

1. 复习反馈控制电路的相关知识。

2. 锁相环路的工作原理。

四、实验仪器设备

1. 高频信号发生器

2. 频率计

3. 双踪示波器

4. 万用表

5. TPE-GP3 高频电路实验箱主机箱

五、实验电路说明

调频是用调制信号直接线性地改变载波振荡的瞬时频率，即使载波振荡频率随调制信号的失真变化而变化。其逆过程为频率解调（也称频率检波或鉴频）。

本实验是用CD4046数字集成锁相环(PLL)来实现调频／解调（鉴频）的。有关数字集成锁相环CD4046的内部构成和工作原理请参阅相关内容的书籍。 1.用锁相环(集成)构成的调频／解调(鉴频)电路 (1) 锁相环调频原理（见图15－1）

1.用锁相环(集成)构成的调频／解调(鉴频)电路 (1) 锁相环调频原理（见图15－1）

③ ④ CD4046

⒁ ② ⑨

图15－1 锁相环调频电路原理框图

注：由于载波信号频率相对于调制信号频率高的多，故载波信号频率称为所谓的高频（只是相对而言），而调制信号频率则相应的称为低频。

将调制信号加到压控振荡器（VCO ）的控制端，使压控振荡器的输出频率（在自振频率(中心频率)f 0上下）随调制信号的变化而变化，于是生成了调频波。

当载波频率与自由振荡频率相近时，载波频率与压控振荡器的振荡频率锁定。低通滤波器只保证压控振荡中心振荡频率与载波频率锁定时所产生的相位误差电压通过，该电压与调制信号同经加法器，用以控制压控振荡器的频率，从而获得与载波频率具有同样

鉴相器 PDI 压控振荡器

VCO

高频信号放大器 LM318 低通滤波器 R5 C2 加法器

μA741

解调输出

调频波频率稳定度的调频波。

(2) 锁相环解调原理（见图15－2）

③ ④

CD4046

⒁ ② ⑨

图15－2 锁相环解调电路原理框图

调频波（经过放大器放大后）与压控振荡器的输出被送入鉴相器，经鉴相获得变化着的相位误差电压，该误差电压通过低通滤波器被滤掉其高频成份，继而获得随调制信号频率变化而变化的信号，经跟随器得到解调信号，从而实现了解调（鉴频）过程。

锁相环（4046）的结构框图及引出端功能图示见下图。

图15－3 锁相环（4046）的结构框图及引出端功能图

3. 锁相环振荡频率f 0、同步带与捕捉带的测量方法。

4046锁相环典型电路（见图6-3）的简要说明。图中，

其中：

＋＿＿相位比较器(鉴相器)；

VCO ＿＿压控振荡器； C 1,R 1、R 2 ＿＿决定自振频率； R 3、C 2 ＿＿低通滤波器；

14脚＿＿高频输入端，要求输入方波信号； 4脚＿＿VCO 输出端。

图15－4 锁相环（4046）典型电路图

(1) 自振频率f 0的测量

用示波器观测4脚的输出波形（方波），用频率计测量自振频率f 0。

(2) 锁定的判别

14脚（SIGN in ）输入方波信号，用示波器观察2脚（PCI out ）的波形，如锁定，可得一

鉴相器

PDI 压控振荡器

VCO

高频信号放大器 LM318 低通滤波器

R15 C6 跟随器

个稳定的矩形脉冲；若14脚输入信号频率与压控振荡器的振荡频率相等，则2脚输出为稳定的两倍频方波信号。

(3) 同步带宽(锁定范围)和捕捉带宽(捕捉范围)的测量

14脚输入一个方波信号（最好用频率计检测），其频率与f 0(VCO 自振频率)相同，

●改变14脚输入信号频率，使频率逐渐降低，直至4脚（或2脚）输出方波刚好出现不稳定时，环路进入失锁状态，该点频率定义为同步带的下限频率“f 1”。

●改变14脚输入信号频率，由f 1开始频率逐渐增加，直至4脚输出方波刚好再次稳定时，环路进入锁定状态，该点频率定义为捕捉带的下限频率“f 2”。

●改变14脚输入信号频率, 由f 1开始频率逐渐增加，直至4脚输出方波刚好出现不稳时，环路再次进入失锁状态，该点频率定义为同步带的上限频率“f 4”。

●改变14脚输入信号频率，由f 3开始频率逐渐降低，直至4脚输出方波刚好出现稳定时，环路进入锁定状态，该点频率定义为捕捉带的上限频率“f 3”。

由以上可计算出：同步带宽为：f 4—f 1 捕捉带宽为：f 3－f 2

4. 实验电路说明

相关概念前面已分析清楚。这里需要说明的是当要测量压控振荡器的自振频率时，必须先将IN1短路，当要测量压控振荡器的同步带和捕捉带时，必须将IN2短路。由于电路是环路锁相，改变滤波器参数即可改变VCO 的自振频率，因此调节RP1或RP2可改变VCO 的自振频率。当改变C3、C4、R11、R12、R13、R14也可在较大范围内改变VCO 的输出频率。

五、实验内容与步骤

接先前实验步骤，寻找本次实验单元并启动相应的电源。 1. 调频部分的测试(由IC1、IC2、IC3组成) (1) 锁相环自振频率f 0的测量

实验电路见图15－5

图15－5 实验电路原理图

将IN1、IN2分别对地短路，调节微调电位器PR1至适中位置，测量D端(即IC3的VCO

in 脚，也就是CD4046的9脚)直流电压(约为5.3V，近似电源电压的1/2)，用示波器观察锁相环输出OUT1端的波形。记录波形特性、频率、幅度,填入下表。

OUT1端

锁相环自振波形

波形特性频率（KHz）幅度（Vp-p）

观察相位比较器（鉴相器）B端(IC3的2脚)的波形，将测量结果填入下表。

B端

相位比较器的

输出波形

波形特性频率（KHz）幅度（Vp-p）相位

观察鉴相器输出C端的预积分波形，将测量结果填入下表。

C端

鉴相器输出预

积分波形

波形特性频率（KHz）幅度（Vp-p）相位

观察压控振荡器输入VCO

端(即加法器IC2的输出D端)的波形，将测量结果填入下表。

D端

鉴相器输出

积分波形

波形特性频率（KHz）幅度（Vp-p）相位

(2) 锁定的判断

将信号发生器输出的方波信号(幅度为3.5V

P-P ，频率为自振频率f

)加到载波输入IN1端，

用双踪示波器同时观测锁相环OUT1端和A端的波形（即锁相环的4脚和14脚）。如波形稳定表示频率被锁定。改变信号发生器的输出信号频率，可发现在较大范围内锁相环均能锁定。记录测量结果。

思考：当频率锁定时，观测OUT1端和B端 (即锁相环的2、4脚)，出现什么现象？如何解释？

(3) 测量同步带宽(锁定范围)和捕捉带宽(捕捉范围)

观测A端和OUT1端，改变信号发生器的输出频率(即载波频率)

●调节载波信号频率（输入IN1），由自振频率f

0开始逐渐缓慢降低，直至（VCO

out

端）

波形抖动(即：失锁)，记录此时的载波输入信号频率f

（下限失锁频点）。

●调节载波信号频率，由自振频率f

0开始逐渐缓慢增加，直至（VCO

out

端）波形抖动(即：

失锁)，记录此时的载波输入信号频率f

（上限失锁频点）。

同步带宽(锁定范围)＝f

2-f

。

●调节载波信号频率，由f

1开始逐渐缓慢增加，直至（VCO

out

端）波形不抖动(即：锁定)，

记录此时的载波输入信号频率f

（下限锁定频点）。

●调节载波信号频率，由f

2开始逐渐缓慢降低，直至（VCO

out

端）波形不抖动(即：锁定)，

记录此时的载波输入信号频率f

（上限锁定频点）

捕捉带宽(捕捉范围＝f

4-f

。

2. 解调部分的测试

(1) 锁相环自振频率的测量(由IC4组成)

调节微调电位器PR2至适中位置，测量G端((即IC4的VCO

脚，也就是CD4046的9脚)直流电压，用示波器观察锁相环输出E端的波形。记录波形特性、频率、幅度,填

入下表。

E端

锁相环自振波形

波形特性频率（KHz）幅度（Vp-p）

观察相位比较器（鉴相器）F端(IC4的2脚)的波形，将测量结果填入下表。

F端

相位比较器的

输出波形

波形特性频率（KHz）幅度（Vp-p）

观察压控振荡器输入VCO

端(即IC4的输出G端)的波形，将测量结果填入下表。

G端

鉴相器输出

积分波形

波形特性频率（KHz）幅度（Vp-p）(2) 锁定的判断

将信号发生器输出的方波信号(幅度为3.5V

P-P ，频率为自振频率f

)加到载波输入IN1端，

连接A端和IN3端，用双踪示波器同时观测锁相环E端和IN3端的波形（即锁相环的4脚和14脚）。如波形稳定表示频率被锁定。改变信号发生器的输出信号频率，可发现在较大范围内锁相环均能锁定。记录测量结果。

锁定时观测A端和F端（即锁相环的2、4脚）的波形，有何结论，如何分析? (3) 测量同步带宽(锁定范围)和捕捉带宽(捕捉范围)

观测A端和OUT1端，改变信号发生器的输出频率(即载波频率)

●调节载波信号频率（输入IN1），由自振频率f

0开始逐渐缓慢降低，直至（VCO

out

端）

波形抖动(即：失锁)，记录此时的载波输入信号频率f

（下限失锁频点）。

●调节载波信号频率，由自振频率f

0开始逐渐缓慢增加，直至（VCO

out

端）波形抖动(即：

失锁)，记录此时的载波输入信号频率f

（上限失锁频点）。

同步带宽(锁定范围)＝f

2-f

。

●调节载波信号频率，由f

1开始逐渐缓慢增加，直至（VCO

out

端）波形不抖动(即：锁定)，

记录此时的载波输入信号频率f

（下限锁定频点）。

●调节载波信号频率，由f

2开始逐渐缓慢降低，直至（VCO

out

端）波形不抖动(即：锁定)，

记录此时的载波输入信号频率f

（上限锁定频点）

捕捉带宽(捕捉范围＝f

4-f

。

3. 观测系统的调频情况

IN1端输入幅值为3.5V

P-P

、频率与自振频率相同方波信号（定义为载波）。

IN2端输入幅值为0.4V

P-P

、频率lKHz的正弦波（定义为调制波）。

用双踪示波器仔细观测OUT1和IN2，为了可清楚地观看到调频波的疏密变化，可微调调制信号的频率。

4. 观测系统的解调（鉴频）情况

保持第一部（第3步）的状态，联结OUT1端与IN3端（即将调频波接入解调电路），用示波器观测IN3和OUT2，可清楚地观察到频率为1KHz的正弦波（即解调出的波形，可同时与IN2的调制信号进行比较，其相位和频率相同。

六、实验注意事项

用双踪示波器观察波形时要注意波形的锁定，通常是用低频信号作为触发信号，这样更容易观测到波形。

七、实验报告要求

1. 整理所观测到的波形与数据。绘制相应的波形图。

2. 分析锁相环调频时，外加载波信号频率与压控振荡器的中心频率，哪个频率稳定度要求

较高?

3. 简述实现锁相调频与鉴频的方法。

4. 锁相环调频与锁相环鉴频均有低通滤波器，说明它们有何不同?

锁相环设计

锁相环测量简述一、锁相环路的基本工作原理锁相环路是一个相位反馈自动控制系统。它由以下三个基本部件组成：鉴相器（PD）、环路滤波器（LPF）和压控振荡器（VCO）。其组成方框图如下所示。锁相环路的基本方框图锁相环可用来实现输出和输入两个信号之间的相位同步。当没有基准（参考）输入信号时，环路滤波器的输出为零（或为某一固定值）。这时，压控振荡器按其固有频率fv进行自由振荡。当有频率为fR的参考信号输入时，uR 和uv同时加到鉴相器进行鉴相。如果fR和fv相差不大，鉴相器对uR和uv进行鉴相的结果，输出一个与uR和uv的相位差成正比的误差电压ud，再经过环路滤波器滤去ud中的高频成分，输出一个控制电压uc，uc将使压控振荡器的频率fv（和相位）发生变化，朝着参考输入信号的频率靠拢，最后使fv= fR，环路锁定。环路一旦进入锁定状态后，压控振荡器的输出信号与环路的输入信号（参考信号）之间只有一个固定的稳态相位差，而没有频差存在。环路的锁定状态是对输入信号的频率和相位不变而言的，若环路输入的是频率和相位不断变化的信号，而且环路能使压控振荡器的频率和相位不断地跟踪输入信号的频率和相位变化，则这时环路所处的状态称为跟踪状态。锁相环路在锁定后，不仅能使输出信号频率与输入信号频率严格同步，而且还具有频率跟踪特性，所以它在电子技术的各个领域中都有着广泛的应用。二、环路部件的测量 I.鉴相器特性的测量鉴相器的主要性能可用鉴相特性曲线和鉴相灵敏度来表示。鉴相特性曲线是表示鉴相器的输出电压Vd与两个输入比相信号之间相位差θe的关系曲线，其测量方法如右图所示，在测量精度要求不高的情况下，可用双踪示波器来代替相位计。

全数字锁相环原理及应用

全数字锁相环原理及应用 2011年11月18日摘要：锁相环是一种相位负反馈系统，它能够有效跟踪输入信号的相位。随着数字集成电路的发展，全数字锁相环也得到了飞速的发展。由于锁相精度和锁定时间这组矛盾的存在使得传统的全数字锁相环很难在保证锁定时间的情况下保证锁定精度。鉴于此，本文对一些新结构的全数字锁相环展开研究，并用VHDL语言编程，利用FPGA仿真。为解决软件无线电应用扩展到射频，即射频模块软件可配置的问题和CMOS工艺中由于电压裕度低、数字开关噪声大等因素,将射频和数字电路集成在一个系统中设计难度大的问题，本文尝试提出数字射频的新思路。全数字锁相环是数字射频中最重要的模块之一，它不仅是发射机实现软件可配置通用调制器的基础，还是为接收机提供宽调频范围本振信号的基础。本文针对数字射频中的数字锁相环的系统特性以及其各重要模块进行了研究。关键词：全数字锁相环；锁定时间；锁定精度；PID控制；自动变模控制；数控振荡器；时间数字转换器；数字环路滤波器；FPGA； Principle and Application of all-digital phase-locked loop Abstract: Phase-Locked Loop is a negative feedback system that can effectively track the input signal’s phase. With the development of digital integrated circuits, all-digital phase-locked loop has also been rapidly developed. Because of the contradiction between the existence of phase-locked precision and phase-locked time, it makes the traditional all-digital phase-locked loop difficult to ensure the lock time meanwhile as well as phase-locked precision. So some new structures of all-digital phase-locked loop are analyzed in this paper and programmed in VHDL language with simulation under FPGA. In order to extend the application from radio to RF, which including RF modules software configurable problems and the difficulty to integrate RF and digital circuit in one system due to some factors contain the low voltage and large noise of the digital switches etc. This paper will try to put out a new thought for digital RF. All-digital phase-locked loop is one of the most important modules in digital RF. It is not only the foundation of transmitter which can be realized by software configurable general modulator, but also the foundation of receiver which can be provided wide range of local vibration signal. This paper particularly makes a study of the system character of tall-digital phase-locked loop and its vital modules. Keywords: ADPLL; Locked time; Locked precision; PID control; Auto modulus control; DCO;TDC; Digital Loop Filter; 1. 引言锁相环路是一种反馈控制电路,锁相环的英文全称是Phase-Locked Loop，简称PLL。目前锁相环在通信、信号处理、调制解调、时钟同步、频率综合和自动化控制等领域应用极为广泛，已经成为各种电子设备中不可缺少的基本部件。随着电子技术向数字化方向发展，需要采用数字方式实现信号的锁相处理。因此，对全数字锁相环的研究和应用得到了越来越多的关注。虽然锁相环(PLL)技术已经有了半个多世纪的发展，但是其应用领域也在不断扩大，随着高新科技的发展，使得它的性能需要不断地改进和提高，因此，锁相环的设计与分析也成立集成电路设计者的热点。设计者们也不断提出了新的锁相环结构[1-3]，以适应不同场合的需求。

全数字锁相环毕业设计终稿

安徽大学本科毕业论文（设计、创作）题目：全数字锁相环的研究与设计学生姓名：郑义强学号：P3******* 院（系）：电子信息工程学院专业：微电子入学时间：2011年9月导师姓名：吴秀龙职称/学位：教授/博士导师所在单位：安徽大学电子信息工程学院完成时间：2015 年5月

全数字锁相环的研究与设计摘要锁相环路的设计和应用是当今反馈控制技术领域关注的热点，它的结构五花八门，但捕获时间短，抗干扰能力强一直是衡量锁相环性能好坏的一个标准。本文是在阅读了大量国内外关于全数字锁相环的技术文献的基础上，总结了锁相环的发展现状与技术水平，深入分析了全数字锁相环的基本结构与基本原理，利用VHDL语言，采用自上而下的设计方法，设计了一款全数字锁相环.本文主要描述了一种设计一阶全数字锁相环的方法，首先分析了课题研究的意义、锁相环的发展历程研究现状，然后描述了全数字锁相环的各个组成部件，并且详细分析了锁相环鉴相器、变模可逆计数器、加减脉冲电路、除H计数器和除N计数器各个模块的工作原理。接着我们使用了VHDL语句来完成了鉴相器、数字滤波器和数字振荡器的设计，并且分别使用仿真工具MAX＋plus II逐个验证各个模块的功能。最后，将各个模块整合起来，建立了一个一阶全数字锁相环的电路，利用仿真工具MAX＋plus II 验证了它的功能的能否实现，仿真结果与理论分析基本符合。关键词：全数字锁相环；数字滤波器；数字振荡器；锁定时间

Design and research of ALL Digital Phase-Locked Loop Abstract The design and application of phase-locked loop is the focus of attention in the field of feedback control technology today, phase- locked loop has played a very important and unique role in variety of applications. such as the radar, measurement,communications, etc. All-digital phase-locked loop has its unique advantages. Its structure is varied, but short capture time, small synchronization error, excellent anti-interference ability is the standard measure of performance of a phase-locked loop. On the basis of reading a lot of DPLL technology literature of domestic and abroad, this article summed up the present situation and the development level of phase-locked loop technology, analysis the basic structure and principle of all-digital phase-locked loop in-depth, designed a quick all-digital phase-locked loop by using VHDL language and top-down design approach. In this brief, we presented a way of designing a first-order ALL Digital Phase-Locked Loop (ADPLL) first analyzes the significance of research, the development course of phase-locked loop current research status, and then describes the component parts of all digital phase-locked loop, and detailed analysis of the phase lock loop phase discriminator, reversible counter change mould, add and subtract pulse circuit, in addition to H counter and divide N working principle of each module. Then we use the VHDL statements to complete the phase discriminator, digital filter and the design of the digital oscillator, and using the simulation tool of MAX + plus II one by one to verify the function of each module. Finally, the various modules together, established a first-order digital phase-locked loop circuit, using the simulation tool of MAX + plus II verify the realization of its function, the simulation results and principle Keywords: All Digital Phase-Locked Loop; Digital filter; Digital oscillator, Locking time

PLL(锁相环)电路原理及设计 [收藏]

PLL(锁相环)电路原理及设计[收藏] PLL(锁相环)电路原理及设计在通信机等所使用的振荡电路，其所要求的频率范围要广，且频率的稳定度要高。无论多好的LC振荡电路，其频率的稳定度，都无法与晶体振荡电路比较。但是，晶体振荡器除了可以使用数字电路分频以外，其频率几乎无法改变。如果采用PLL(锁相环)(相位锁栓回路，PhaseLockedLoop)技术，除了可以得到较广的振荡频率范围以外，其频率的稳定度也很高。此一技术常使用于收音机，电视机的调谐电路上，以及CD唱盘上的电路。一PLL(锁相环)电路的基本构成 PLL(锁相环)电路的概要图1所示的为PLL(锁相环)电路的基本方块图。此所使用的基准信号为稳定度很高的晶体振荡电路信号。此一电路的中心为相位此较器。相位比较器可以将基准信号与VCO (Voltage Controlled Oscillator……电压控制振荡器)的相位比较。如果此两个信号之间有相位差存在时，便会产生相位误差信号输出。 (将VCO的振荡频率与基准频率比较，利用反馈电路的控制，使两者的频率为一致。) 利用此一误差信号，可以控制VCO的振荡频率，使VCO的相位与基准信号的相位(也即是频率)成为一致。 PLL(锁相环)可以使高频率振荡器的频率与基准频率的整数倍的频率相一致。由于，基准振荡器大多为使用晶体振荡器，因此，高频率振荡器的频率稳定度可以与晶体振荡器相比美。只要是基准频率的整数倍，便可以得到各种频率的输出。从图1的PLL(锁相环)基本构成中，可以知道其是由VCO，相位比较器，基准频率振荡器，回路滤波器所构成。在此，假设基准振荡器的频率为fr，VCO的频率为fo。在此一电路中，假设frgt;fo时，也即是VC0的振荡频率fo比fr低时。此时的相位比较器的输出PD 会如图2所示，产生正脉波信号，使VCO的振荡器频率提高。相反地，如果frlt;fo时，会产生负脉波信号。

数字锁相环介绍

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数字锁相环试验讲义一、锁相环的分类模拟、数字如何定义？何谓数字锁相环。是指对模拟信号进行采样量化之后（数字化）的“数字信号”的处理中应用的锁相环，还是指的对真正的“数字信号”如时钟波形进行锁定的锁相环？二、数字锁相环的实际应用欲成其事，先明其义。现代数字系统设计中，锁相环有什么样的作用。 1）在ASIC设计中的应用。主要应用领域：窄带跟踪接收；锁相鉴频；载波恢复；频率合成。例一：为了达到ASIC设计对时钟的要求,许多工程师都在他们的设计中加入了锁相环(PLL)。PLL有很多理想的特性，例如可以倍频、纠正时钟信号的占空比以及消除时钟在分布中产生的延迟等。这些特性使设计者们可以将价格便宜的低频晶振置于芯片外作为时钟源，然后通过在芯片中对该低频时钟源产生的信号进行倍频来得到任意更高频率的内部时钟信号。同时，通过加入PLL，设计者还可以将建立-保持时间窗与芯片时钟源的边沿对齐，并以此来控制建立-保持时间窗和输入时钟源与输出信号之间的延迟。 2）在信号源产生方面的应用例二：由于无线电通信技术的迅速发展，对振荡信号源的要求也在不断提高。不但要求它的频率稳定度和准确度高，而且要求能方便地改换频率。实现频率合成有多种方法，但基本上可以归纳为直接合成法与间接合成法（锁相环路）两大类。 3）无线通信领域的实际应用例三：GSM手机的频率系统包括参考频率锁相环，射频本振锁相环、中频本振锁相环。广义的数字锁相环包括扩频通信中的码跟踪。三、数字锁相环的基本原理一般数字锁相环路的组成与模拟锁相环路相同，即也是由相位检波器、环路滤波器和本地振荡器等基本部件构成，但这些部件全部采用数字电路。具体来说数字锁相环由：数字鉴相器、数字环路滤波器、NCO和分频器组成。四、实际应用中的数字锁相环的实现方法 PLL的结构和功能看起来十分简单，但实际上却非常复杂，因而即使是最好的电路设计者也很难十分顺利地完成PLL的设计。在实际应用中，针对数字信号或数字时钟的特点，数字锁相环多采用超前滞后型吞吐脉冲的锁相环路来实现。下面的框图是一个实用的数字锁相环的实现框图。

锁相环电路设计

锁相环的原理 2007-01-23 00:24 1．锁相环的基本组成许多电子设备要正常工作，通常需要外部的输入信号与部的振荡信号同步，利用锁相环路就可以实现这个目的。锁相环路是一种反馈控制电路，简称锁相环（PLL）。锁相环的特点是：利用外部输入的参考信号控制环路部振荡信号的频率和相位。因锁相环可以实现输出信号频率对输入信号频率的自动跟踪，所以锁相环通常用于闭环跟踪电路。锁相环在工作的过程中，当输出信号的频率与输入信号的频率相等时，输出电压与输入电压保持固定的相位差值，即输出电压与输入电压的相位被锁住，这就是锁相环名称的由来。锁相环通常由鉴相器（PD）、环路滤波器（LF）和压控振荡器（VCO）三部分组成，锁相环组成的原理框图如图8-4-1所示。锁相环中的鉴相器又称为相位比较器，它的作用是检测输入信号和输出信号的相位差，并将检测出的相位差信号转换成u D（t）电压信号输出，该信号经低通滤波器滤波后形成压控振荡器的控制电压u C（t），对振荡器输出信号的频率实施控制。 2．锁相环的工作原理锁相环中的鉴相器通常由模拟乘法器组成，利用模拟乘法器组成的鉴相器电路如图8-4-2所示。鉴相器的工作原理是：设外界输入的信号电压和压控振荡器输出的信号电压分别为：（8-4-1）（8-4-2）式中的ω0为压控振荡器在输入控制电压为零或为直流电压时的振荡角频率，称为电路的固有振荡角频率。则模拟乘法器的输出电压u D为：用低通滤波器LF将上式中的和频分量滤掉，剩下的差频分量作为压控振荡器的输入控制电压u C （t）。即u C（t）为：（8-4-3）式中的ωi为输入信号的瞬时振荡角频率，θi（t）和θO（t）分别为输入信号和输出信号的瞬时位相，根据相量的关系可得瞬时频率和瞬时位相的关系为：

全数字锁相环的设计

全数字锁相环的设计锁相环()技术在众多领域得到了广泛的应用。如信号处理，调制解调，时钟同步，倍频，频率综合等都应用到了锁相环技术。传统的锁相环由模拟电路实现，而全数字锁相环()与传统的模拟电路实现的相比，具有精度高且不受温度和电压影响，环路带宽和中心频率编程可调，易于构建高阶锁相环等优点，并且应用在数字系统中时，不需及转换。随着通讯技术、集成电路技术的飞速发展和系统芯片()的深入研究，必然会在其中得到更为广泛的应用。这里介绍一种采用硬件描述语言设计的方案。结构及工作原理一阶的基本结构如图所示。主要由鉴相器、变模可逆计数器、脉冲加减电路和除计数器四部分构成。变模计数器和脉冲加减电路的时钟分别为和。这里是环路中心频率，一般情况下和都是的整数幂。本设计中两个时钟使用相同的系统时钟信号。图数字锁相环基本结构图鉴相器常用的鉴相器有两种类型：异或门()鉴相器和边沿控制鉴相器()，本设计中采用异或门()鉴相器。异或门鉴相器比较输入信号相位和输出信号相位之间的相位差ФФФ，并输出误差信号作为变模可逆计数器的计数方向信号。环路锁定时，为一占空比的方波，此时的绝对相为差为°。因此异或门鉴相器相位差极限为±°。异或门鉴相器工作波形如图所示。

图异或门鉴相器在环路锁定及极限相位差下的波形变模可逆计数器变模可逆计数器消除了鉴相器输出的相位差信号中的高频成分，保证环路的性能稳定。变模可逆计数器根据相差信号来进行加减运算。当为低电平时，计数器进行加运算，如果相加的结果达到预设的模值，则输出一个进位脉冲信号给脉冲加减电路；当为高电平时，计数器进行减运算，如果结果为零，则输出一个借位脉冲信号给脉冲加减电路。脉冲加减电路脉冲加减电路实现了对输入信号频率和相位的跟踪和调整，最终使输出信号锁定在输入信号的频率和信号上，工作波形如图所示。图脉冲加减电路工作波形除计数器

锁相环电路

手机射频部分的关键电路----锁相环电路锁相坏电路是一种用来消除频率误差为目的反馈控制电路，目前市场销售的手机基本上都是采用这种电路来控制射频电路中的压控振荡器。使其输出准确稳定的振荡频率。如锁相坏(PLL)电路出现故障将导致本振的频率输出不准确，则导致手机无信号。目前通信终端设备中对频率的稳定采用的是频率合成CSYN技术。频率合成的基本方法有三种：第一种直接频率合成；第二种锁相频率合成(PLL)；第三种直接数字频率合成(DDS)。由于锁相频率合成技术在电路设计方面(简单)，成本方面控制灵敏度方面，频谱纯净度方面等。都要胜于直接频率合成，与直接数字频率合成。所以被移动通信终端设备广范采用。它在手机电路中的作用是控制压控振荡器输出的频率，相位与基准信号的频率，相位保持同步。锁相坏电路的构成与工作原理： 1、构成：它是由鉴相器(PD)低通滤波器(LPF) 压控振荡器(VCO)三部分组成。鉴相器：它是一个相位比较器。基准频率信号和压控振荡器输出的取样频率在其内部进行相位比较，输出误差电压。低通滤波器：是将鉴相器输出的锁相电压进行滤波，滤除电流中的干扰和高频成分。得到一个纯净的直流控制电压。压控振荡器：产生手机所要的某一高频频率。（注：SYNEN、SYNCLK、SYNDATA来自CPU控制分频器，对本振信号进行N次分频）。当VCO产生手机所须的某一高频频率。一路去混频管，另一路反馈给锁相环，中的分频器进行N次分频。在这里为什么要进行N次分频呢？首先要说明一下基准频率与VCO振荡取样频率在鉴相要满足3个条件。 ①频率相同。②幅度相同。③相位不同。为了满足鉴相条件，所以在电路中设置了分频器。VCO振荡频率取样信号送入分频器完成N次分频后，得到一个与基准频率相位不同，但频率

全数字锁相环的设计

全数字锁相环的设计锁相环(PLL)技术在众多领域得到了广泛的应用。如信号处理，调制解调，时钟同步，倍频，频率综合等都应用到了锁相环技术。传统的锁相环由模拟电路实现，而全数字锁相环(DPLL)与传统的模拟电路实现的PLL相比，具有精度高且不受温度和电压影响，环路带宽和中心频率编程可调，易于构建高阶锁相环等优点，并且应用在数字系统中时，不需A/D及D/A转换。随着通讯技术、集成电路技术的飞速发展和系统芯片(SoC)的深入研究，DPLL必然会在其中得到更为广泛的应用。这里介绍一种采用VERILOG硬件描述语言设计DPLL的方案。 DPLL结构及工作原理一阶DPLL的基本结构如图1所示。主要由鉴相器、K变模可逆计数器、脉冲加减电路和除N计数器四部分构成。K变模计数器和脉冲加减电路的时钟分别为Mfc和2Nfc。这里fc是环路中心频率，一般情况下M和N都是2的整数幂。本设计中两个时钟使用相同的系统时钟信号。图1 数字锁相环基本结构图鉴相器常用的鉴相器有两种类型：异或门(XOR)鉴相器和边沿控制鉴相器(ECPD)，本设计中采用异或门(XOR)鉴相器。异或门鉴相器比较输入信号Fin相位和输出信号Fout相位之间的相位差Фe=Фin-Фout，并输出误差信号Se作为K变模可逆计数器的计数方向信号。环路锁定时，Se为一占空比50%的方波，此时的绝对相为差为90°。因此异或门鉴相器相位差极限为±90°。异或门鉴相器工作波形如图2所示。

图2 异或门鉴相器在环路锁定及极限相位差下的波形 K变模可逆计数器 K变模可逆计数器消除了鉴相器输出的相位差信号Se中的高频成分，保证环路的性能稳定。K变模可逆计数器根据相差信号Se来进行加减运算。当Se 为低电平时，计数器进行加运算，如果相加的结果达到预设的模值，则输出一个进位脉冲信号CARRY给脉冲加减电路；当Se为高电平时，计数器进行减运算，如果结果为零，则输出一个借位脉冲信号BORROW给脉冲加减电路。脉冲加减电路脉冲加减电路实现了对输入信号频率和相位的跟踪和调整，最终使输出信号锁定在输入信号的频率和信号上，工作波形如图3所示。图3 脉冲加减电路工作波形除N计数器

数字锁相环MATLAB代码

奈奎斯特型全数字锁相环（NR-DPLL）注：本文截取于通信原理课程综合设计，载波提取部分中的锁相环解调部分中的基础锁相环。MATLAB编程仿真实现，想要simulink实现的同学要失望啦。代码在本文末，抱歉未加注释。理解本文需要的知识：信号与系统，数字信号处理，同步技术。

2.7载波的同步提取提取载波信息可用锁相环进行跟踪载波或调制信息。本文采用奈奎斯特型全数字锁相环（NR-DPLL ）对接收信号进行载波同步提取，并用于相干解调。 2.7.1 NR-DPLL 结构介绍数字锁相环的基本组成如下图2-6 数字锁相环的组成 NR-DPLL 是基于奈奎斯特采样鉴相器、数字环路滤波器、数字控制振荡器的一种数字锁相环。下面分别对各部分作简要介绍。 2.7.2 奈奎斯特采样鉴相器奈奎斯特采样鉴相器的组成框图如图2-7所示。图2-7 奈奎斯特采样鉴相器的组成框图为了表述方便，设数字控制振荡器（NCO ）输出的本振数字信号为 0002()cos(())k k k u t U t t ωθ=+ (2.7-1) 输入信号 101()sin(())i u t U t t ωθ=+ (2.7-2)

其中 100()(),i i o t t t θωθωωω=?+?=- 输入信号经A/D 采样后，第k 个采样时刻采样量化后的数字信号为 01()sin(())i k i k k u t U t t ωθ=+ (2.7-3) 对输入信号进行A/D 变换的采样速率由带通信号奈奎斯特采样定理确定，但为防止信号频谱混叠并保证信号相位信息的有效抽取，采样速率一般选取前置带通滤波器的两倍带宽以上。令()(),()()i k i o k o u t u k u t u k ==，即()i u k 和()o u k 相乘后，经低通滤波得到的数字误差信号 ()sin ()d d e u k U k θ= (2.7-4) 式中 12()()()e k k k θθθ=- (2.7-5) 2.7.3 数字环路滤波器数字环路滤波器与模拟环路中环路滤波器的作用是一样的，都是为了抑制高频分量及噪声，且滤波器的参数直接影响环路的性能。在实际应用中一阶数字环路滤波器的实现形式如图2-8所示。图2-8 一阶数字环路滤波器的实现形式其Z 域传递函数： 2 11 ()z ()1c d u k G F G u k z -=+-（）= (2.7-6) 按照图2-8中所实现的数字滤波器，其频率特性与理想积分滤波器的频率特性一致；两种滤波器参数之间也有着一定的对应关系。对理想积分滤波器的传递

锁相环应用电路仿真

高频电子线路实训报告锁相环路仿真设计专业学生姓名学号 2015 年 6 月24日

锁相环应用电路仿真锁相环是一种自动相位控制系统，广泛应用于通信、雷达、导航以及各种测量仪器中。锁相环及其应用电路是“通信电子电路”课程教学中的重点容，但比较抽象，还涉及到新的概念和复杂的数学分析。因此无论是教师授课还是学生理解都比较困难。为此，我们将基于Multisim的锁相环应用仿真电路引入课堂教学和课后实验。实践证明，这些仿真电路可以帮助学生对相关容的理解，并为进行系统设计工作打下良好的基础。锁相环的应用电路很多，这里介绍锁相环调频、鉴频及锁相接收机的Multisim仿真电路。 1.锁相环的仿真模型首先在Multisim软件中构造锁相环的仿真模型(图1)。基本的锁相环由鉴相器(PD)、环路滤波器(I P)和压控振荡器(VCO)三个部分组成。图中，鉴相器由模拟乘法器A 实现，压控振荡器为V3，环路滤波器由R1、C1构成。环路滤波器的输出通过R2、R3串联分压后加到压控振荡器的输入端，直流电源V2用来调整压控振荡器的中心频率。仿真模型中，增加R2、R3及的目的就是为了便于调整压控振荡器的中心频率。图1 锁相环的仿真模型 2.锁相接收机的仿真电路直接调频电路的振荡器中心频率稳定度较低，而采用晶体振荡器的调频电路，其调频围又太窄。采用锁相环的调频器可以解决这个矛盾。其结构原理如图2所示。

图2 锁相环调频电路的原理框图实现锁相调频的条件是调制信号的频谱要处于低通滤波器通带之外，也就是说，锁相环路只对慢变化的频率偏移有响应，使压控振荡器的中心频率锁定在稳定度很高的晶振频率上。而随着输人调制信号的变化，振荡频率可以发生很大偏移。图3 锁相环调频的仿真电路根据图2建立的仿真电路如图3所示。图中，设置压控振荡器V1在控制电压为0时，输出频率为0；控制电压为5V时，输出频率为50kHz。这样，实际上就选定了压控振荡器的中心频率为25kHz，为此设定直流电压V3为2.5V。调制电压V4通过电阻Rs接到VCO的输人端，R实际上是作为调制信号源V4的阻，这样可以保证加到VCO输人端的电压是低通滤波器的输出电压和调制电压之和，从而满足了原理图的要求。本电路中，相加功能也可以通过一个加法器来完成，但电路要变得相对复杂一些。 VCO输出波形和输人调制电压的关系如图4所示。由图可见，输出信号频率随着输人信号的变化而变化，从而实现了调频功能。

基于FPGA的数字锁相环的设计

目录第一章绪论..................................... 错误！未定义书签。 1.1锁相环技术的发展及研究现状................................................ 错误！未定义书签。 1.2课题研究意义 ........................................................................... 错误！未定义书签。 1.3本课题的设计内容.................................................................... 错误！未定义书签。第二章 FPGA的设计基础............................ 错误！未定义书签。 2.1硬件设计语言－Verilog HDL.................................................. 错误！未定义书签。 2.2 FPGA的设计流程 ...................................................................... 错误！未定义书签。第三章锁相环的原理. (2) 3.1全数字锁相环基本结构 (3) 3.2全数字锁相环的工作原理 (4) 第四章数字锁相环的设计 (5) 4.1基于FPGA的数字锁相环总体设计方案 (5) 4.2数字鉴相器的设计 (6) 4.3 K变模可逆计数器的设计 (7) 4.4脉冲加减器的设计 (10) 4.5 N分频器的设计 (12) 第五章实验仿真与调试 (14) 5.1数字锁相环的仿真 (14) 5.2数字锁相环的系统实验 (15) 结束语 (19) 参考文献 (20) 附录 (21)

全数字锁相环毕业设计终稿

大学本科毕业论文（设计、创作）题目：全数字锁相环的研究与设计学生：义强学号：P3******* 院（系）：电子信息工程学院专业：微电子入学时间：2011 年9 月导师：吴秀龙职称/学位：教授/博士导师所在单位：大学电子信息工程学院完成时间：2015 年 5 月

全数字锁相环的研究与设计摘要锁相环路的设计和应用是当今反馈控制技术领域关注的热点，它的结构五花八门，但捕获时间短，抗干扰能力强一直是衡量锁相环性能好坏的一个标准。本文是在阅读了大量国外关于全数字锁相环的技术文献的基础上，总结了锁相环的发展现状与技术水平，深入分析了全数字锁相环的基本结构与基本原理，利用VHDL语言，采用自上而下的设计方法，设计了一款全数字锁相环.本文主要描述了一种设计一阶全数字锁相环的方法，首先分析了课题研究的意义、锁相环的发展历程研究现状，然后描述了全数字锁相环的各个组成部件，并且详细分析了锁相环鉴相器、变模可逆计数器、加减脉冲电路、除H计数器和除N计数器各个模块的工作原理。接着我们使用了VHDL语句来完成了鉴相器、数字滤波器和数字振荡器的设计，并且分别使用仿真工具MAX＋plus II逐个验证各个模块的功能。最后，将各个模块整合起来，建立了一个一阶全数字锁相环的电路，利用仿真工具MAX＋plus II 验证了它的功能的能否实现，仿真结果与理论分析基本符合。关键词：全数字锁相环；数字滤波器；数字振荡器；锁定时间

通信原理数字锁相环实验

通信原理实验报告三数字锁相环实验

实验3数字锁相环实验一、实验原理和电路说明在电信网中，同步是一个十分重要的概念。同步的种类很多，有时钟同步、比特同步等等，其最终目的使本地终端时钟源锁定在另一个参考时钟源上，如果所有的终端均采用这种方式，则所有终端将以统一步调进行工作。同步的技术基础是锁相，因而锁相技术是通信中最重要的技术之一。锁相环分为模拟锁相环与数字锁相环，本实验将对数字锁相环进行实验。图2.2.1 数字锁相环的结构数字锁相环的结构如图所示，其主要由四大部分组成：参考时钟、多模分频器（一般为三种模式：超前分频、正常分频、滞后分频）、相位比较（双路相位比较）、高倍时钟振荡器（一般为参考时钟的整数倍，此倍数大于20）等。数字锁相环均在FPGA内部实现，其工作过程如图所示。

T1时刻T2时刻T3时刻T4时刻图2.2.2 数字锁相环的基本锁相过程与数字锁相环的基本特征在图，采样器1、2构成一个数字鉴相器，时钟信号E、F对D信号进行采样，如果采样值为01，则数字锁相环不进行调整（÷64）；如果采样值为00，则下一个分频系数为（1/63）；如果采样值为11，则下一分频系数为（÷65）。数字锁相环调整的最终结果使本地分频时钟锁在输入的信道时钟上。在图中也给出了数字锁相环的基本锁相过程与数字锁相环的基本特征。在锁相环开始工作之前的T1时该，图中D点的时钟与输入参考时钟C没有确定的相关系，鉴相输出为00，则下一时刻分频器为÷63模式，这样使D点信号前沿提前。在T2时刻，鉴相输出为01，则下一时刻分频器为÷64模式。由于振荡器为自由方式，因而在T3时刻，鉴相输出为11，则下一时刻分频器为÷65模式，这样使D点信号前沿滞后。这样，可变分频器不断在三种模式之间进行切换，其最终目的使D点时钟信号的时钟沿在E、F时钟上升沿之间，从而使D 点信号与外部参考信号达到同步。在该模块中，各测试点定义如下： 1、TPMZ01：本地经数字锁相环之后输出时钟（56KHz） 2、TPMZ02：本地经数字锁相环之后输出时钟（16KHz） 3、TPMZ03：外部输入时钟÷4分频后信号（16KHz） 4、TPMZ04：外部输入时钟÷4分频后延时信号（16KHz） 5、TPMZ05：数字锁相环调整信号

基于Matlab的数字锁相环的仿真设计

基于Matlab的数字锁相环的仿真设计摘要：锁相环是一个能够跟踪输入信号相位变化的闭环自动跟踪系统。它广泛应用于无线电的各个领域，并且，现在已成为通信、雷达、导航、电子仪器等设备中不可缺少的一部分。然而由于锁相环设计的复杂性，用SPICE对锁相环进行仿真，数据量大，仿真时间长，而且需进行多次仿真以提取设计参数，设计周期长。本文借助于Matlab中Simulink仿真软件的灵活性、直观性，在Simulink 中利用仿真模块搭建了全数字锁相环的仿真模型。先借助模拟锁相环直观形象、易于理解的特点，通过锁相环在频率合成方面的应用，先对模拟锁相环进行了仿真，对锁相环的工作原理进行了形象的说明。在模拟锁相环的基础上，重新利用仿真模块搭建了全数字锁相环的仿真模型，通过仿真达到了设计的目的，验证了此全数字锁相环完全能达到模拟锁相环的各项功能要求。关键词：锁相环，压控振荡器，锁定，Simulink，频率合成，仿真模块 1引言 1932年法国的H.de Bellescize提出同步捡波的理论，首次公开发表了对锁相环路的描述。到1947年，锁相环路第一次应用于电视接收机的水平和垂直扫描的同步。到70年代，随着集成电路技术的发展，逐渐出现集成的环路部件、通用单片集成锁相环路以及多种专用集成锁相环路，锁相环路逐渐变成了一个成本低、使用简便的多功能组件，为锁相技术在更广泛的领域应用提供了条件。锁相环独特的优良性能使其得到了广泛的应用，其被普遍应用于调制解调、频率合成、电视机彩色副载波提取、FM立体声解码等。随着数字技术的发展，相应出现了各种数字锁相环，它们在数字信号传输的载波同步、位同步、相干解调等方面发挥了重要的作用。而Matlab强大的数据处理和图形显示功能以及简单易学的语言形式使Matlab在工程领域得到了非常广泛的应用，特别是在系统建模与仿真方面，Matlab已成为应用最广泛的动态系统仿真软件。利用MATLAB建模可以快速地对锁相环进行仿真进而缩短开发时间。 1.1选题背景与意义 Matlab是英文MATrix LABoratory（矩阵实验室）的缩写。1980年，时任美国新墨西哥大学计算机系主任的Cleve Moler教授在给学生讲授线性代数课程时，为使学生从繁重的数值计算中解放出来，用FORTRAN语言为学生编写了方便使用Linpack和Eispack的接口程序并命名为MATLAB，这便是MATLAB的雏形。经过几年的校际流