Cadence 仿真流程
Poqi055
2002-7-10
开始
在Ａｌｌｅｇｒｏ中准备好进行ＳＩ仿真的ＰＣＢ板图
转换ＩＢＩＳ库到ｄｍｌ格式并加载
给器件加载对应模型
定义板子的地线、电源电压
调整ＰＣＢ板叠层结构满足阻抗要求
设置仿真参数
用探针（Ｐｒｏｂｅ）指定仿真信号线
生成仿真结果报告、设定报告包括的参数
提取电路拓扑结构
更改不同的电路条件重复仿真
仿真结果分析
电气约束规则的定义
结束
Ｃａｄｅｎｃｅ 仿真步骤
第一章 在Allegro 中准备好进行SI 仿真的PCB 板图
1）在Cadence 中进行SI 分析可以通过几种方式得到结果：
z Allegro 的PCB 画板界面，通过处理可以直接得到结果，或者直接以*.brd 存盘。
z 使用SpecctreQuest 打开*.brd ，进行必要设置，通过处理直接得到结果。这实际与上述方式类
似，只不过是两个独立的模块，真正的仿真软件是下面的SigXplore 程序。 z 直接打开SigXplore 建立拓扑进行仿真。 2）从PowerPCB 转换到Aleegro 格式
在PowerPCb 中对已经完成的PCB 板，作如下操作：
在文件菜单，选择Export 操作，出现File Export 窗口，选择ASCII 格式*.asc 文件格式，并指定文件名称和路径（图1.1）。
图1.1 在PowerPCB 中输出通用ASC 格式文件
图1.2 PowerPCB 导出格式设置窗口
点击图1.1的保存按钮后出现图1.2 ASCII 输出定制窗口，在该窗口中，点击“Select All ”项、在Expand Attributes 中选中Parts 和Nets 两项，尤其注意在Format 窗口只能选择PowerPCB V3.0以下版本格式，否则Allegro 不能正确导入。 3）在Aleegro 中导入*.ascPCB 板图
在文件菜单，选择Import 操作，出现一个下拉菜单，在下拉菜单中选择PADS 项，出现PADS IN 设置窗口（图1.3），在该窗口中需要设置3个必要参数：
图1.3 转换阿三次文件参数设置窗口
i.
在的一栏那填入源asc 文件的目录
ii. 在第二栏指定转换必须的pads_in.ini 文件所在目录（也可将此文件拷入工作目录中，此例） iii.
指定转换后的文件存放目录
然后运行“Run ”，将在指定的目录中生成转换成功的.brd 文件。 注：pads_in.ini 所在目录路：…＼Psd_14.2＼Tools ＼PCB ＼bin 中。 4）在Allegro 文件菜单中使用打开功能将转换好的PCB 板调入Allegro 中。
第二章 转换IBIS 库到dml 格式并加载
1）库转换操作过程
在Allegro 菜单中选择Analyze ＼ SI/EMI SIM ＼Library 选项，打开“Signal Analyze Library Browser ”窗口，在该窗口的右下方点击“Translatr ->”按钮，在出现的下拉菜单中选择“ibis2signois ”项，出现“Select IBIS Source File ”窗口（图2.1）.按下“打开”按钮，随后出现转换后文件存放目的设置窗口，设置后按下“保存”键，出现保存认定窗口（图2.2）。注意：必须对此窗口默认的路径设置进行修改，否则无法生成.dml 文件。
图2.1 IBIS 库转换原文件路径设置窗口
原该窗口的默认设置为“ibis2signoise in=E:\_ED\30\82559.ibs out=82559.dml ”，实际上ibis2signoise 是
一个DOS 文件，可能在一些场合，可执行文件后面的命令参数中“in=”和“out=”被认为是非法字符，所以，将它修改为“ibis2signoise E:\_ED\30\82559.ibs ”即可，它将在IBIS 文件所在目录建立同名的dml 文件。
图2.2 IBIS To dml 转换设置路径窗口（需修改）
转换完成以后，会有报告文件弹出，在文件中只要没有“Error ”提示，转换文件有效。
2）加载转换后的dml 库
在Signal Analyze Library Browser 窗口（图2.3）,加载转换后的dml 库文件。首先点击
图2.3 Signal Analyze Library Browser 窗口
“Add Existing Library ->”按钮，出现下来菜单（图2.4），该菜单有四个选项： 1. Local Lib: 直接指定一个确定的库文件。这些库文件在：…\Psd_14.2＼share ＼pcb ＼signal ＼SignalPartLib 中。
图2.4 加载库文件的几个方法
2. Local Library Path :指定一个人目录并将目录中所有库文件调入。在…\Psd_14.2＼share ＼pcb ＼signal
＼SignalPartLib 中安装时，内置有三个库文件目录（安装时没有选择附加的仿真用库）：DEFAULT_LIB 、Dig_lib （内含abt 、als 、alvc 、fttl 四个子目录）、Packages 。其中als 子目录中有X4ALS 系列标注逻辑器件库，如74als162等。 3. Standard Cadence Library ：在加载两个索引文件（\Psd_14.2＼share ＼pcb ＼signal ）：cds_models.ndx
和cds_partlib.ndx ，前者包括模块信息，后者包括仿真器件信息。 3）加载成功以后可以点击set working 按钮，将其设置为工作库。
第三章给器件加载对应模型
1) 给器件加载模型
在Allegro菜单中选择Analyze ＼ SI/EMI SIM ＼Model 选项，打开“Signal Model
Assignmen”窗口（图3.1）。
图3.1 为器件指定模型窗口
在图3.1中显示所有使用到的器件名称，选中一个准备设置模型的器件并点击Find按钮，出现，Model Browser窗口（图3.2）。在Model Name Pattern 窗口中填入“*”号，一些模型的名称进入下面的列表框，
图3.2 浏览模型窗口
图3.2 创建模型窗口
在列表框里点击你需要的模块后，在图3.1中U1（和U2）的“Signal Name”列里就会出现它的模型名称。2）器件、元件的建模
如果在图3.1里准备加载的模型是无源
器件或者是需要自己临时创建的模型，则点
击在图3.1中的create model按钮出现图
3.2 创建模型窗口，对于电阻电容选择
Espicemodel（选中蓝色箭头所指项目）后将
出现,Creat ESpick Device Model
窗口（图3.3）。其他有源器件用IBISdevice图 3.3无源器件建模窗口模型（选中红色箭头所指项目），然后按提示输入value及各管脚的功能即可，同时可以存盘生成*.dat文件，这样以后进行仿真时直接load即可。此时这个新建的模型就出现在所选器件的“模型名称“栏中。
无源器件包括电阻。电容、电感，图中的Common项是设置该元件是否有公用（接地或电源）管脚。第四章定义板子的地线、电源电压
器件仿真必须设置直流电源，否则仿真不能进行，只有定义了电压的电源和地信号，才能在拓补结构中将电源的信号模型调进来。
此操作在Logic菜单项中选择Identify Array Nets..选项，出现Identify DC Nets窗口（图
4.1 分别选中VCC和GND网络，在Voltage栏填
入5V和OV，然后确认，完成设置。
图 4.1 直流电源设置窗口
调整PCB板叠层结构满足阻抗要求
该功能分别从Aleegro、SpecctraQuest两个模块进入后进行设置。
1）从Allegro主窗口设置
在Tools菜单选择Setaup Advior选项，出现DatBase Setup Advsor 窗口，直接按下“Next“按钮，出现新的DatBase Setup Advsor –Cross-Section窗口，其中有个“Edit Cross-Section”按键，按下此键进入叠层设计窗口（图5.1），在这个类似Excel表格式地窗口里，输入需要的各种参数，在表地最后
一栏直接计算出该层的阻抗值。
2）从SpecctraQuest窗口设置
3）
4）从SigXplore窗口设置
图5.1 叠层设置窗口
2）SpecctraQuest窗口设置
直接从Setup菜单选择Cross-Section项进入图5.1窗口
第六章设置仿真参数
在正式进行仿真之前，还需要对各参数进行设置，以便使最终结果更加准确的反映设计者的要求。这个步骤可以在SpecctraQuest模块里，也可以在Sigxplore中完成。具体需要设置的参数根据不同仿真有不同的要求，大致如下：
仿真的周期数（measurement cycle）时钟频率（Clock frequency）
占空比（duty cycle）
偏移量（offset）
固定仿真时间（fixed duration）波形取样时间（waveform resolution）截止频率（cutoff frequency）
仿真模式（FTS mode）
驱动激励（drive excitation）
测量模式(measurement mode)
1）SpecctraQuest模块里设置仿真参数
在SpecctraQuest的菜单里选中Analyze＼SI/EMI SIM＼Prefences，出现参数设置窗口（图6.1）
图6.1 仿真参数设置
2）在SigXplore里的选中Analyze＼Prefences进入的参数设置窗口与图6.1类似。
第七章用探针（Probe）指定仿真信号线
1) 建立仿真信号线网表
在SpecctraQuest里的Logic下拉菜单
里，选择create list of nets,出现“Creat
List of Net”窗口（图7.1）。在窗口上边
的Net List Name栏中填入自己起的网络名
称，在“Net Filter”栏输入“*”；在
“Available nets”列表栏中选中需要仿真
的网络并将其添加到右边“Selected Nets”
栏里。然后将生成的网表文件进行保存。
2) 选择仿真网络
选中Analyz＼SI/EMI Sim＼Probe命令，
在弹出的signal analysis窗口的net一
栏，敲入*,或者通过list of nets，将网表图7.1 建立仿真网络文件调入。这样所有的net都出现在最左边的框里，可以选择任何一个信号线进行模拟。(图7.2)
图7.2 选择仿真网络
第八章生成仿真结果报告、设定报告包括的参数
选中要进行模拟的信号线之后，点击图7.2下方Reports功能键，在弹出analysis report generator 窗口里进行不同的参数条件设置，如SSN, Reflection、CrossTalk等等，参数设置完成之后，点击create report就可以分别生成对反射，串扰，地弹等等的仿真结果报告。
第九章提取电路拓扑结构（建立）
1）通过在Aleegro和SpecctraQuest界面提取电路拓扑结构
点击图7.2中View Toplogy，假设没有任何设置错误，将直接进入拓扑界面。但一般会出现提示框（很
难严格设置提取拓扑的每一个参数），告知不能进行提取，要你选择是否进入修订程序“Yes”，如果选择“No”程序将忽略一些错误直接进入拓扑界面（SigXploer 图8.1）。如果选择“Yes”，则依次进入下面的修正程序：
z进入Database Setup Advisor 进行“Cross-Setion叠层”修正
z进入Database Setup Advisor 进行“Identify DC Nets电源”修正
z进入Database Setup Advisor 进行“Device Setup器件”修正
z进入Database Setup Advisor 进行“SI Model Asingment模型定义”修正
z进入Database Setup Advisor 进行“Si Audit 审核”程序
z按下“Finish”完成全部校验过程。
图8.1 SigXplore中的拓扑结构（左边是驱动、中间是传输线、右边是接收）
图8.1窗口对应的功能“标签”（底部）
1.1
图8.1 拓扑结构窗口中参数选项
1.1.1 Parameters参数选项
在这个理表里可以进行参数的修改，每当选中一个欲
修改的项目，在该项目栏右边会出现“”标记，点击它
时将出现对应的编辑窗口。例如：修改电介质常数（蓝色
箭头所指），首先选中此此项，再点击该项被选中出现的
“”按钮，出现两个与该参数相关的窗口：“Set
Parameter d1Constant”（图8.2）在Value窗口直接输入
修改数值。另一个是与介电常数密切相关的传输线结构。图8.2 修正介电常数
图8.3 与介电常数相关的传输线特性设置窗口
1.1.2 Meeasurements选项
选项可以选择Reflection、Crosstalk和EMI分别进行仿真，其中Custom是用作IC晶圆（Die）的仿真的。在Results里可以看到数据结果列表。
图8.4 在Sigxploer中添加结构体
2) 直接在SigXploer 中建立拓扑结构 1.2.1 加载库
在SigXploer 的Analyze 的Liberary 中加载库文件（类似图2.3）
1.2.2 构造拓扑图 1.2.2.1 放置传输线
在Edit 菜单选择Add Part （或者工具按钮）打开Model Browser 窗口来选择准备假如拓扑图的结构体。比如在图8.5中选择的是传输类型，则所有传输线的模型列表出现，如果选择MicroStrip_1模型，此时在Sigxplore 的主窗口，就有MicroStrip_1图形在随光标移动，选定位置点击放置(图8.4)。
图8.5 设置拓扑结构体类型
1.2.2.2 放置器件（驱动和接收）
在图8.5的Model Type Filter 里选择IbisDevice 类模型，（此例在库加载过程中只加了一个IBIS 模型），所以出现的Browser 窗口里只有一个库（图8.6）。
图8.6 IBIS 器件结构体设置
双击“PowerPC_8245_35……”项出现图8.7的8245器件管脚列表，在此表中选择需仿真的管脚，同放置传输线的方法一样，放置结构体（注意：必须至少有驱动、传输线、接收三部分）。
图8.7 设置有源器件8245的C1管脚未驱动结构体
1.2.2.3 仿真无源器件（电阻等）
图8.9 选择“GenericElement ”设置其它无源器件
用同样的方法将电阻等无源器件假如到结构中。
1.2.2.4 连接结构体 用鼠标在结构体的端点（焊盘处），拖曳进行画线，完成仿真拓扑图。（图8.10）
图8.10最后完成的拓扑结构图
1.2.2.5 设置驱动源波形
点击结构体中驱动结构模块（点击模块上方标注文字，红色箭头处），出现激励设置窗口，在这里进
行驱动波形的设置。
第十章 仿真以及更改不同的电路条件重复仿真
点击图8.10箭头之处可进入相应的参数编辑窗口（红色箭头是设置驱动波形的地方），通过修改结构体参数，可进行重复仿真、分析。
运行Analyze 中Simulate 进行仿真（或者使用图标）结果如下图：
图
10.1 仿真结果图形
第十一章 仿真结果分析
仿真结果在图8.10下面的信息窗口显示出来如上图 图11.1仿真结果显示
SIM ID(模拟的次数) diver(驱动端) receiver(接收端) cycle(仿真的周期) FTS MODE （仿真模式） monotonic （单调性） Noise Margin(噪声裕量) overshoothigh(上过冲) overshootlow(下过冲) PropDelay(传输延迟，驱动端到接收端) switch delay(开关延迟) settle delay （建立时间）
可以对照信号波形图一起进行分析，一般要求噪声裕量足够大，上冲和下冲不要超过规定电压，没有明显的振铃现象，波形没有严重失真等等，但对于不同的电路，有时对于传输延迟时间的长短，或者上升时间的快慢有特别的要求，这也是具体进行仿真分析时要注意的地方。
第十二章电气约束规则的定义
经过仿真，基本可以找出最佳的阻抗匹配及布线长度的要求。此时，我们可以产生电气规则，以约束下一步的布局布线。其大致的操作是：在Sigxplore的set下拉菜单下选择constraints。然后即可根据需要定义各项规则，并可在Existing Rules窗口里确认规则是否成功加入。规则定义完成之后，需点
击update SQ 快捷键将规则反馈到SpecctrQuest。
cadence仿真步骤(精)
CDNLive! Paper – Signal Integrity (SI for Dual Data Rate (DDR Interface Prithi Ramakrishnan iDEN Subscriber Group Plantation, Fl Presented at Introduction The need for Signal Integrity (SI analysis for printed circuit board (PCB design has become essential to ensure first time success of high-speed, high-density digital designs. This paper will cover the usage of Cadence’s Allegro PCB SI tool for the design of a dual data rate (DDR memory interface in one of Motorola’s products. Specifically, this paper will describe the following key phases of the high-speed design process: Design set-up Pre-route SI analysis Constraint-driven routing Post-route SI analysis DDR interfaces, being source synchronous in nature, feature skew as the fundamental parameter to manage in order to meet setup and hold timing margins. A brief overview of source synchronous signaling and its challenges is also presented to provide context. Project Background This paper is based on the design of a DDR interface in an iDEN Subscriber Group phone that uses the mobile Linux Java platform. The phone is currently in the final stages of system and factory testing, and is due to be released in the market at the end of August 2007 for Nextel international customers. The phone has a dual-core custom processor with an application processor (ARM 11 and a baseband processor (StarCore running at 400MHz and 208MHz respectively. The processor has a NAND and DDR controller, both supporting 16-bit interfaces. The memory device used is a multi-chip package (MCP with stacked NAND (512Mb and DDR (512Mb parts. The NAND device is run at 22MHz and the DDR at 133MHz. The interface had to be supported over several memory vendors, and consequently had to account for the difference in timing margins, input capacitances, and buffer drive strengths between different dies and packages. As customer preference for smaller and thinner phones grows, the design and placement of critical components and modules has become more challenging. In addition to incorporating various sections such as Radio Frequency (RF, Power Management, DC, Audio, Digital ICs, and sub-circuits of these modules, design engineers must simultaneously satisfy the rigid placement requirements for components such as speakers, antennas, displays, and cameras. As such, there are
在Allegro 中进行SI 仿真
第一章在Allegro 中准备好进行SI 仿真的PCB 板图 1）在Cadence 中进行SI 分析可以通过几种方式得到结果： * Allegro 的PCB 画板界面，通过处理可以直接得到结果，或者直接以*.brd 存盘。 * 使用Specctre Quest 打开*.brd，进行必要设置，通过处理直接得到结果。这实际与上述方式类似，只不过是两个独立的模块，真正的仿真软件是下面的SigXplore 程序。 * 直接打开SigXplore 建立拓扑进行仿真。 2）从PowerPCB 转换到Allegro 格式 在PowerPCb 中对已经完成的PCB 板，作如下操作： 在文件菜单，选择Export 操作，出现File Export 窗口，选择ASCII 格式*.asc 文件格式，并指定文件名称和路径（图1.1）。 图1.1 在PowerPCB 中输出通用ASC 格式文件
图1.2 PowerPCB 导出格式设置窗口 点击图1.1 的保存按钮后出现图1.2 ASCII 输出定制窗口，在该窗口中，点击“Select All”项、在Expand Attributes 中选中Parts 和Nets 两项，尤其注意在Format 窗口只能选择PowerPCB V3.0 以下版本格式，否则Allegro 不能正确导入。 3）在Allegro 中导入*.ascPCB 板图 在文件菜单，选择Import 操作，出现一个下拉菜单，在下拉菜单中选择PADS 项，出现PADS IN 设置窗口（图1.3），在该窗口中需要设置3 个必要参数： 图1.3 转换阿三次文件参数设置窗口 i. 在的一栏那填入源asc 文件的目录 ii. 在第二栏指定转换必须的pads_in.ini 文件所在目录（也可将此文件拷入工作目录中，此例） iii. 指定转换后的文件存放目录 然后运行“Run”，将在指定的目录中生成转换成功的.brd 文件。 注：pads_in.ini 所在目录路：.Psd_14.2ToolsPCBbin 中。 4）在Allegro 文件菜单中使用打开功能将转换好的PCB 板调入Allegro 中。第二章转换IBIS 库到dml 格式并加载
CADENCE工具VIRTUSO-DRACULA入门介绍
CADENCE工具VIRTUSO/DRACULA入门介绍 (2) 1．使用V IRTUSO/D IV A/D RACULA之前的准备 (2) 1.1．找一台装有IC工具的服务器 (2) 1.2．连接到这台计算机上 (2) 2．IC工具的软件环境配置 (3) 2.1．创建IC工具的启动目录，即工作目录。 (3) 2.2．将配置文件拷贝到IC工具的启动目录 (3) 2.3．将工艺文件和显示文件拷贝至工作目录 (3) 2.4．启动IC工具,命令为icfb& (3) 3．IC工具的使用 (4) 3.1．新建一个设计库 (4) 3.2．Compile一个工艺文件 (5) 3.3．创建新设计 (5) 3.4．编辑电路图 (5) 3.5．编辑版图 (6) 3.6．根据习惯改变版图层次的显示特性 (7) 3.7．完成版图编辑之后保存,退出 (8) 4．版图的DRC检查 (8) 4.1．基于Diva的方式(不推荐) (8) 4.2．基于Dracula的方式(推荐) (8) 5．LVS (10) 5.1．准备版图的GDS文件 (10) 5.2．准备电路网表 (10) 5.3．用LOGLVS转换电路网表成LVS要求格式 (11) 5.4．修改lvs的命令文件 (12) 5.5．运行PDRACULA来生成lvs任务的可执行文件 (12) 5.6．在控制台下，运行https://www.360docs.net/doc/d1570946.html,文件 (12) 5.7．查看错误 (12) 5.8．修正版图或网表错误 (13) 6．一些小经验 (13) 7．附件清单 (14)
Cadence工具Virtuso/Dracula入门介绍 （以上华0.6um DPDM工艺设计库为例） Cadence 是一套功能强大的EDA软件，包含有诸如IC、SE等常用芯片设计工具。其中IC是针对全定制芯片设计应用的，IC本身仍是一套工具集。本手册主要讨论其中的全定制版图设计工具Virtuso和验证工具Diva/Dracula之使用方法。其中Diva是基于Xwindow 的方式，而Dracula是基于命令行的方式；Virtuso中提供这两者的相关接口。 采用Virtuso/ Diva/Dracula进行芯片的设计和验证大致有如下几步：准备schmematic(电路)、画layout(版图)、作版图设计规则检查（DRC）、做电路与版图的一致性检查(LVS)、导出最终版图的gds文件。 缩写术语： ERC: Electrical Rule Check DRC: Design Rule Check LVS: Layout Versus Schematic LPE: Layout Parameter Extraction PRE: Parasitic Resistor Extraction 1．使用Virtuso/Diva/Dracula之前的准备 1.1．找一台装有IC工具的服务器 Virtuso不能单独安装，所以只有在安装了IC工具的计算机上才能使用。 [例]机房的10台服务器(IP:219.223.169.111到219.223.169.120)都能使用Virtuso/Diva/Dracula. 1.2．连接到这台计算机上 除非是在自己的计算机上安装有IC工具，否则您必须保证能够从您的计算机远程登录到装有IC的服务器上。 [例]以登录服务器IC来说明远程登录方法： a．向管理员申请用户（每个人都已经有了一个用户） b．下载远程登录软件Exceed， 在本地计算机上安装； 安装完毕之后进行远程登录配置： 在开始菜单→程序→Hummingbird.Exceed.v7.1.Multilanguage→Exceed→Client Wizard设定xterm，Host:219.223.169.111，Host type: Linux（下拉菜单选择），其余next即可。c．完成登录。 采用其它方式比如vnc、xWin、SSH Secure Shell Client等远程终端方法登录。 『注意』使用不同的远程登陆软件连接服务器；不同的服务器所需的软件设置均有所不同，配置细节请咨询曾经使用过该登陆软件的师兄师姐或同学。
实验一、Cadence软件操作步骤
实验一基本门电路设计——电路仿真 一、实验内容： 完成CMOS 反相器的电路设计完成CMOS 反相器的电路设计 实验目的 掌握基本门电路的设计方法掌握基本门电路的设计方法 熟悉Cadence 的设计数据管理结构，以及定制设计的原理图输入、电路仿真、版图设计、版图验证工具的使用 二、实验目的：基于csmc05工艺，完成一个具有逻辑反相功能的电路 设计要求：设计要求： 1.反相器的逻辑阈值在Vdd/2附近，即噪声容限最大 2.反相器的版图高度限制为24微米，电源和地线宽度各为2微米 3.反相器宽度限制为mos 器件不折栅 4.为了给顶层设计留出更多的布线资源，版图中只能使用金属1和多晶硅作为互连线，输入，输出和电源、地线等pin脚必须使用金属1 5.版图满足设计规则要求，并通过LVS 检查 三、设计过程： 启动icfb 1.建立自己的设计库 2.用Virtuoso Schematic Composer 画电路图 3. 在Analog Design Environment中进行电路仿真 4. 用Virtuoso （XL）Layout Editer 画版图 5. 利用diva 工具进行DRC检查，用dracula进行DRC和LVS验证。 四、实验步骤 1.Cadence软件操作步骤： （1）.点击桌面虚拟机快捷方式图标； （2）.打开虚拟机（存放路径：F:\cadence）； （3）.启动虚拟机
（4）.单击右键，Open Teminal,弹出终端对话框，输入Cadence启动命令icfb&(&是后台运行的意思)。 2.. 新建一个库 建立自己的Design Lib 第一步： CIW-> Tools-Library manager 第二步：File-New 弹出“New Library ”对话框，在“Name”项填写要建的design lib的名字，这里是“lesson1”，选择“Attach to an existing techfile” 第三步： 弹出”Attach Design Library to Technology File”对话框，在“Technology Library”中选择st02
(完整版)HSPICE与CADENCE仿真规范与实例..
电路模拟实验专题 实验文档
一、简介 本实验专题基于SPICE（Simulation Program With Integrated Circuit）仿真模拟，讲授电路模拟的方法和spice仿真工具的使用。 SPICE仿真器有很多版本，比如商用的PSPICE、HSPICE、SPECTRE、ELDO，免费版本的WinSPICE，Spice OPUS等等，其中HSPICE和SPECTRE功能更为强大，在集成电路设计中使用得更为广泛。因此本实验专题以HSPICE和SPECTRE作为主要的仿真工具，进行电路模拟方法和技巧的训练。 参加本实验专题的人员应具备集成电路设计基础、器件模型等相关知识。 二、Spice基本知识(2) 无论哪种spice仿真器，使用的spice语法或语句是一致的或相似的，差别只是在于形式上的不同而已，基本的原理和框架是一致的。因此这里简单介绍一下spice的基本框架，详细的spice语法可参照相关的spice教材或相应仿真器的说明文档。 首先看一个简单的例子，采用spice模拟MOS管的输出特性，对一个NMOS管进行输入输出特性直流扫描。V GS从1V变化到3V，步长为0.5V；V DS从0V变化到5V，步长为0.2V；输出以V GS为参量、I D与V DS之间关系波形图。 *Output Characteristics for NMOS M1 2 1 0 0 MNMOS w=5u l=1.0u VGS 1 0 1.0 VDS 2 0 5 .op .dc vds 0 5 .2 Vgs 1 3 0.5 .plot dc -I(vds) .probe *model .MODEL MNMOS NMOS VTO=0.7 KP=110U +LAMBDA=0.04 GAMMA=0.4 PHI=0.7 .end 描述的仿真电路如下图，
cadence信号完整性仿真步骤
Introduction Consider the proverb, “It takes a village to raise a child.” Similarly, multiple design team members participate in assuring PCB power integrity (PI) as a design moves from the early concept phase to becoming a mature product. On the front end, there’s the electrical design engineer who is responsible for the schematic. On the back end, the layout designer handles physical implemen-tation. Typically, a PI analysis expert is responsible for overall PCB PI and steps in early on to guide the contributions of others. How quickly a team can assure PCB PI relates to the effectiveness of that team. In this paper, we will take a look at currently popular analysis approaches to PCB PI. We will also introduce a team-based approach to PCB PI that yields advantages in resource utilization and analysis results. Common Power Integrity Analysis Methods There are two distinct facets of PCB PI – DC and AC. DC PI guarantees that adequate DC voltage is delivered to all active devices mounted on a PCB (often using IR drop analysis). This helps to assure that constraints are met for current density in planar metals and total current of vias and also that temperature constraints are met for metals and substrate materials. AC PI concerns the delivery of AC current to mounted devices to support their switching activity while meeting constraints for transient noise voltage levels within the power delivery network (PDN). The PDN noise margin (variation from nominal voltage) is a sum of both DC IR drop and AC noise. DC PI is governed by resistance of the metals and the current pulled from the PDN by each mounted device. Engineers have, for many years, applied resistive network models for approximate DC PI analysis. Now that computer speeds are faster and larger addressable memory is available, the industry is seeing much more application of layout-driven detailed numerical analysis techniques for DC PI. Approximation occurs less, accuracy is higher, and automation of How a Team-Based Approach to PCB Power Integrity Analysis Yields Better Results By Brad Brim, Sr. Staff Product Engineer, Cadence Design Systems Assuring power integrity of a PCB requires the contributions of multiple design team members. Traditionally, such an effort has involved a time-consuming process for a back-end-focused expert at the front end of a design. This paper examines a collaborative team-based approach that makes more efficient use of resources and provides more impact at critical points in the design process. Contents Introduction (1) Common Power Integrity Analysis Methods (1) Applying a Team-Based Approach to Power Integrity Analysis (3) Summary (6) For Further Information (7)
CADENCE 仿真流程
第一章进行SI仿真的PCB板图的准备 仿真前的准备工作主要包括以下几点： 1、仿真板的准备 ●原理图设计； ●PCB封装设计； ●PCB板外型边框（Outline）设计，PCB板禁止布线区划分（Keepouts）； ●输出网表（如果是用CADENCE的Concept HDL设计的原理图，可将网表直接Expot 到BRD文件中；如果是用PowerPCB设计的板图，转换到allegro中的板图，其操作见附录一的说明）； ●器件预布局（Placement）：将其中的关键器件进行合理的预布局，主要涉及相对距离、抗干扰、散热、高频电路与低频电路、数字电路与模拟电路等方面； ●PCB板布线分区（Rooms）：主要用来区分高频电路与低频电路、数字电路与模拟电路以及相对独立的电路。元器件的布局以及电源和地线的处理将直接影响到电路性能和电磁兼容性能； 2、器件模型的准备 ●收集器件的IBIS模型（网上下载、向代理申请、修改同类型器件的IBIS模型等） ●收集器件的关键参数，如Tco、Tsetup、Tholdup等及系统有关的时间参数Tclock、Tskew、Tjitter ●对IBIS模型进行整理、检查、纠错和验证。 3、确定需要仿真的电路部分，一般包括频率较高，负载较多，拓扑结构比较复杂（点到多点、多点到多点），时钟电路等关键信号线 第二章IBIS模型的转化和加载 CADENCE中的信号完整性仿真是建立在IBIS模型的基础上的，但又不是直接应用IBIS 模型，CADECE的软件自带一个将IBIS模型转换为自己可用的DML（Device Model Library）模型的功能模块，本章主要就IBIS模型的转换及加载进行讲解。 1、IBIS模型到DML模型的转换 在Allegro窗口中选择Analyse\SI/EMI SIM\Library，打开“signal analyze library browser”窗口，在该窗口的右下方点击“Translate →”按钮，在出现的下拉菜单中选择“ibis2signois”项，出现“Select IBIS Source File”窗口（图1），选择想要进行转换的源IBIS文件，按下“打开”按钮，出现转换后文件名及路径设置窗口（缺省设置为和源IBIS文件同名并同路径放置，但此处文件名后缀为dml），设置后按下“保存”按钮，出现保存确定窗口（图2）,点击OK按钮即可，随后会出现一个“messages”窗口，该窗口中的报告文件说明在模型转换过程中出现的问题，对其中的“warning”可不用在意，但如果出现“error”则必须进行
cadence工具介绍
标签：cadence工具介绍 cadence工具介绍 主要是cadence的常用工具： （一）System & Logic Design & Verification 1、SPW：系统仿真工具，与matlab相似，但是比其专业，用于系统建模，常用于通信系统2、Incisive： 就是大家最常用的nc_verilog, nc_sim, nc_lauch，以及ABV,TBV的集合，仿真和验证功能很强大 （二）Synthesis & Place & Route 1、BuildGates：与DC同期推出的综合工具，但是在国内基本上没有什么市场，偶尔有几家公司用2、RTL Complil er：继BuildGates之后的一个综合工具，号称时序，面积和功耗都优于DC，但是仍然无法取代人们耳熟能详的DC 3、Silicon Ensemble & PKS: 硅谷早期做物理设计的工程师，几乎都用它。是第一个布局布线工具4、First Encount er & SoC Encounter: 继SE以后的很好的P&R工具，但是盗版太少，所以也只有大公司能用且都用，但是目前astro在国内有赶超之意5、Cetlic ：噪声分析工具，权威6、Fire&Ice: 分布参数提取工具，国内很多人用synopsys的StarRC 7、VoltageStrom：静态功耗和动态功耗分析的很不错的工具，与s 的Power Complier相同。8、SingnalStrom：时序分析工具，唯一一个能建库的工具9、nanoroute : 很强大的布线器喔，但是不是一般人能用的到的。我也是在cadence实习的时候爽过的，比astro快十倍不止。 （三）custom IC Design 1、Virtoso：版图编辑工具，没有人不知道吧，太常用了，现在还有一个公司的laker 2、diva, dracula, assura: 物理验证工具，用的比较普遍，但是calibre是标准，很多公司都是用其中的一个和calibre同时验证，我好可怜，现在只能用herculus （四）数模混合信号设计这部分太多了，但是一个ADE的环境基本上都能包括，不细说了，打字都打累了（五）PCB A llego最为典型了，很多大公司都用的。 系统分类: 软件开发 | 用户分类: IC设计 | 来源: 原创 | 【推荐给朋 友】 | 【添加到收藏夹】 Cadence 是一个大型的EDA 软件，它几乎可以完成电子设计的方方面面，包括ASIC 设计、FPGA 设计和PCB 板设计。Cadence 在仿真、电路图设计、自动布局布线、版图设计及验证等方面有着绝对的优势。Cadence 包含的工具较多几乎包括了EDA 设计的方方面面。下面主要介绍其产品线的范围。 1、板级电路设计系统。 包括原理图输入、生成、模拟数字/混合电路仿真，fpga设计，pcb编辑和自动布局布线mcm电路设计、高速pcb版图的设计仿真等等。包括： A、Concept HDL原理图设计输入工具, 有for NT和for Unix的产品。
Cadence仿真简介
时序计算和Cadence仿真结果的运用 中兴通讯康讯研究所EDA设计部余昌盛刘忠亮 摘要：本文通过对源同步时序公式的推导，结合对SPECCTRAQuest时序仿真方法的分析，推导出了使用SPECCTRAQuest进行时序仿真时的计算公式，并对公式的使用进行了说明。 关键词：时序仿真源同步时序电路时序公式 一．前言 通常我们在时序仿真中，首先通过时序计算公式得到数据信号与时钟信号的理论关系，在Cadence仿真中，我们也获得了一系列的仿真结果，怎样把仿真结果正确的运用到公式中，仿真结果的具体含义是什么，是我们正确使用Cadence仿真工具的关键。下面对时序计算公式和仿真结果进行详细分析。 二．时序关系的计算 电路设计中的时序计算，就是根据信号驱动器件的输出信号与时钟的关系（Tco——时钟到数据输出有效时间）和信号与时钟在PCB上的传输时间（Tflytime）同时考虑信号驱动的负载效应、时钟的抖动（Tjitter）、共同时钟的相位偏移（Tskew）等，从而在接收端满足接收器件的建立时间（Tsetup）和保持时间（Thold）要求。通过这些参数，我们可以推导出满足建立时间和保持时间的计算公式。 时序电路根据时钟的同步方式的不同，通常分为源同步时序电路（Source-synchronous timing）和共同时钟同步电路（common-clock timing）。这两者在时序分析方法上是类似的，下面以源同步电路来说明。 源同步时序电路也就是同步时钟由发送数据或接收数据的芯片提供。图1中，时钟信号是由CPU驱动到SDRAM方向的单向时钟，数据线Data是双向的。 图1
图2是信号由CPU 向SDRAM 驱动时的时序图，也就是数据与时钟的传输方向相同时 的情况。 Tsetup ’ Thold ’ CPU CLK OUT SDRAM CLK IN CPU Signals OUT SDRAM Signals IN Tco_min Tco_max T ft_clk T ft_data T cycle SDRAM ’S inputs Setup time SDRAM ’S inputs Hold time 图2 图中参数解释如下： ■ Tft_clk ：时钟信号在PCB 板上的传输时间； ■ Tft_data ：数据信号在PCB 板上的传输时间； ■ Tcycle ：时钟周期 ■ Tsetup’：数据到达接收缓冲器端口时实际的建立时间； ■ Thold’：数据到达接收缓冲器端口时实际的保持时间； ■ Tco_max/Tco_min ：时钟到数据的输出有效时间。 由图2的时序图，我们可以推导出，为了满足接收芯片的Tsetup 和Thold 时序要求，即 Tsetup’>Tsetup 和Thold’>Thold ，所以Tft_clk 和Tft_data 应满足如下等式： Tft_data_min > Thold – Tco_min + Tft_clk （公式1） Tft_data_max < Tcycle - Tsetup – Tco_max + Tft_clk (公式2) 当信号与时钟传输方向相反时，也就是图1中数据由SDRAM 向CPU 芯片驱动时，可 以推导出类似的公式： Tft_data_min > Thold – Tco_min - Tft_clk （公式3） Tft_data_max < Tcycle - Tsetup – Tco_max - Tft_clk （公式4） 如果我们把时钟的传输延时Tft_clk 看成是一个带符号的数，当时钟的驱动方向与数据 驱动方向相同时，定义Tft_clk 为正数，当时钟驱动方向与数据驱动方向相反时，定义Tft_clk 为负数，则公式3和公式4可以统一到公式1和公式2中。 三．Cadence 的时序仿真 在上面推导出了时序的计算公式，在公式中用到了器件手册中的Tco 参数，器件手册中 Tco 参数的获得，实际上是在某一种测试条件下的测量值，而在实际使用上，驱动器的实际 负载并不是手册上给出的负载条件，因此，我们有必要使用一种工具仿真在实际负载条件下 的信号延时。Cadence 提供了这种工具，它通过仿真提供了实际负载条件下和测试负载条件 下的延时相对值。 我们先来回顾一下CADENCE 的仿真报告形式。仿真报告中涉及到三个参数：FTSmode 、
Cadenceallegro菜单解释
Cadence allegro菜单解释——file 已有 320 次阅读2009-8-16 19:17|个人分类:|关键词:Cadence allegro file 菜单解释 每一款软件几乎都有File菜单，接下来详细解释一下allegro与其他软件不同的菜单。 new 新建PCB文件，点new菜单进入对话框后，drawing type里面包含有9个选项，一般我们如果设计PCB就选择默认第一个board即可。 如果我们要建封装库选package symbol即可，其他7个选项一般很少用，大家可以理解字面意思就可以知道什么意思了。 open 打开你所要设计的 PCB文件，或者封装库文件。 recent designs 打开你所设计的PCB文件，一般是指近期所设计的或者打开过的PCB文件。 save 保存 save as 另存为，重命名。 import import 菜单包含许多项，下面详细解释一下我们经常用到的命令。 logic 导入网表，详细介绍在allegro基础教程连载已经有介绍，在此不再详细介绍。 artwork 导入从其他PCB文件导出的.art的文件。一般很少用词命令。 命令IPF和stream 很少用，略。 DXF 导入结构要素图或者其他DXF的文件。 导入方法如下： 点import/DXF后，在弹出的对话框选择，在DXF file里选择你要导入的DXF的路径，DXF units 选择MM，然后勾选use default text table和incremental addition，其他默认即可。再点edit/view layers弹出对话框，勾选select all，DXF layer filter 选择all，即为导入所有层的信息，然后在下面的class里选择board geometry，subclass选择assembly_notes，因为一般导入结构要素图都是导入这一层，然后点ok，进入了点import/DXF后弹出的对话框，然后点import即可将结构要素图导入。 IDF IFF Router PCAD 这四个命令也很少用，略。 PADS 一般建库的时候导入焊盘。 sub-drawing 命令功能非常强大，也是我们在PCB设计中经常用的命令，如果能够非常合理的应用sub-drawing命令会提高我们设计PCB的效率。
cadence入门教程
本文介绍cadence软件的入门学习，原理图的创建、仿真，画版图和后仿真等一全套过程，本教程适合与初学着，讲到尽量的详细和简单，按照给出的步骤可以完全的从头到尾走一遍，本教程一最简单的反相器为例。 打开终端，进入文件夹目录，输入icfb&启动软件，主要中间有个空格。 启动后出现下图： 点击Tools的Library Manager，出现如下： 上面显示的是文件管理窗口，可以看到文件存放的结构，其中Library就是文件夹，Cell就是一个单元，View就是Cell的不同表现形式，比如一个mos管是一个Cell，但是mos管有原理图模型，有版图模型，有hspice参数模型，有spectre参数模型等，这就列举了Cell的4个View。他们之间是树状的关系，即，Library里面有多个Cell，一个Cell里面有多个View。应该保持一个好习惯就是每个工程都应该建立一个Library，Cell和View之间的管理将在后面介绍。
现在建立工程，新建一个Library，如下左图，出现的对话框如下有图： 在上右图中选择合适的目录，并敲入名字，这里取的是inv，这就是新建的文件夹的名字，以后的各种文件都在这个文件夹下。OK后出现下面对话框 这个对话框是选择是否链接techfile，如果只是原理图仿真而不用画版图，就选择Dont need a techfile，这里我们要画版图，而且有工艺库，选择Attach to an existing techfile，OK 后出现下面对话框：
在technology Library选择tsmc18rf，我们使用的是这个工艺库。Inv的文件夹就建好了，在Library Manager就有它了，如下图： 文件夹建好了后，我们要建立原理图，在inv的Library里面新建Cell如下：
CADENCE 仿真流程
第一章进行SI仿真得PCB板图得准备 仿真前得准备工作主要包括以下几点: 1、仿真板得准备 ●原理图设计; ●PCB封装设计; ●PCB板外型边框(Outline)设计,PCB板禁止布线区划分(Keepouts); ●输出网表(如果就是用CADENCE得Concept HDL设计得原理图,可将网表直接Expot 到BRD文件中;如果就是用PowerPCB设计得板图,转换到allegro中得板图,其操作见附录一
得说明); ●器件预布局(Placement):将其中得关键器件进行合理得预布局,主要涉及相对距离、抗干扰、散热、高频电路与低频电路、数字电路与模拟电路等方面; ●PCB板布线分区(Rooms):主要用来区分高频电路与低频电路、数字电路与模拟电路以及相对独立得电路。元器件得布局以及电源与地线得处理将直接影响到电路性能与电磁兼容性能; 2、器件模型得准备 ●收集器件得IBIS模型(网上下载、向代理申请、修改同类型器件得IBIS模型等) ●收集器件得关键参数,如Tco、Tsetup、Tholdup等及系统有关得时间参数Tclock、Tskew、Tjitter ●对IBIS模型进行整理、检查、纠错与验证。 3、确定需要仿真得电路部分,一般包括频率较高,负载较多,拓扑结构比较复杂(点到多点、多点到多点),时钟电路等关键信号线 第二章IBIS模型得转化与加载 CADENCE中得信号完整性仿真就是建立在IBIS模型得基础上得,但又不就是直接应用IBIS模型,CADECE得软件自带一个将IBIS模型转换为自己可用得DML(Device Model Library)模型得功能模块,本章主要就IBIS模型得转换及加载进行讲解。 1、IBIS模型到DML模型得转换 在Allegro窗口中选择Analyse\SI/EMI SIM\Library,打开“signal analyze library browser”窗口,在该窗口得右下方点击“Translate →”按钮,在出现得下拉菜单中选择“ibis2signois”项,出现“Select IBIS Source File”窗口(图1),选择想要进行转换得源IBIS文件,按下“打开”按钮,出现转换后文件名及路径设置窗口(缺省设置为与源IBIS文件同名并同路径放置,但此处文件名后缀为dml),设置后按下“保存”按钮,出现保存确定窗口(图2),点击OK按钮即可,随后会出现一个“messages”窗口,该窗口中得报告文件说明在模型转换过程中出现得问题,对其中得“warning”可不用在意,但如果出现“error”则必须进行修改后重新进行模型格式转化直到没有“error”出现为止,此时转换得到得dml文件才就是有效得。 注:若已有规范得完整DML模型库,我们可以直接将需要得模型库加入到工作库中,即可跳过第一步直接执行第二步。
Allegro IBIS仿真流程
Allegro IBIS仿真流程 2009-09-27 20:08:36| 分类：Pcb | 标签：|字号大中小订阅 https://www.360docs.net/doc/d1570946.html,/EDA/20090214105502.htm 第一章在Allegro中准备好进行SI 仿真的PCB 板图 1）在Cadence 中进行SI 分析可以通过几种方式得到结果： * Allegro 的PCB 画板界面，通过处理可以直接得到结果，或者直接以*.brd 存盘。 * 使用SpecctreQuest 打开*.brd，进行必要设置，通过处理直接得到结果。这实际与上述方式类似，只不过是两个独立的模块，真正的仿真软件是下面的SigXplore 程序。 * 直接打开SigXplore 建立拓扑进行仿真。 2）从PowerPCB 转换到Allegro 格式 在PowerPCb 中对已经完成的PCB 板，作如下操作： 在文件菜单，选择Export 操作，出现File Export 窗口，选择ASCII 格式*.asc 文件格式，并指定文件名称和路径（图1.1）。 图1.1 在PowerPCB 中输出通用ASC 格式文件
图1.2 PowerPCB 导出格式设置窗口 点击图1.1 的保存按钮后出现图1.2 ASCII 输出定制窗口，在该窗口中，点击“Select All”项、在Expand Attributes 中选中Parts 和Nets 两项，尤其注意在Format 窗口只能选择PowerPCB V3.0 以下版本格 式，否则Allegro 不能正确导入。 3）在Allegro 中导入*.ascPCB 板图 在文件菜单，选择Import 操作，出现一个下拉菜单，在下拉菜单中选择PADS 项，出现PADS IN 设置窗口（图1.3），在该窗口中需要设置3 个必要参数： 图1.3 转换阿三次文件参数设置窗口 i. 在的一栏那填入源asc 文件的目录 ii. 在第二栏指定转换必须的pads_in.ini 文件所在目录（也可将此文件拷入工作目录中，此例） iii. 指定转换后的文件存放目录 然后运行“Run”，将在指定的目录中生成转换成功的.brd 文件。 注：pads_in.ini 所在目录路：.\Psd_14.2\Tools\PCB\bin 中。
cadence软件介绍
1．Allegro PCB Design CIS Allegro PCB Design CIS Allegro Designer Entry CIS集成强大的原理图设计功能，其特点主要是具有快捷的元件信息管理系统（CIS），并具有通用PCB设计入口。扩展的CIS功能可以方便地访问本地元件优选数据库和元件信息。通过减少重新搜索元件信息或重复建库,手动输入元件信息，维护元件数据的时间，从而可以提高生产率。无论是设计全新的模拟，数字，或混合信号电路，还是修改现有电路板的电路原理图，或进行层次结构电路图设计，Allegro Designer Entry CIS 提供电路设计从构思到生产所需的一切。 Allegro Designer Entry CIS是全球应用最多且经过生产验证的原理图输入工具和强大的元件信息管理系统。 优点 1、提供快捷，直观的，具备完备功能的原理图编辑工具 2、通过层次式和变体（基于同一原理图，不同机型导出）设计提高复杂原理图的设计效率 3、具备强大功能的CIS，帮助加速设计进程，降低项目成本 4、原理图提供的自动缩放/搜索/导航功能，结合Allegro PCB Editor之间的交互探测和交互摆放，和集成的 AMS-Simulatuor帮助提供设计的可生产性 5、减少重复搜寻元件信息的时间，接收来自MRP，ERP和PLM的数据和支持关系型数据库使智能选择元件成为可能 6、通过直接访问ActiveParts和ActiveParts门户网站，提供给选择原理图设计所需要的元件和直接获取器件供应商元件数据更大的便利，ActiveParts提供了超过200万份的元器件数据 7、通过FPGA输出/输入双向数据流程自动整合可编程门阵列(FPGA)和可编程逻辑器件(PLD)，从而缩短设计时间 功能特色 全功能原理图编辑器 Allegro Designer Entry CIS，带有拼接式和层次式的原理图页面编辑器，它具有快捷、直观的原理图编辑的特点。原理图页面编辑器整合了标准的Windows用户界面，这些功能和特性是为工程师完成设计任务和发布设计设计数据而特别定制的。 1、在一个会话窗中可以查看和编辑多个项目 2、通过互联网访问最新元器件 3、对“What-if”场景使用状态标签 4、在设计中引入了高效率的电子表格式的属性编辑或者是在原理图编辑器中编辑属性和打印定义好的属性