基于CD4046锁相环的频率合成器设计与制作
南京信息职业技术学院
电子产品设计报告
作者高清国学号 11011P21 系部电子信息学院
专业电子信息工程技术
题目数字频率合成器的设计与制作
指导教师李玲
完成时间： 2012 年10月25日
电子产品设计报告摘要
（题目）：数字频率合成器的设计与制作
摘要：频率合成是以一个或少量的高准确度和高稳定度的标准频率作为参考频率，由此导出多个或大量的输出频率，这些输出的准确度与稳定度与参考频率是一致的。在通信、雷达、测控、仪器表等电子系统中有广泛的应用。
频率合成器有直接式频率合成器、直接数字式频率合成器及锁相频率合成器三种基本模式，前两种属于开环系统，因此是有频率转换时间短，分辨率较高等优点，而锁相频率合成器是一种闭环系统，其频率转换时间和分辨率均不如前两种好，但其结构简单，成本低。并且输出频率的准确度不逊色与前两种，因此采用锁相频率合成。锁相式频率合成器是利用锁相环（PLL）窄带跟踪特性来得到不同的频率。
关键词：分频；锁相环；频率合成。
目录
1 引言 (1)
1.1设计指标： (1)
1.2设计要求： (1)
1.3制作要求： (1)
2 数字频率合成器的组成及工作原理 (1)
2.1数字频率合成器的组成 (1)
2.2锁相环路的工作原理 (2)
2.3参考振荡器的工作原理 (5)
2.4参考分频器的工作原理 (6)
2.5可变分频器和分频比控制器的工作原理 (7)
2.6消抖动电路的工作原理 (9)
2.7数码显示电路的工作原理 (9)
3数字频率合成器的设计 (10)
3.1数字频率合成器系统设计框图 (10)
3.2元器件选择和参数计算 (11)
4电路的调试与数据分析 (14)
4.2调试仪器 (14)
4.2调试的步骤 (14)
结论 (15)
参考文献 (16)
附录A (17)
附录B (18)
附录C (19)
1 引言
将一个或几个标准频率，经过加、减、乘、除四则运算，变成具有同～稳定度和准确度的多个所需频率的技术称为频率合成技术。频率合成器是现代通信设备的重要组成部分，频率合成技术是将一个高稳定度和高准确度的基准频率经过四则运算，产生同样稳定度和准确度的任意频率。锁相式频率合成器，其优点是可以实现任意频率和带宽的频率合成，具有极低的相位噪声和杂散。是目前应用最为广泛的一种频率合成方法。
1.1 设计指标：
1.1.1 要求频率合成器输出的频率范围 kHz
kHz f o 99~1= ；
1.1.2 频率间隔为
kHz f 1=?；
1.1.3
基准频率采用晶体振荡频率，要求用数字电路设计，频率稳定度
应优于4
10-；
1.1.4 数字显示输出频率；
1.1.5
频率调节采用计数方式，电路设计中要求有消抖动设计。
1. 2设计要求：
1.1.6 要求设计出数字锁相式频率合成器的电路。
1.1.7
数字锁相式频率合成器的各部分参数计算和器件选择。 1.1.8
数字锁相式频率合成器的仿真与调试。
1.3 制作要求：
1.3.1 自行装配和调试，并能发现问题解决问题。测试主要参数：包括晶体
振荡器输出频率；1/M 分频器输出频率；1/N 可编程分频器的测试；锁相环的捕捉带和同步带测试。
2 数字频率合成器的组成及工作原理
2.1数字频率合成器的组成
数字锁相式频率合成器根据信道间隔和工作频率可分为直接式频率合
成器和吞脉冲式频率合成器。
典型的直接式频率合成器组成框图如图1-1所示。它由参考振荡器、参考分频器、鉴相器（PD ）、环路滤波器（LF ）、压控振荡器（VCO ）和可编程分频器等部分组成。
o
f PD
LF
VCO
R f N
f
o
f 参 考
振荡器
参考分频器（÷R ）
可变分频器（÷N ）
频率控制编码
直接式频率合成器（图1-1）
其中，
N
f f f o
N R =
=，
R
N o Nf Nf f ==。
2.2 锁相环路的工作原理
锁相环（PLL ）是一个相位误差控制系统，利用反馈控制原理实现频率及相位的同步技术。锁相环通过比较输入信号和压控振荡器输出频率之间的相位差，产生误差控制电压来调整压控振荡器的频率，以达到与输入信号同频。
2.2.1 锁相环路的组成：
锁相环路的基本组成框图如图4-2所示。它由鉴相器（PD ）、环路滤波器（LF ）和压控振荡器（VCO ）三部分组成。其中，PD 和LF 构成反馈控制器，而VCO 就是它的控制对象。
( )
u t i PD
LF
V C O
( )u t d ( )u t c ( )u t o ( )ωi
( )ωo
锁相环路的基本组成框图（1-2）
2.2.2锁相环路的基本特性：
2.2.2.1捕捉与锁定特性：
若锁相环路原本处于失锁状态，由于环路的调节作用，最终进入锁定状态，这一过程，称环路捕捉过程。在没有干扰的情况下，环路一经锁定，其输出信号频率等于输入信号频率。
2.2.2.2 自动跟踪特性：
若环路原本处于锁定状态，由于温度或电源电压的变化，使VCO输出频率变化，或者输入信号频率变化，通过环路自动相位控制作用，使VCO相位（频率）不断跟踪输入信号的相位（频率），这个过程称跟踪过程，或同步过程。
2.2.2.3 锁相环路的捕捉带与同步带
环路能捕捉的最大起始频差范围称捕捉带或捕捉范围，记作ΔfP。
环路所能跟踪的最大频率范围称同步带，记作ΔfH。
当 f0＞ fP时，环路将不能锁定。
当 f0＞ fH时，环路将不能跟踪。
一般有 fH＞ fP。
2.2.3 常用集成锁相环路CD4046简介：
CD4046是通用的CMOS锁相环集成电路，其特点是电源电压范围宽（为3V－18V），输入阻抗高(约100MΩ)，动态功耗小，在中心频率f0为10kHz 下功耗仅为600μW，属微功耗器件。
CD4046是带有RC型VCO的锁相环路，属于低频锁相环路。采用 16 脚双列直插式，图4-11为CD4046的内部功能框图和构成锁相频率合成器时的外围元件连接图。从图中可以看出，CD4046主要由相位比较Ⅰ、Ⅱ、压控振荡器（VCO）、线性放大器、源跟随器、整形电路等部分构成。芯片内含有一个低功耗、高线性VCO，两个工作方式不同的鉴相器PDI和PDII，A1为PDI 和PDII的公用输入基准信号放大器，源跟随器A2与VCO输入端相连是专门作FM解调输出之用的，此外还有一个6V左右的齐纳稳压管。
2.2.
3.1 CD4046的内部功能框图及各引脚功能如下：
1.1脚相位输出端，环路入锁时为高电平，环路失锁时为低电平。
2. 2脚相位比较器Ⅰ的输出端。
DD
( )Text
A 1
VCO
A 2
PDII
PDI
144
1610
325
9
6111278
15
V t
f i
u v u i 1
13
3
R 4
R 2
R 1
R 5
R C
C ( )f v
3. 3脚比较信号输入端。
4. 4脚压控振荡器输出端。
5. 5脚禁止端，高电平时禁止，低电平时允许压控振荡器工作。
6. 6、7脚外接振荡电容。
7. 8、16脚电源的负端和正端。
8. 9脚压控振荡器的控制端。
9. 10脚解调输出端，用于FM 解调。 10.11、12脚外接振荡电阻。 11.13脚相位比较器Ⅱ的输出端。
12.14脚信号输入端。 13.15脚内部独立的齐纳稳压管负极。 2.2.3.2 鉴相器PDI ：
CD4046芯片内的鉴相器PDI 是一个数字逻辑异或门，由于CMOS 门输出电平在0～VDD 之间变化。所以只要用简单的积分电路就可以取出平均电平，因而使锁项环路的捕捉范围加大。该鉴相器主要应用在调频波的解调电路中。PDII 是一个由边沿控制的数字比相器和互补CMOS 输出结构组成的三态输出式鉴相器。由于数字比相器仅在ui 和uv 的上跳边沿起作用，因而该鉴相器能接收任意占空比的输入脉冲，即非常窄的脉冲。 2.2.3.3 压控振荡器VCO ：
CD4046内部的VCO 是一个电流控制型振荡器，其振荡频率与控制电压Ud 之间的关系可以用下式表示：
t
4DS
DD
t 3GS d o 828C R U V C R U U f -+-=
式中VGS 为耗尽型NMOS 三极管的源栅间导通压降，约0.5左右，VDS 为耗尽型PMOS 管的漏源饱和压降，约为1V 左右。式中的第二项为常数项，也就是VCO 的最低振荡频率fomin 。当R4的增大到12脚开路时，fomin 减小至零。式中第一项为Ud 的函数，当R3＞10k 时。f0与Ud 基本呈直线性关系。
当Ud =VDD 时，VCO 维持在最高振荡频率fomax
omin
t
3GS
DD omax 8f C R U V f +-=
已知fomin 、fomax 和Ct 以后，就可以由上式中求得R3值。实践中，为微调f0的范围，R3往往采用一只固定电阻和一只可调电阻相串联。
2.3 参考振荡器的工作原理
参考振荡器可采用门电路（74LS 系列或CD 系列）与标称石英晶体构成振荡器。石英晶体振振器的电路符号、等效电路、电抗曲线如图4-4所示。
从石英晶体谐振器的电抗特性可以看出，在串、并联谐振频率之间很狭
窄的工作频带内，它呈电感性。因而石英振荡器可以工作于感性区，也可以
工作于串联谐振频率上，但不能使用容性区。
根据晶体在振荡电路中的不同作用，振荡电路可分为两类：一类是石英
晶体在电路中作为等效电感元件使用，这类振荡器称为并联型晶体振荡器；
另一类是把石英晶体作为串联谐振元件使用，使它工作于串联谐振频率上，
称为串联型晶体振荡器。
晶体振荡电路（1-3）
2.4参考分频器的工作原理
2.4.1二-五-十进制计数器74390逻辑符合和逻辑功能
图1-4中的计数器为二－五－十进制异步计数器，在一片74LS390集成芯片中封装了2个二－五－十进制的异步计数器。所谓二－五－十进制异步计数器是由一个二进制计数器和一个五进制计数器组合而成的，每个二－五
－十进制分别有各自的清零端CLR 。
123456714131211109
8
2CP 0GND V CC 2Q 12CP 12Q 22Q 3
1Q 31Q 074LS390
15162CLR 2Q 0（a ）1CP 01CLR 1CP 11Q 11Q 21CLR
1CP 01Q 01Q 11Q 21Q 3
1CP 12CLR
2CP 02Q 02Q 12Q
22Q 3
2CP 1（b ）
二-五-十进制计数器74390管脚图（1-4）
如需实现十进制计数器功能应将Q0与CP1相连或将Q3与CP0相连。由两片74390计数器构成4000分频器电路，产生1KHz 基准参考信号。
电路接线图如图1-5所示。图中输入信号为4MHz 方波信号，输出为1KHz 方波信号。
产生1KHz 信号分频连线图（1-5）
2.5 可变分频器和分频比控制器的工作原理
2.5.1可逆计数器CD4510
CD4510是4位加/减法的十进制计数器，计数器的方向由控制输入端U/D 控制。当U/D 为高电平时，则为加法计数器，当U/D 为低电平时，则为减法计数器。
123
45671413121110CP V DD Q 2D 3D/U TC PL Q 4D 4
D 1C
E Q 1CD4510
1516Q 3D 2（a ）
8
9MR
CD4510（b ）
1PL 5
CE MR 910D/U CP 154
D 1
12D 2D
3
13D
4
311
14
Q 2Q 3Q 16Q 4
2
TC
7
GND
可逆计数器CD4510管脚图（1-6）
CD4510主要管脚功能见表1-1
1 PL LD 置数控制端，高电平有效 5 CE 计数控制端，
=1不计数，
=0计数
10 D/U 加减法计数控制端，D/U=1时，为加法。D/U=0时为减法 15 CP 时钟输入端
9 MR CR 异步清零端，高电平有效
7
TC
进位、借位输出端，当加计数到9 ，输出一个进位负脉
冲。当减计数到0，输出一个借位负脉冲。
2.5.2 用CD4510设计99分频器
CD45101PL 5
CE MR 910D/U CP 154D 112D 2
D 313D 4
3
11
14
Q 2
Q 3Q 16Q 42TC 7
1s 信号入
&
11
00CD45101PL
5CE MR 910D/U
CP
154D 112D 2
D 313D 4
3
11
14Q 2Q 3Q 16Q 42TC 7
&
1100（十位）（个位）&
&
2.5.3 1～99分频比控制器电路的设计
1CLR 1CP 01Q 01Q 11Q 21Q 3
1CP 12CLR
2CP 02Q 02Q 12Q 22Q 3
2CP 1CD45101PL 5CE MR 910D/U CP
15
4D 112D 2D 313D 4
3
11
14
Q 2
Q 3Q 16Q 42TC 71s 信号入
&
CD45101PL
5CE MR 910D/U
CP
15
4D 112D 2D 313D 4
3
11
14Q 2Q 3Q 16Q 42TC 7&
（十位）（个位）&
&
按键及消抖动电路
按键及消抖动电路
2.6 消抖动电路的工作原理
基本RS 触发器虽然电路简单，但具有广泛的用途。图1-7是在时序电路中广泛应用的消抖动开关电路的原理电路。
&
&
R
S
Q
(a)
V CC
10K 10K
K
R
S
Q
(b)
消抖动开关电路图（1-7）
2.7 数码显示电路的工作原理
数码显示电路如图1-8所示。由共阴极七段数码器LC5011和显示译码器CD4511构成。
数码显示电路图(1-8)
下图为LC5011的管脚图和逻辑符号和CD4511的管脚图和逻辑符号。
CD4511的功能真值表如表1-2所示。
LT BL
LE
D C B A
a b c d e f g 1 1 0 0 0 0 0 1 1 1 1 1 1 0 1 1 0 0 0 0 1 0 1 1 0 0 0 0 1 1 0 0 0 1 0 1 1 0 1 1 0 1 1 1 0 0 0 1 1 1 1 1 1 0 0 1 1 1 0 0 1 0 0 0 1 1 0 0 1 1 1 1 0 0 1 0 1 1 0 1 1 0 1 1 1 1 0 0 1 1 0 0 0 1 1 1 1 1 1 1 0 0 1 1 1 1 1 1 0 0 0 0 1 1 0 1 0 0 0 1 1 1 1 1 1 1 1 1 0 1 0 0 1 1 1 1 0 0 1 1 0 1 1 1 1 1 1 1 1 0 0
0 0
1
1
1
*
3 数字频率合成器的设计
3.1数字频率合成器系统设计框图
首先，根据课题给定的设计指标要求，确定系统设计框图。由于系统工作频率较低，因此可以选择直接式频率合成方案。根据系统指标要求，选择数字频率合成器系统设计框图如图2-1所示。
o
f
PD
LF
VCO
R f
N
f
o
f
参 考振 荡 器
参考分频器（÷R ）
可变分频器（÷N ）
计数脉冲
分频比控制
计数器
显示译码器
数码显示器
数字频率合成器系统设计框图（2-1）
3.2 元器件选择和参数计算
3.2.1集成锁相环路PLL 及外接振荡元器件
根据设计指标要求，集成锁相环路可选为CD4046，它包含PD 和VCO ，最高工作频率为1.4MHz ，满足设计要求。
CD4046的内部组成框图及外接元件电路如图4-11所示。作为频率合成器时，3、4端之间应插入可变分频器N 。
根据设计要求，有fomax=99kHz ，fomin=1kHz 。CD4046内部的VCO 是一个电流控制型振荡器，查资料，其振荡频率与控制电压Ud 的关系
t
4DS
DD t 3G S d o 828C R U V C R U U f -+
-=
t
4DS
DD t 3G S d o 828C R U V C R U U f -+
-=
式中VGS 为耗尽型NMOS 三极管的源栅间导通压降，约0.5V 左右，VDS 为耗尽型PMOS 管的漏源饱和压降，约为1V 左右。式中的第二项为常数项，也就是VCO 的最低振荡频率fomin 。
t
DS
DD o C R U V f 4m in 82-=
取电源电压VDD=5V 。取Ct=100pF ，如f=1KHz ，则R4=3.3M Ω，但VCO 频率范围应小于1KHz ，取R4=22M Ω。
当Ud =VDD 时，VCO 维持在最高振荡频率fomax
omin
t
3GS
DD omax 8f C R U V f +-=
因此可得：
)
(8omin omax t GS
DD 3f f C U V R --=
)Ωk (5810)199(1010085
.05312=?-???-=
- 3.2.2参考分频器
现在要将4MHz 的参考振荡频率分频为1kHz ，因此分频比R=4000（=10×10×10×4），即用3个十进制计数器和1个四进制计数器级联来实现。
通常实现分频器的电路是计数器电路，因此可以选74LS390为参考分频器。
3.2.3可变分频器
由于最大可变分频比N=99，且输出方式为十进制方式，因此，可变分频器N 应选初始值可预置的十进制计数器。需要两级这样的计数器可选2片CD4510作为可变分频器。 3.2.4参考频率和环路滤波器
设环路滤波器的上限截止频率为fH ，从滤波的角度考虑，应有fR =(5～10) fH 。
若选简单RC 低通滤波器，则有：
RC f π21
H
取fR=1×103=10 fH=10/(2 RC)，则RC=1/(200 )≈1.6（ms ）。若取C=0.033 F ，则R ≈48.48（k ）。最终取R1=51k 。这里选RC 比例积分滤波器作环路滤波器，R2 ＜＜R1，则取C=0.033 F ，R1=51k ，R2=5.1k 。 3.2.5参考振荡器
振荡器电路选用晶体振荡电路，不使电路具有更高的Q 值，以提高频率的稳定性。又由于CMOS 电路输入阻抗极高，选用CMOS 与非门构成参考振荡器。为适应低电压工作条件，采用74HC 系列。电路如图2-2所示。
振荡器电路图（2-2）
Rf为反馈电阻，它的作用是保证在静态时，非门U1能工作在其电压传输特性的转折区—线性放大区，构成使反相器成为具有很强放大能力的放大电路，Rf常取10-100 M ，较高的反馈电阻有处于提高振荡频率的稳定性，选Rf=22M 。晶体、C1、C2构成π型选频反馈网络，电路只能在晶体谐振频率处产生振荡，反馈系数由C1、C2之比决定。根据晶体外接电容的要求，可选C1=C2=24pF。晶体XTAL的频率选40MHz（该频率点附近的频率稳定度较高）。即 U1与Rf 、晶体、C1、C2构成电容三点式振荡电路，产生一个近似正弦波的波形。U2是整形缓冲用反相器，经U2整形后，输出变为矩形波，同时U2可以隔离负载对振荡电路的影响。
CD4510是初始值可预置BCD码加减法计数器，要实现f从1-99KHz，分频比N为1-99，采用预置端和清零端来做N进制计数器。预置数就采用分频比控制计数器个位和十位输出的数据。
如果采用加法，如预置数为60~99复位置数，这时N=99-60+1=40进制，不符合设计要求，显示频率就与锁相环路实际输出的信号频率不同。
由于初始值输入端数据同时也作为VCO输出结果译码显示的输入数据，考虑到二者的一致性，计数器应选减法计数器。这样数码管显示的值就是输出信号的频率。
3.2.6分频比控制计数器及消抖动电路
分频比控制计数器是用来产生可变分频器所需要的分频比N。选用1片74L390（含两级十进制计数器）构成频率调节电路，另用一开关电路来控制计数脉冲的通断。
另外，通常使用的开关是由机械触点实现开关的闭合和断开，由于机械触点存在弹性，闭合后会产生反弹，为了得到稳定的信号，增加消抖动电路。消抖动电路可以用RS触发器或者门电路（如74LS00）构成。
3.2.7显示译码器和数码显示器
显示电路用来显示输出频率数值，由于fi=1KHz，N分频后fo=Nfi=N （KHz），因此分频比N即为此数值（单位：kHz），故可将可变分频器初始值数据作为译码器输入数据。分频比控制计数器个位和十位输出的数据同时也是译码器的输入数据。
显示器件可以选用LED 共阴极数码管，显示译码器选用CD4511与之配合。
4电路的调试与数据分析
4．1调试仪器
三路直流稳压电源(SG1732SC2A)、多功能计数器（NFC-1000C-1）、数字示波器、万用表。
4.2调试的步骤
4.2.1晶体振荡器输出频率的测量：将晶体振荡器输出的信号接入多功能计数器接头上，测量晶体产生的频率。
4.2.2 1/M 分频器输出频率的测量：测量74ls390(11)脚输出频率。 4.2.3锁相环的扑捉带和同步带测试方法：锁相环的CD4046(14)脚接频率为1KHz 的方波，同时U10_3脚也接该示波器调整使其两个波形频率相等，即达到锁定状态。
4.3数据的误差分析方法
首先在测量中，我们会遇到测量误差，这种误差我们是可以计量间小甚至消除的。除了在测量中遵守操作规程、合理使用仪器设备、小心谨慎外，我们也可以通过多次测量求平均值的方法来消除仪器误差和视觉误差。
消除了测量误差，我们就可以来分析实际系统与理论的偏差了，一般这种偏差有两种表示形式：
1.绝对误差：||0y y -=?，式中y 为测量值，0y 为理论值；
2.相对误差：|
||
|00y y y -=
δ； 一般来说，我们更关注相对误差，因为它是更改好的反映我们实际系统与理论间的差距的参数。一般情况下，我们要求相对误差小于5%，满足这一条件，我们即可认为系统已满足设计要求。
测试数据如下表（3-1）
数码管显示频率理论值测量值绝对误差相对误差
1 1.000000 1.000210 0.000040 4.000%
2 2.000000 2.000274 0.000074 3.700%
10 10.000000 10.000470 0.000470 4.700%
11 11.000000 11.000519 0.000519 4.718%
22 22.000000 22.000811 0.000811 3.686%
23 23.000000 23.000957 0.000957 4.161%
51 51.000000 51.001140 0.001140 2.235%
52 52.000000 52.001256 0.001256 2.415%
76 76.000000 76.001740 0.001740 2.289%
77 77.000000 77.001795 0.001795 2.331%
98 98.000000 98.002267 0.002267 2.313%
99 99.000000 99.002292 0.002292 2.315%
结论
通过本次实验，使自己对锁相环的工作原理及其应用有了较深的理解，锁相环应用愈广，锁相环是在无线电发射中使频率较为稳定的一种方法。
很重要的一点是，通过实验提高了发现问题，运用理论知识解决实际问题的能力。通过调试来发现自己的错误并分析及排除这些故障，结合自己在实验过程中碰到的问题，我觉得在调试过程中应该注意：
调试时应该分模块进行调试，每个模块都测试成功之后再测试整体，这样可以更好的检查出问题所在。就比如这次实验，刚开始时，晶振不起振，这时我就用函发直接输入一个4MHz的频率作为频率源，检测M分频的输出是否正常，在检测M分频过程中，发现CD4046(14)脚输入为1KHz。但是在检测锁相环（PLL）CD4046(4)脚时发现输出频率不正常，发现锁相环处于失锁，拆开锁相环外围电路，进行分部检测调试最终输出结果测量。
通过对输出数据的测量，验证系统已满足设计要求，并且也实现设计目标和电路功能。
参考文献
1 华永平，张智伟，徐瑞亚，王海荣.模拟电子技术与应用.北京:电子教育出版社，2010
2 贾立新，王涌，等.电子系统设计与实践.第2版.北京:清华大学出版社,2011
3 李玲.数字逻辑电路测试与设计.北京:机械工业出版社，2009
数字频率合成器实物图
基于锁相环的频率合成器..
综合课程设计 频率合成器的设计与仿真
前言 现代通信系统中，为确保通信的稳定与可靠，对通信设备的频率准确率和稳定度提出了极高的要求. 随着电子技术的发展，要求信号的频率越来越准确和越来越稳定，一般的振荡器已不能满足系统设计的要求。晶体振荡器的高准确度和高稳定度早已被人们认识，成为各种电子系统的必选部件。但是晶体振荡器的频率变化范围很小，其频率值不高，很难满足通信、雷达、测控、仪器仪表等电子系统的需求，在这些应用领域，往往需要在一个频率范围内提供一系列高准确度和高稳定度的频率源，这就需要应用频率合成技术来满足这一需求。 本次实验利用SystemView实现通信系统中锁相频率合成器的仿真，并对结果进行了分析。 一、频率合成器简介 频率合成是指以一个或少量的高准确度和高稳定度的标准频率作为参考频率，由此导出多个或大量的输出频率，这些输出频率的准确度与稳定度与参考频率是一致的。用来产生这些频率的部件就成为频率合成器或频率综合器。频率合成器通过一个或多个标准频率产生大量的输出频率，它是通过对标准频率在频域进行加、减、乘、除来实现的，可以用混频、倍频和分频等电路来实现。其主要技术指标包括频率范围、频率间隔、准确度、频率稳定度、频率纯度以及体积、重量、功能和成本。 频率合成器的合成方法有直接模拟合成法、锁相环合成法和直接数字合成法。直接模拟合成法利用倍频、分频、混频及滤波，从单一或几个参数频率中产生多个所需的频率。该方法频率转换时间快(小于100ns)，但是体积大、功耗大，成本高，目前已基本不被采用。锁相频率合成器通过锁相环完成频率的加、减、乘、除运算，其结构是一种闭环系统。其主要优势在于结构简化、便于集成，且频率纯度高，目前广泛应用于各种电子系统。直接式频率合成器中所固有的那些缺点，在锁相频率合成器中大大减少。 本次实验设计的是锁相频率合成器。
锁相环电路设计
锁相环的原理 2007-01-23 00:24 1．锁相环的基本组成 许多电子设备要正常工作，通常需要外部的 输入信号与部的振荡信号同步，利用锁相环 路就可以实现这个目的。 锁相环路是一种反馈控制电路，简称锁相环（PLL）。锁相环的特点是：利用外部输入的参考信号控制环路部振荡信号的频率和相位。 因锁相环可以实现输出信号频率对输入信号频率的自动跟踪，所以锁相环通常用于闭环跟踪电路。锁相环在工作的过程中，当输出信号的频率与输入信号的频率相等时，输出电压与输入电压保持固定的相位差值，即输出电压与输入电压的相位被锁住，这就是锁相环名称的由来。 锁相环通常由鉴相器（PD）、环路滤波器（LF）和压控振荡器（VCO）三部分组成，锁相环组成的原理框图如图8-4-1所示。 锁相环中的鉴相器又称为相位比较器，它的作用是检测输入信号和输出信号的相位差，并将检测出的相位差信号转换成u D（t）电压信号输出，该信号经低通滤波器滤波后形成压控振荡器的控制电压u C（t），对振荡器输出信号的频率实施控制。 2．锁相环的工作原理 锁相环中的鉴相器通常由模拟乘法器组成，利用模拟乘法器组成的鉴相器电路如图8-4-2所示。鉴相器的工作原理是：设外界输入的信号电压和压控振荡器输出的信号电压分别为： （8-4-1） （8-4-2） 式中的ω0为压控振荡器在输入控制电压为零或为直流电压时的振荡角频率，称为电路的固有振荡角频率。则模拟乘法器的输出电压u D为： 用低通滤波器LF将上式中的和频分量滤掉，剩下的差频分量作为压控振荡器的输入控制电压u C （t）。即u C（t）为： （8-4-3） 式中的ωi为输入信号的瞬时振荡角频率，θi（t）和θO（t）分别为输入信号和输出信号的瞬时位相，根据相量的关系可得瞬时频率和瞬时位相的关系为：
锁相环原理及应用
锁相电路（PLL）及其应用 自动相位控制（APC）电路，也称为锁相环路（PLL），它能使受控振荡器的频率和相位均与输入参考信号保持同步，称为相位锁定，简称锁相。它是一个以相位误差为控制对象的反馈控制系统，是将参考信号与受控振荡器输出信号之间的相位进行比较，产生相位误差电压来调整受控振荡器输出信号的相位，从而使受控振荡器输出频率与参考信号频率相一致。在两者频率相同而相位并不完全相同的情况下，两个信号之间的相位差能稳定在一个很小的围。 目前，锁相环路在滤波、频率综合、调制与解调、信号检测等许多技术领域获得了广泛的应用，在模拟与数字通信系统中已成为不可缺少的基本部件。 一、锁相环路的基本工作原理 1．锁相环路的基本组成 锁相环路主要由鉴频器（PD）、环路滤波器（LF）和压控振荡器（VCO）三部分所组成，其基本组成框图如图3-5-16所示。 图1 锁相环路的基本组成框图 将图3-5-16的锁相环路与图1的自动频率控制（AFC）电路相比较，可以看出两种反馈控制的结构基本相似，它们都有低通滤波器和压控振荡器，而两者之间不同之处在于：在AFC环路中，用鉴频器作为比较部件，直接利用参考信号的频率与输出信号频率的频率误差获取控制电压实现控制。因此，AFC系统中必定存在频率差值，没有频率差值就失去了控制信号。所以AFC系统是一个有频差系统，剩余频差的大小取决于AFC系统的性能。 在锁相环路（PLL）系统中，用鉴相器作为比较部件，用输出信号与基准信号两者的相位进行比较。当两者的频率相同、相位不同时，鉴相器将输出误差信号，经环路滤波器输出
控制信号去控制VCO ，使其输出信号的频率与参考信号一致，而相位则相差一个预定值。因此，锁相环路是一个无频差系统，能使VCO 的频率与基准频率完全相等，但二者间存在恒定相位差（稳态相位差），此稳态相位差经鉴相器转变为直流误差信号，通过低通滤波器去控制VCO ，使0f 与r f 同步。 2．锁相环路的捕捉与跟踪过程 当锁相环路刚开始工作时，其起始时一般都处于失锁状态，由于输入到鉴相器的二路信号之间存在着相位差，鉴相器将输出误差电压来改变压控振荡器的振荡频率，使之与基准信号相一致。锁相环由失锁到锁定的过程，人们称为捕捉过程。系统能捕捉的最大频率围或最大固有频带称为捕捉带或捕捉围。 当锁相环路锁定后，由于某些原因引起输入信号或压控振荡器频率发生变化，环路可以通过自身的反馈迅速进行调节。结果是VCO 的输出频率、相位又被锁定在基准信号参数上，从而又维持了环路的锁定。这个过程人们称为环路的跟踪过程。系统能保持跟踪的最大频率围或最大固有频带称为同步带或同步围，或称锁定围。 捕捉过程与跟踪过程是锁相环路的两种不同的自动调节过程。 由此可见，自动频率控制（AFC ）电路，在锁定状态下，存在着固定频差。而锁相环路控制（PLL ）电路，在锁定状态下，则存在着固定相位差。虽然锁相环存在着相位差，但它和基准信号之间不存在频差，即输出频率等于输入频率．这也表明，通过锁相环来进行频率控制，可以实现无误差的频率跟踪．其效果远远优于自动频率控制电路． 3．锁相环路的基本部件 1）鉴相器（PD —Phase Detector ） 鉴相器是锁相环路中的一个关键单元电路，它负责将两路输入信号进行相位比较，将比较结果从输出端送出。 鉴相器的电路类型很多，最常用的有以下三种电路． （1）模拟乘法器鉴相器，这种鉴相器常常用于鉴相器的两路输入信号均为正弦波的锁相环电路中。 （2）异或门鉴相器，这种鉴相器适合两路输入信号均为方波信号的锁相环电路中，所以异或门鉴相器常常应用于数字电路锁相环路中。 （3）边沿触发型数字鉴相器，这种鉴相器也属于数字电路型鉴相器，对输入信号要求不严，可以是方波，也可以是矩形脉冲波．这种电路常用于高频数字锁相环路中。 图2 是异或门鉴相器的鉴相波形与鉴相特性曲线。
锁相环基本原理及其应用
锁相环及其应用 所谓锁相环路，实际是指自动相位控制电路（APC）,它是利用两个电信号的相位 误差，通过环路自身调整作用，实现频率准确跟踪的系统，称该系统为锁相环路，简称环路，通常 用PLL表示。 称VCO ）三个部件组成闭合系统。这是一个基本环路，其各种形式均由它变化而来 PLL概念 设环路输入信号V i= V im Sin( 3 i t+ 0 i) 环路输出信号V o= V om Sin( 3 o t+ 0 o) 其中 3 o = 3 r +△ 3 o 率的自动控制系统称为锁相环路 PLL构成 由鉴相器（PD环路滤波器（LPF）压控振荡器（VCO组成的环路 通过相位反馈控制, 最终使相位保持同步, 实现了受控频率准确跟踪基准信号频锁相环路是由鉴相器（简称PD）、环路滤波器（简称LPF或LF ）和压控振荡器（简
ejt 戶心(tAejt)谋差相檯 PLL 原理 从捕捉过程一锁定 A.捕捉过程(是失锁的) 0 i — 0 i 均是随时间变化的，经相位比较产生误差相位 0 e = 0 i - 0 o ,也是变化的。 b. 0 e (t)由鉴相器产生误差电压 V d (t)= f ( 0 e )完成相位误差一电压的变换作用。 V d (t)为交流电压。 C. V d (t)经环路滤波，滤除高频分量和干扰噪声得到纯净控制电压，由 VCO 产生 控制角频差△ 3 0,使3 0随3i 变化。 B.锁定(即相位稳定) 即 3 0= 3 r + △ 3 Omax 。 3 r 为VCO 固有振荡角频率。) 锁相基本组成和基本方程(时域) 各基本组成部件 鉴相器(PD) a. 一旦锁定0 e (t)= 0 e -(很小常数) V d (t)= V d (直流电压) b. 3 0= 3 i 输出频率恒等于输入频率(无角频差，同时控制角频差为最大△ 3 Omax
频率合成技术及其实现
第16卷 第6期V ol.16 N o.6重庆工学院学报 Journal of Chongqing Institute of T echnology 2002年12月 Dec.2002 文章编号:1671—0924(2002)06—0045—05 频率合成技术及其实现 Ξ 张 建 斌 (常州技术师范学院电信系,江苏常州 213001) 摘要:综述了两种频率合成技术的原理、特点、工程设计应注意的问题及各种实现方法。关键 词:频率合成;锁相环;直接数字频率合成;FPG A ;DSP 中图分类号:T N925+16 文献标识码:A 0 引言 高性能频率源是通信、广播、雷达、电子侦察和对抗、精密测量仪器的重要组成部分。现代通信技术的飞速发展对频率源提出了越来越高的要求。性能卓越的频率源均通过频率合成技术来实现。频率合成技术是指将一个高稳定度和高精确度的标准频率经过一定变换,产生同样稳定度和精确度的大量离散频率的技术。按频率合成技术的发展过程,可将频率合成的方法按其型式分为三大类:直接式频率合成器、锁相式频率合成器和直接数字式频率合成器。在直接式频率合成器中,基准信号直接经过混频、分频、倍频、滤波等频率变换,最后产生大量离散频 率的信号。这种方法虽然频率转换时间短、并能产生任意 小数值的频率间隔,但由于其频率范围有限,而更重要的是由于其中采用了大量的混频、分频、倍频、滤波等电路,使频率合成器不仅带来了庞大的体积和重量,耗电多、成本高,而且输出的谐波、噪声及寄生频率多且难以抑制,因而现在已很少使用。 1 频率合成器的原理 1.1 锁相频率合成器[1] 锁相频率合成器基于锁相环(P LL )进行工作,其基本组成如图1所示 : 图1 P LL 的基本组成 图1中,f r 为标准频率,发射系统中为晶体振荡器产生的标准频率信号,接收系统中为收到的标准频率信号。 f 0为锁相环路输出信号的频率。当环路锁定时,则有f 0=Nf r 。因此,通过频率选择开关改变分频比N ,可使压控振 荡器的输出信号频率被控制在不同的频道上,其频道间隔即频率分辨率为f r 。这便是锁相频率合成器的基本工作原理,图1所示也称为单环频率合成器。图1的单环频率合成器存在一些缺陷,以致于难于同时满足合成器在频带宽 度、频率分辨率和频率转换时间等多方面的性能要求。因此,实际常采用多环频率合成器、双模分频频率合成器或小数分频频率合成器等方法来解决这些矛盾。 1.2 直接数字频率合成器(Direct Digital Frequency Synthesis ———DDS )1. 2.1 DDS 的基本原理 直接数字式频率合成技术是根据周期信号的波形特点(一个周期内不同的相位处对应不同的电压幅度)、 Nyquist 取样定律及数字计算技术,把一系列事先对模拟周 Ξ收稿日期:2002-09-03 作者简介:张建斌(1966-),男(汉族),陕西人,副教授,主要从事频率合成、无线通信研究.
全数字锁相环原理及应用
全数字锁相环原理及应用 2011年11月18日 摘要：锁相环是一种相位负反馈系统，它能够有效跟踪输入信号的相位。随着数字集成电路的发展，全数字锁相环也得到了飞速的发展。由于锁相精度和锁定时间这组矛盾的存在使得传统的全数字锁相环很难在保证锁定时间的情况下保证锁定精度。鉴于此，本文对一些新结构的全数字锁相环展开研究，并用VHDL语言编程，利用FPGA仿真。 为解决软件无线电应用扩展到射频，即射频模块软件可配置的问题和CMOS工艺中由于电压裕度低、数字开关噪声大等因素,将射频和数字电路集成在一个系统中设计难度大的问题，本文尝试提出数字射频的新思路。全数字锁相环是数字射频中最重要的模块之一，它不仅是发射机实现软件可配置通用调制器的基础，还是为接收机提供宽调频范围本振信号的基础。本文针对数字射频中的数字锁相环的系统特性以及其各重要模块进行了研究。 关键词：全数字锁相环；锁定时间；锁定精度；PID控制；自动变模控制；数控振荡器；时间数字转换器；数字环路滤波器；FPGA； Principle and Application of all-digital phase-locked loop Abstract: Phase-Locked Loop is a negative feedback system that can effectively track the input signal’s phase. With the development of digital integrated circuits, all-digital phase-locked loop has also been rapidly developed. Because of the contradiction between the existence of phase-locked precision and phase-locked time, it makes the traditional all-digital phase-locked loop difficult to ensure the lock time meanwhile as well as phase-locked precision. So some new structures of all-digital phase-locked loop are analyzed in this paper and programmed in VHDL language with simulation under FPGA. In order to extend the application from radio to RF, which including RF modules software configurable problems and the difficulty to integrate RF and digital circuit in one system due to some factors contain the low voltage and large noise of the digital switches etc. This paper will try to put out a new thought for digital RF. All-digital phase-locked loop is one of the most important modules in digital RF. It is not only the foundation of transmitter which can be realized by software configurable general modulator, but also the foundation of receiver which can be provided wide range of local vibration signal. This paper particularly makes a study of the system character of tall-digital phase-locked loop and its vital modules. Keywords: ADPLL; Locked time; Locked precision; PID control; Auto modulus control; DCO;TDC; Digital Loop Filter; 1. 引言 锁相环路是一种反馈控制电路,锁相环的英文全称是Phase-Locked Loop，简称PLL。目前锁相环在通信、信号处理、调制解调、时钟同步、频率综合和自动化控制等领域应用极为广泛，已经成为各种电子设备中不可缺少的基本部件。随着电子技术向数字化方向发展，需要采用数字方式实现信号的锁相处理。因此，对全数字锁相环的研究和应用得到了越来越多的关注。虽然锁相环(PLL)技术已经有了半个多世纪的发展，但是其应用领域也在不断扩大，随着高新科技的发展，使得它的性能需要不断地改进和提高，因此，锁相环的设计与分析也成立集成电路设计者的热点。设计者们也不断提出了新的锁相环结构[1-3]，以适应不同场合的需求。
锁相环的CD4046应用分析
一. 实验目的 1． 加深对锁相环基本工作原理的理解。 2． 掌握锁相环同步带、捕捉带的测试方法，增加对锁相环捕捉、跟踪和锁定等 概念的理解。 3． 掌握集成锁相环芯片NE564的使用方法和典型外部电路设计。 二、实验使用仪器 1．NE564锁相和调频实验板 2．200MHz 泰克双踪示波器 3. FLUKE 万用表 4. 射频信号发生器 5. 低频信号源 三、实验原理 本实验采用的是锁相环来实现调频的功能，锁相环是由鉴相器( PD)、环路 滤波器( LF)和电压控制振荡器( VCO)三个基本部件组成。它它它是一个相位误 差控制系统，它将参考信号与输出信号之间的相位进行比较， 产生相位误差电 压来调整输出信号的相位，以达到与参考信号同频的目的 。 锁相环的构成框图 鉴相器是相位比较器，用来比较输入信号错误！未找到引用源。与压控 振荡器输出信号错误！未找到引用源。的相位，输出电压对应于这两个信号相位 差的函数。环路滤波器是滤除错误！未找到引用源。高频分量及噪声，以保证 环路所要求的性能。 压控振荡器受环路滤波器输出电压错误！未找到引用源。 的控制，使振荡频率向输入信号的频率靠拢，直至两者的频率相 同，使得VCO 输出信号的相位和输入信号的相位保持某种特定的关系，达到相位 锁定的目的。 工作原理
*判断环路是否锁定的方法 在有双踪示波器的情况下，开始时环路处于失锁状态，加大输入信号频率，用双 踪示波器观察压控振荡器的输出信号和环路的输入信号，当两个信号由 不同步变成同步，且错误！未找到引用源。时，表示环路已经进入锁定状态。 锁相调频电路 在普通的直接调频电路中，振荡器的中心频率稳定度较差，而采用晶体振 荡器的调频电路，其调频范围又太窄。采用锁相环的调频器可以解决这个矛盾。 锁相调频原理框图如下图所示 锁相调频原理图 正如上面锁相调频原理图所示， 实现锁相调频的条件是调制信号的频谱要处于低通滤波器通带之外。使压控 振荡器的中心频率锁定在稳定度很高的晶振频率上，而随着输入调制信号的变 化，振荡频率可以发生很大偏移。这种锁相环路称载波跟踪型PLL ，本实验中使 用的锁相环是NE564。 NE564内部压控振荡器的最高工作频率是50MHz ，从图 10-5的逻辑框图中可以看到，NE564的内部包含一个限幅放大器，对外部的输 入信号进行限幅放大，抑制寄生调幅，内部还包含压控振荡器和相位比较器。环 路低通滤波器外接，内部有一个放大器对鉴相器的输出电压进行放大，然后经过 直流恢复器后得到模拟信号的输出。内部还有一个斯密特触发器，可以得到TTL 电平的数字信号输出。 锁相环闭环的拉氏模型方程可以表示为： ()()()()()V i s KF s H s s s KF s θθ==+ ()()()()V e e s s H s s s KF s θθ==+ 四、仿真 锁相环传递函数 锁相环误差传递函
锁相环(PLL)频率合成调谐器
锁相环（PLL）频率合成调谐器 调谐器俗称高频头，是对接收来的高频电视信号进行放大（选频放大）并通过内部的变频器把所接收到的各频道电视信号，变为一固定频率的图像中频（38MHz）和伴音中频以利于后续电路（声表面滤波器、中放等）对信号进行处理。 调谐器（高频头）原理： 高频放大：把接收来的高频电视信号进行选频放大。 本机振荡器：产生始终高于高频电视信号图像载频38MHz的等幅载波，送往混频器。 混频器：把高频放大器送来的电视信号和本机振荡器送来的本振等幅波，进行混频产生38MHz的差拍信号（即所接收的中频电视信号）输出送往预中放及声表面滤波器。 结论：简单的说：只要改变本机振荡器的频率即可达到选台的目的） 一、电压合成调谐器：早期彩色电视接收机大部分均采用电压合成高频调谐器，其调谐器的选台及波段切换均由CPU输出的控制电压来实现（L、H、U波段切换电压及调谐选台电压），其中调谐选台电压用来控制选频回路和本振回路的谐振频率，调谐选台电压的任何变化都将导致本机振荡器频率偏移，选台不准确、频偏、频漂。为了保证本机振荡器频率频率稳定，必须加上AFT系统。由于AFT系统中中放限幅调谐回路和移相网络一般由LC谐振回路构成，这个谐振回路是不稳定的，这就造成了高频调谐器本机振荡器频率不稳，也极易造成频偏、频漂。
二、频率合成调谐器 1、频率合成的基本含义：是指用若干个单一频率的正弦波合成多个新的频率分量的方法（频率合成调谐器的本振频率是由晶振分频合成的）。 频率合成的方法有很多种。下图为混频式频率合成器方框图 以上图中除了三个基频外还有其“和频”及“差频”输出（还有各个频率的高次谐波输出）。 输出信号的频率稳定性由基准信号频率稳定性决定，而且输出信号频率误差等于各基准信号误差之和，因此要想减少误差除了要提高基准信号稳定度之外还应减少基准信号的个数。 2、锁相环频率合成器： 其方框图类似于彩色电视接收机中的副载波恢复电路，只是在输入回路插入了一个基准信号分频器（代替色同步信号输入）而在反馈支路插入一个可编程分频器（代替900移相）。当环路锁定时存在如下关系： ∵ fk=f0 / K 式中：fvco为压控振荡器输出信号频率。 fn=fvco / N f0 为晶振基准频率。 fk=fn K为分频系数。 ∴ fvco=N?fo / K N为可变分频器的分频系数（分频比） 彩色电视机幅载波恢复电路
锁相环的组成和原理及应用
锁相环的组成和原理及应用 一.锁相环的基本组成 许多电子设备要正常工作，通常需要外部的输入信号与内部的振荡信号同步，利用锁相环路就可以实现这个目的。 锁相环路是一种反馈控制电路，简称锁相环(PLL)。锁相环的特点是：利用外部输入的参考信号控制环路内部振荡信号的频率和相位。 因锁相环可以实现输出信号频率对输入信号频率的自动跟踪，所以锁相环通常用于闭环跟踪电路。锁相环在工作的过程中，当输出信号的频率与输入信号的频率相等时，输出电压与输入电压保持固定的相位差值，即输出电压与输入电压的相位被锁住，这就是锁相环名称的由来。 锁相环通常由鉴相器(PD)、环路滤波器(LF)和压控振荡器(VCO)三部分组成，锁相环组成的原理框图如图8-4-1所示。 锁相环中的鉴相器又称为相位比较器，它的作用是检测输入信号和输出信号的相位差，并将检测出的相位差信号转换成uD(t)电压信号输出，该信号经低通滤波器滤波后形成压控振荡器的控制电压uC(t)，对振荡器输出信号的频率实施控制。 二.锁相环的工作原理 锁相环中的鉴相器通常由模拟乘法器组成，利用模拟乘法器组成的鉴相器电路如图8-4-2所示。 鉴相器的工作原理是：设外界输入的信号电压和压控振荡器输出的信号电压分别为： (8-4-1) (8-4-2)
式中的ω0为压控振荡器在输入控制电压为零或为直流电压时的振荡角频率，称为电路的固有振荡角频率。则模拟乘法器的输出电压uD为： 用低通滤波器LF将上式中的和频分量滤掉，剩下的差频分量作为压控振荡器的输入控制电压uC(t)。即uC(t)为： (8-4-3) 式中的ωi为输入信号的瞬时振荡角频率，θi(t)和θO(t)分别为输入信号和输出信号的瞬时位相，根据相量的关系可得瞬时频率和瞬时位相的关系为： 即 (8-4-4) 则，瞬时相位差θd为 (8-4-5) 对两边求微分，可得频差的关系式为 (8-4-6) 上式等于零，说明锁相环进入相位锁定的状态，此时输出和输入信号的频率和相位保持恒定不变的状态，uc(t)为恒定值。当上式不等于零时，说明锁相环的相位还未锁定，输入信号和输出信号的频率不等，uc(t)随时间而变。
锁相环频率合成技术及其应用
锁相环频率合成技术及其应用 在当今的调频广播发送技术中，为了适应对发射机输出频率稳定度和频率准确度的严格要求，以及方便更换发射机频率的需要，在固态调频发射机中普遍使用了锁相技术和频率合成技术。锁相环频率合成器成为固态调频发射机重要的组成部分。 锁相环频率合成器的优点在于其能提供频率稳定度很高的输出信号，能很好地抑制寄生分量，避免大量使用滤波器，因而有利于集成化和小型化。而频率合成器中的程序分频器的分频比可以使用微机进行控制，易于实现发射机频率的更换及其频率显示的程控和遥控，促进全固态调频发射机的数字化、集成化和微机控制化。 将一个标准频率（如晶振参考源），经过加、减、乘、除运算，变成具有同一稳定度和准确度的多个所需频率的技术，称为频率合成技术。 控制振荡器，使其输出信号和一个参考信号之间保持确定关系的技术，称为锁相技术。把由基准频率获得不同频率信号的组件或仪器，称为“频率合成器”。 频率合成的方法很多，但大致可分成两大类：直接合成法和间接合成法。 固态调频发射机中的频率合成器采用间接合成法。间接合成法一般可用一个受控源（例如压控振荡器）、参考源和控制回路组成一个系统来实现。即用一个频率源，通过分频产生参考频率，然后用锁相环（控制回路），把压控振荡器的频率锁定在某一频率上，由压控振荡器间接产生出所需要的频率输出。 1锁相环基本工作原理 一个基本的锁相环路由以下3个部件组成：压控振荡器（VCO）、鉴相器（PD）和环路滤波器（LF），如图1所示。 当锁相环开始工作时，输入参考信号的频率f i与压控振荡器的固有振荡频率f 0总是不相同的，即f i≠f 0，这一固有频率差△f=f i-f 0必然引起它们之间的相位差不断变化，并不断跨越2π角。由于鉴相器特性是以相位差2π为周期的，因此鉴相器输出的误差电压总是在某一范围内摆动。这个误差电压通过环路滤波器变成控制电压加到压控振荡器上，使压控振荡器的频率f 0趋向于参考信号的频率f i，直到压控振荡器的频率变化到与输入参考信号的频率相等，并满足一定条件，环路就在这个频率上稳定下来。两个频率之间的相位差不随时间变化而是一个恒定的常数，这时环路就进入“锁定”状态。 当环路已处于锁定状态时，如果输入参考信号的频率和相位发生变化，通过环路的控制作用，压控振荡器的频率和相位能不断跟踪输入参考信号频率的变化而变化，使环路重新进入锁定状态，这种动态过程称为环路的“跟踪”过程。而环路不处于锁定和跟踪状态，这个动态过程称为“失锁”过程。 从上述分析可知，鉴相器有两个主要功能：一个是频率牵引，另一个是相位锁定。 2锁相环频率合成器工作原理 锁相环路总是有可编程分频器加在压控振荡器VCO和鉴相器PD之间。在锁相环路中加入可编程分频器可以起到两个很关键的作用：首先是不改变输入参考频率就可以改变压控振荡器VCO的输出频率，为实际应用提供了方便；其次是提高输出频率的分辨率和降低鉴相器的参考频率，进一步提高输出频率的精确度和稳定度。 但是，在目前的技术条件下，可编程分频器的最高工作频率约30MHz。而调频广播频段为87～108MHz，显然，工作频率太高而不能直接使用可编程分频器。在这种情况下，通常在可编程分频器前端加入一个前置固定分频模数为M的ECL分频器，如图2所示。ECL固定分频器的工作频率可高达几GHz。当环路锁定时，这种频率合成器的输出频率为f o=N（Mf i）
锁相环原理及锁相环原理图
问题: 什么是锁相环（PLL）？锁相环的工作原理是什么？锁相环电路对硬件电路连接有什么要求？ 解答: 锁相环是一种反馈电路，其作用是使得电路上的时钟和某一外部时钟的相位同步。PLL通过比较外部信号的相位和由压控晶振（VCXO）的相位来实现同步的，在比较的过程中，锁相环电路会不断根据外部信号的相位来调整本地晶振的时钟相位，直到两个信号的相位同步。 在数据采集系统中，锁相环是一种非常有用的同步技术，因为通过锁相环，可以使得不同的数据采集板卡共享同一个采样时钟。因此，所有板卡上各自的本地 80MHz和20MHz时基的相位都是同步的，从而采样时钟也是同步的。因为每块板卡的采样时钟都是同步的，所以都能严格地在同一时刻进行数据采集。 通过锁相环同步多块板卡的采样时钟所需要的编程技术会根据您所使用的硬件 板卡的不同而不同。对于基于PCI总线的产品（M系列数据采集卡，PCI数字化仪等），所有的同步都是通过RTSI总线上的时钟和触发线来实现的；这时，其中一块版板卡会作为主卡并且输出其内部时钟，通过RTSI线，其他从板卡就可以获得这个用于同步的时钟信号，对于基于PXI总线的产品，则通过将所有板卡的时钟于PXI内置的10MHz背板时钟同步来实现锁相环同步的。关于更多的不同仪器的锁相环技术，请点击下面相关的连接。 锁相环原理及锁相环原理图 1．锁相环的基本组成 锁相环中的鉴相器又称为相位比较器，它的作用是检测输入信号和输出信号的相 （t）电压信号输出，该信号经低通滤位差，并将检测出的相位差信号转换成u D 波器滤波后形成压控振荡器的控制电压u （t），对振荡器输出信号的频率实施 C 控制。 2．锁相环的工作原理 （8-4-1） （8-4-2）
(完整版)锁相环工作原理
基本组成和锁相环电路 1、频率合成器电路 频率合成器组成： 频率合成器电路为本机收发电路的频率源，产生接收第一本机信号源和发射电路的发射信号源，发射信号源主要由锁相环和VCO电路直接产生。如图3-4所示。 在现在的移动通信终端中，用于射频前端上下变频的本振源（LO），在射频电路中起着非常重要的作用。本振源通常是由锁相环电路（Phase-Locked Loop）来实现。 2.锁相环： 它广泛应用于广播通信、频率合成、自动控制及时钟同步等技术领域 3.锁相环基本原理： 锁相环包含三个主要的部分:⑴鉴相器(或相位比较器,记为PD或PC):是完成相位比较的单元,用来比较输入信号和基准信号的之间的相位.它的输出电压正比于两个输入信号之相位差.⑵低通滤波器(LPF):是个线性电路,其作用是滤除鉴相器输出电压中的高频分量,起平滑滤波的作用.通常由电阻、电容或电感等组成，有时也包含运算放大器。⑶压控振荡器（VCO）：振
荡频率受控制电压控制的振荡器，而振荡频率与控制电压之间成线性关系。在PLL中，压控振荡器实际上是把控制电压转换为相位。 1、压控振荡器的输出经过采集并分频； 2、和基准信号同时输入鉴相器； 3、鉴相器通过比较上述两个信号的频率差，然后输出一个直流脉冲电压； 4、控制VCO，使它的频率改变； 5、这样经过一个很短的时间，VCO 的输出就会稳定于某一期望值。 锁相环电路是一种相位负反馈系统。一个完整的锁相环电路是由晶振、鉴相器、R分频器、N分频器、压控振荡器（VCO）、低通滤波器（LFP）构成，并留有数据控制接口。 锁相环电路的工作原理是：在控制接口对R分频器和N分频器完成参数配置后。晶振产生的参考频率（Fref）经R分频后输入到鉴相器，同时VCO的输出频率（Fout）也经N分频后输入到鉴相器，鉴相器对这两个信号进行相位比较，将比较的相位差以电压或电流的方式输出，并通过LFP滤波，加到VCO的调制端，从而控制VCO的输出频率，使鉴相器两输入端的输入频率相等。 锁相环电路的计算公式见公式: Fout=(N/R)Fref 由公式可见，只要合理设置数值N和R，就可以通过锁相环电路产生所需要的高频信号。 4.锁相环芯片 锁相环的基准频率为13MHz，通过内部固定数字频率分频器生成5KHz或6.25KHz的参考频率。VCO振荡频率通过IC1 内部的可编程分频器分频后，与基准频率进行相位比较，产生误差控制信号，去控制VCO，改变VCO的振荡频率，从而使VCO输出的频率满足要求。如图3-5所示。 N=F VCO/F R N：分频次数 F VCO：VCO振荡频率
【原创】锁相环PLL制作与调试要点.
基于MC145152+MC12022+MC1648L+LM358 的锁相环电路 一、MC145152（鉴相器） MC145152－2 芯片是摩托罗拉公司生产的锁相环频率合成器专用芯片。它是MC145152－1 芯片的改进型。主要具有下列主要特征： （1）它与双模（P／（P＋1））分频器同时使用，有一路双模分频控制输出MC。当MC 为低电平时，双模分频器用（P＋1）去除；当MC 为高电平时，双模分频器用模数P 去除。 （2）它有 A 计数器和N 计数器两个计数器。它们与双模（P／（P＋1））分频器提供了总分频值（NP＋A）。其中，A、N 计数器可预置。N 的取值范围为3～1023，A 的取值范围为0～63。A 计数器计数期间，MC 为低电平；N 计数器计数（N－A）期间，MC 为高电平。 （3）它有一个参考振荡器，可外接晶体振荡器。 （4）它有一个R计数器，用来给参考振荡器分频，R计数器可预置，R的取值范围：8，64，128，256，512，1024，1160，2048。设置方法通过改变RA0、RA1、RA2的不同电平，接下来会讲到。 （5）它有两路鉴相信号输出，其中，ФR、ФV 用来输出鉴相误差信号，LD 用来输出相位锁定信号。 MC145152－2 的供电电压为3．0 V～9．0 V，采用28 脚双列封装形式。MC145152－2的原理框图如图1 所示 MC145152－2 的工作原理：参考振荡器信号经R 分频 器分频后形成fR 信号。压控振荡器信号经双模P/(P＋ 1)分频器分频，再经A、N 计数器分频器后形成fV 信 号，fV＝fVCO/(NP＋A)。fR 信号和fV 信号在鉴相器中 鉴相，输出的误差信号（φR、φV）经低通滤波器形成 直流信号，直流信号再去控制压控振荡器的频率。 当整个环路锁定后，fV＝fR 且同相，fVCO＝（NP＋A） fV＝（NP＋A）fR，便可产生和基准频率同样稳定度和 准确度的任意频率。原理框图如右图：
数字锁相环原理 应用
数字锁相环原理及应用 .全数字锁相环结构及原理 图1 数字锁相环路的基本结构 (1)数字环路鉴相器（DPD） 数字鉴相器也称采样鉴相器，是用来比较输入信号与压控振荡器输出信号的相位，它的输出电压是对应于这两个信号相位差的函数。它是锁相环路中的关键部件，数字鉴相器的形式可分为：过零采样鉴相器、触发器型数字鉴相器、超前—滞后型数字鉴相器和奈奎斯特速率取样鉴相器。 (2)数字环路滤波器（DLF） 数字环路滤波器在环路中对输入噪声起抑止作用，并且对环路的校正速度起调节作用。数字滤波器是一种专门的技术，有各种各样的结构形式和设计方法。引入数字环路滤波器和模拟锁相环路引入环路滤波器的目的一样，是作为校正网络引入环路的。因此，合理的设计数字环路滤波器和选取合适的数字滤波器结构就能使DPLL满足预定的系统性能要求。 (3)数字压控振荡器（DCO） 数控振荡器，又称为数字钟。它在数字环路中所处的地位相当于模拟锁相环中的压控振荡器（VCO）。但是，它的输出是一个脉冲序列，而该输出脉冲序列的周期受数字环路滤波器送来的校正信号的控制。其控制特点是：前一采样时刻得到的校正信号将改变下一个采样时刻的脉冲时间位置。 全数字锁相环工作原理 全数字锁相环的基本工作过程如下： (1) 设输入信号 u i (t) 和本振信号（数字压控振荡器输出信号）u o (t) 分别 是正弦和余弦信号，他们在数字鉴相器内进行比较，数字鉴相器的输出是一个与两者间的相位差成比例的电压u d (t)。 (2) 数字环路滤波器除数字鉴相器输出中的高频分量，然后把输出电压u c (t)
加到数字压控振荡器的输出端，数字压控振荡器的本振信号频率随着输入电压的变化而变化。如果两者频率不一致，则数字鉴相器的输出将产生低频变化分量，并通过低通滤波器使DCO的频率发生变化。只要环路设计恰当，则这种变化将使 本振信号u o (t) 的频率与数字鉴相器输入信号u i (t) 的频率一致。 (3)最后，如果本振信号的频率和输入信号的频率完全一致，两者的相位差将保持某一个恒定值，则数字鉴相器的输出将是一个恒定直流电压（忽略高频分量），数字环路滤波器的输出也是一个直流电压，DCO的频率也将停止变化，这时，环路处于“锁定状态”。
锁相环技术
PLL(Phase Locked Loop)锁相环 锁相环的基本组成 PLL(Phase Locked Loop)：为锁相回路或锁相环，用来统一整合时脉讯号，使内存能正确的存取资料。PLL用于振荡器中的反馈技术。 许多电子设备要正常工作，通常需要外部的输入信号与内部的振荡信号同步，利用锁相环路就可以实现这个目的。锁相环路是一种反馈控制电路，简称锁相环（PL L,Phase-Locked Loop）。锁相环的特点是：利用外部输入的参考信号控制环路内部振荡信号的频率和相位。因锁相环可以实现输出信号频率对输入信号频率的自动跟踪，所以锁相环通常用于闭环跟踪电路。锁相环在工作的过程中，当输出信号的频率与输入信号的频率相等时，输出电压与输入电压保持固定的相位差值，即输出电压与输入电压的相位被锁住，这就是锁相环名称的由来。锁相环通常由鉴相器（PD,Phas e Detector）、环路滤波器（LF,Loop Filter）和压控振荡器（VCO,Voltage Control led Oscillator）三部分组成，锁相环组成的原理框图如图所示。 PLL原理框图 锁相环中的鉴相器又称为相位比较器，它的作用是检测输入信号和输出信号的相位差，并将检测出的相位差信号转换成uD（t）电压信号输出，该信号经低通滤波器滤波后形成压控振荡器的控制电压uC（t），对振荡器输出信号的频率实施控制。 锁相环的工作原理 锁相环是一种反馈电路，其作用是使得电路上的时钟和某一外部时钟的相位同步。P LL通过比较外部信号的相位和由压控晶振（VCXO）的相位来实现同步的，在比较的过程中，锁相环电路会不断根据外部信号的相位来调整本地晶振的时钟相位，直到两个信号的相位同步。在数据采集系统中，锁相环是一种非常有用的同步技术，因为通过锁相环，可以使得不同的数据采集板卡共享同一个采样时钟。因此，所有板卡上各自的本地80MHz和20MHz时基的相位都是同步的，从而采样时钟也是同步的。因为每块板卡的采样时钟都是同步的，所以都能严格地在同一时刻进行数据采集。 通过锁相环同步多块板卡的采样时钟所需要的编程技术会根据您所使用的硬件 板卡的不同而不同。对于基于PCI总线的产品（M系列数据采集卡，PCI数字化仪等），所有的同步都是通过RTSI总线上的时钟和触发线来实现的；这时，其中一块版板卡会作为主卡并且输出其内部时钟，通过RTSI线，其他从板卡就可以获得这个用于同
基于锁相环的频率合成电路设计
基于锁相环的频率合成电路设计 0 引言 锁相环简称PLL，是实现相位自动控制的一门技术，早期是为了解决接收机的同步接收问题而开发的，后来应用在电视机的扫描电路中。由于锁相技术的发展，该技术已逐渐应用到通信、导航、雷达、计算机到家用电器的各个领域。自从20 世纪70年代起，随着集成电路的发展，开始出现集成的锁相环器件、通用和专用集成单片锁相环，使锁相环逐渐变成一个低成本、使用简便的多功能器件。如今，PLL 技术主要应用在调制解调、频率合成、彩电色幅载波提取、雷达、FM立体声解码等各个领域。随着数字技术的发展，还出现了各种数字PLL器件，它们在数字通信中的载波同步、位同步、相干解调等方面起着重要的作用。随着现代电子技术的飞快发展，具有高稳定性和准确度的频率源已经成为科研生产的重要组成部分。高性能的频率源可通过频率合成技术获得。随着大规模集成电路的发展，锁相式频率合成技术占有越来越重要的地位。由一个或几个高稳定度、高准确度的参考频率源通过数字锁相频率合成技术可获得高品质的离散频率源。 1 锁相环及频率合成器的原理 1．1 锁相环原理 PLL是一种反馈控制电路，其特点是：利用外部输入的参考信号控制环路内部振荡信号的频率和相位。因PLL可以实现输出信号频率对输入信号频率的自动跟踪，所以PLL通常用于闭环跟踪电路。PLL在工作的过程中，当输出信号的频率与输入信号的频率相同时，输出电压与输入电压保持固定的相位差值，即输出电压与输入电压的相位被锁住，这就是PLL名称的由来。PLL通常由鉴相器(PD)、环路滤波器(LF)和压控振荡器(VCO)三部分组成，PLL组成的原理框图如图1所示。 PLL中的鉴相器又称为相位比较器，它的作用是检测输入信号和输出信号的相位差，并将检测出的相位差信号转换成uD(t)电压信号输出，该信号经低通滤波器滤波后形成压控振荡器的控制电压uC(t)，对振荡器输出信号的频率实施控制。鉴相器通常由模拟乘法器组成，利用模拟乘法器组成的鉴相器电路如图2所示。
锁相环CD4046 原理及应用
锁相环 CD4046 原理及应用 锁相的意义是相位同步的自动控制，能够完成两个电信号相位同步的自动控制闭环系统叫做锁相环，简称PLL。它广泛应用于广播通信、频率合成、自动控制及时钟同步等技术领域。锁相环主要由相位比较器（PC）、压控振荡器（VCO）、低通滤波器三部分组成，如图1所示。 图1 压控振荡器的输出Uo接至相位比较器的一个输入端，其输出频率的高低由低通滤波器上建立起来的平均电压Ud大小决定。施加于相位比较器另一个输入端的外部输入信号Ui与来自压控振荡器的输出信号Uo相比较，比较结果产生的误差输出电压UΨ正比于Ui和Uo两个信号的相位差，经过低通滤波器滤除高频分量后，得到一个平均值电压Ud。这个平均值电压Ud朝着减小CO输出频率和输入频率之差的方向变化，直至VCO输出频率和输入信号频率获得一致。这时两个信号的频率相同，两相位差保持恒定（即同步）称作相位锁定。 当锁相环入锁时，它还具有“捕捉”信号的能力，VCO可在某一范围内自动跟踪输入信号的变化，如果输入信号频率在锁相环的捕捉范围内发生变化，锁相环能捕捉到输人信号频率，并强迫VCO锁定在这个频率上。锁相环应用非常灵活，如果输入信号频率f1不等于VCO输出信号频率f2，而要求两者保持一定的关系，例如比例关系或差值关系，则可以在外部加入一个运算器，以满足不同工作的需要。过去的锁相环多采用分立元件和模拟电路构成，现在常使用集成电路的锁相环，CD4046是通用的CMOS锁相环集成电路，其特点是电源电压范围宽（为3V－18V），输入阻抗高(约100MΩ)，动态功耗小，在中心频率f0为10kHz下功耗仅为600μW，属微功耗器件。图2是CD4046的引脚排列，采用 16 脚双列直插式，各引脚功能如下： 图2?1脚相位输出端，环路人锁时为高电平，环路失锁时为低电平。 ?2脚相位比较器Ⅰ的输出端。 ?3脚比较信号输入端。 ?4脚压控振荡器输出端。 ?5脚禁止端，高电平时禁止，低电平时允许压控振荡器工作。 ?6、7脚外接振荡电容。 ?8、16脚电源的负端和正端。 ?9脚压控振荡器的控制端。 ?10脚解调输出端，用于FM解调。 ?11、12脚外接振荡电阻。