cadence学习笔记
关键字：1.快捷键2.注意
基本了解了一下界面最左面的原理图管理器的基本设置；学会两个快捷键：放大I 缩小O；上下滚动pageup、pagedown；鼠标滚动
左右滚动ctrl+ pageup、pagedown；ctrl+鼠标滚动
刷新F5
今天了解了cadence原理图页面的基本设置：页面大小、title是否显示，网格大小显示的基本设置！这都是在options选项中设置！
今天学会了自己画简单元件（只需要一部分就能画出的元器件），了解其常见设置；画一个AT90S8535为例！1、练习了显示隐藏引脚（pin）的设置（Options-part propreties选项中设置，ture表示显示，falth表示隐藏）；2、练习对引脚的批量属性改变！选中十字光标右键，eide proprepries…
出现下图，一一修改；
画原件应注意，body部分应该放在虚线框中；
注意：liberiy中用到的快捷键：H,V,R
AT90S8535：
今天了解了分立元件的画法和理念，例如74系列的一类芯片！芯片中分几路功能相同（这种采用homogeneous（同址形式），另外一形式为heterogeneous）；在new part 对话框中；设置项parts per Pkg表示元件需要分几部分画！
注意：heterogeneous与homogeneous的区别：
1.homogeneous是元件的每部分电气属性、结果相同；画一部分，自动生成下一部分！
只需自己改下pin的number！heterogeneous不然，表示每一部分的电气属性、结
果都不一样，每部分都需自己画！
快捷键：ctrl+N 自动切换到下部分！
Ctrl+B 自动切换到上面部分！
哎！令人蛋腾+乳酸的大学，好不容易休息了一个双休，一切的一切都是拜自考占用学校所赐！何得何能啊？
今天初涉原理图设计，也就是添加库文件，放置元器件（快捷键P），元器件连接方式：连接导线（w）、总线连接（b）、网络标号连接（n）等形式，自动命名（tools-annotate）
注意：
1. 连接导线时改变走线方向时按键shift；
2.当某元器件的端口悬空时，需放置place no connect（快捷键X），表示引脚悬空电
气检查时不报错！
3.尽量不要使两元器件的端口直接连接，这样后期布板，电气检查，容易出错，而是
用线直接连上；
4.常用的库文件，也就是电阻电容之内的在discrete库中；
5.放过的器件都在Design Cache中记录。下次放相同的器件时尽量就在这里面查找
放置！
原理图编辑！
Browse指令的用法！edit-browse。。。。。可以对parts（元器件）、nets（网络节点）
的管理！
find指令：（快捷键ctrl+F）可以查找nets、parts等等！
高效课堂培训心得体会
高效课堂培训心得体会 Jenny was compiled in January 2021
高效课堂培训心得体会 8月26日至27日这两天，有幸参加江西金太阳集团关于高效课堂改革培训。通过培训，我从中受益匪浅，我们的共同感受就是心灵震撼，实施新课改、打造高效课堂是大势所趋、迫在眉睫，只有进行课改，才能真正建立起改变学生生命状态的“新课堂”，才能真正解放学生、发展学生。对于本次培训，我有如下感受： 一、课堂改革势在必行 中国传统教育是以教为中心，以控制学生、满足教师的表演欲望为主，忽略了学生学的主体地位，限制了学生的思维，扼杀了学生的创造力，消弱了学生主动参与的积极性，降低了学生学的能力，不利于学生的成长与发展。而新课改是以学生的学为中心，以调动学生的主动性和积极参与度为主，重视了学生的主体地位，全方位培养学生的能力，为学生一生的发展奠定了良好的基础。所以说，课改是对学生的拯救与放生，是在解放学生的过程中自我练就能力，是为学生一生的发展谋求资本，是势在必行的一项工程。 二、教师必须做好充分的课前准备 打造高效课堂，对老师提出了更高的要求，首先，在备课方面要准备更加充分，每节课上课前，要自己问自己几个问题：我打算让学生获得什么我打算让学生用多长时间获得，我打算让学生怎样获得我怎样知道学生达到了要求这课前四问能够让老师对于课堂有了大概地了解，准备就要更加充分，做到不上无准备之课。在上课时，应该合理分配课堂时间，什么时间学生自己学，什么时间老师开始讲，什么时间开始练，这些都应该做到心中有数。其次，教师要有明确的学法指导，要对自己的设计了然于胸，课堂上还要进行二次备课，并在学生疑惑处、知识重点处重锤敲打，精讲点拨，着力引导学生学会知识、学会思路、学会方法、学会合作。 三、更新观念，拉近师生距离，建立民主的课堂气氛
cadence入门教程_修改版
Introduction to Cadence Customer IC Design Environment 熊三星徐太龙编写 安徽大学电子信息工程学院微电子学系
目录 1. Linux 常用命令 (3) 2. 软件的启动 (5) 3. 建立工程 (7) 4. 画原理图 (9) 5. 原理图仿真 (17) 6. 生成symbol (25) 7. 版图 (30) 8. DRC检查 (50) 9. LVS检查 (54) 10. PEX参数提取 (58) 11. 后仿真 (61)
1.Linux 常用命令 目前，电子设计自动化（Electronic Design Automation, EDA）工具多数都基于Linux操作系统，因此在学习使用EDA之前，有必要掌握一些Linux操作系统的基本命令。 1.mkdir mkdir命令让用户在有写权限的文件夹（目录）下建立一个或多个文件夹（目录）。其基本格式如下： mkdir dirname1 dirname2 ... （dirname 为文件夹或者目录的名字） 2.cd cd命令让用户进入一个有权限的文件夹（目录）。其基本格式如下： cd Filename （Filename为文件夹或者目录的名字） cd .. （.. 表示上一层文件夹或者目录） 3.ls ls命令用以显示一个文件夹（目录）中包含的文件夹（目录）或者文件。其基本格式如下： ls Filename （Filename为文件夹或者目录的名字） 如果ls命令后没有跟文件夹（目录）名字，显示当前文件夹（目录）的内容。 ls 命令可以带一些参数，给予用户更多相关的信息： -a : 在UNIX/Linux中若一个文件夹（目录）或文件名字的第一个字元为"." ，该文件为隐藏文件，使用ls 将不会显示出这个文件夹（目录）或文件的名字。如cshell 的初始化文件.cshrc，如果我们要察看这类文件，则必须加上参数-a。格式如下：ls –a Filename -l : 这个参数代表使用ls 的长(long)格式，可以显示更多的信息，如文件存取权，文件拥有者(owner)，文件大小，文件更新日期，或者文件链接到的文件、文件夹。 4.cp cp命令用于文件夹（目录）或文件的复制。其基本格式如下： cp source target 将名为source的文件复制一份为名为target的文件。如果target 文件不存在，则产生文件名为target 的文件，如果target 文件存在，缺省时自动覆盖该文件。 cp file1 file2…dir 将文件file1 file2 ... 都以相同的文件名复制一份放到目录dir 里面。
FPGA学习心得
回想起自己学FPGA，已经有一段时间了，从开始的茫然，到后来的疯狂看书，设计开发板，调电路，练习各种FPGA实例，到最后能独立完成项目，一路走来，感受颇多，拿出来和大家分享，顺便介绍下自己的一点经验所得，希望对初学者有所帮助。 废话不说了，下面进入正题，学习FPGA我主要经历了这么几个阶段： ①、Verilog语言的学习，熟悉Verilog语言的各种语法。 ②、FPGA的学习，熟悉QuartusII软件的各种功能，各种逻辑算法设计，接口模块(RS232,LCD,VGA,SPI,I2c等)的设计，时序分析，硬件优化等，自己开始设计简单的FPGA 板子。 ③、NiosII的学习，熟悉NiosII的开发流程，熟悉开发软件(SOPC,NiosII IDE),了解NiosII 的基本结构，设计NiosII开发板，编写NiosII C语言程序，调试板子各模块功能。先来说说第一个阶段，现在主要的硬件描述语言有VHDL，Verilog两种，在本科时老师一般教VHDL，不过现在 Verilog用的人越来越多，其更容易上手(与C语言语法比较类似),也更灵活，现在的IC设计基本都用Verilog。像systemC，systemVerilog之类的应该还在萌芽阶段，以后可能会有较大发展。鉴于以上原因我选择了Verilog作为我学习的硬件描述语言。 其实有C语言的基础，学起Verilog的语言很简单，关键要有并行的概念，所有的module，assign，always都是并行的，这一点与软件语言有明显不同。这里推荐几本评价比较好的学习Verilog的书籍： ①、《verilog 数字系统设计教程》，这本书对于入门是一本很好的书，通俗易懂，让人很快上手，它里面的例子也不错。但本书对于资源优化方面的编程没有多少涉及到。 ②、《设计与验证Verilog HDL》，这本书虽然比较薄，但是相当精辟，讲解的也很深入，很多概念看了这本书有种豁然开朗的感觉，呵呵。 学习Verilog其实不用看很多书，基本的语法部分大家都一样，关键是要自己会灵活应用，多做练习。 Verilog语言学了一段时间，感觉自己可以编点东西，希望自己编的程序在板子上运行看看结果，下面就介绍我学习的第二个阶段。 刚开始我拿了实验室一块CPLD的开发板做练习，熟悉QuartusII的各种功能，比如IP的调用，各种约束设置，时序分析，Logiclock设计方法等，不过做到后面发现CPLD 的资源不太够(没有内嵌的RAM、不能用SignalTapII，LE太少等)，而实验室没有FPGA开发板，所以就萌生了自己做FPGA开发板的意图，刚好Cadence我也学的差不多了，就花了几天时间主要研究了FPGA配置电路的设计，在板子上做了Jtag和AS下载口，在做了几个用户按键和LED，其他的口全部引出作为IO口，电路比较简单，板子焊好后一调就通了(心里那个爽啊...)。我选的FPGA是cycloneII系列的EP2C5，资源比以前的FPGA多了好几倍，还有PLL，内嵌的RAM，可以试试SignalTapII，用内嵌的逻辑分析仪测试引脚波形，对于FPGA的调试，逻辑分析仪是至关重要的。利用这块板子我完成了项目中的几个主要功能：RS232通信，指令译码，配置DDS，AD数据高速缓存，电子开关状态设置等，在实践中学习起来真的比平时快很多，用到什么学什么动力更大。这个时候我主要看的数据有这几本感觉比较好： ①、《Altera FPGA/CPLD 设计（基础篇）》：讲解一些基本的FPGA设计技术，以及QuartusII中各个工具的用法（IP，RTL，SignalProbe，SignalTapII，Timing Closure Floorplan，chip Editor等），对于入门非常好。 ②、《Altera FPGA/CPLD 设计（高级篇）》：讲解了一些高级工具的应用，LogicLock，时序约束很分析，设计优化，也讲述了一些硬件编程的思想，作为提高用。
Allegro器件封装设计
PCB零件封装的创建 孙海峰零件封装是安装半导体集成电路芯片的外壳，主要起到安装、固定、密封、保护芯片和增强电热性能的作用，它是芯片内部电路与外部电路的桥梁。随着电子技术飞速发展，集成电路封装技术也越来越先进，使得芯片内部电路越来越复杂的情况下，芯片性能不但没受影响，反而越来越强。 在Cadence软件中，设计者要将绘制好的原理图正确完整的导入PCB Editor 中，并对电路板进行布局布线，就必须首先确定原理图中每个元件符号都有相应的零件封装（PCB Footprint）。虽然软件自带强大的元件及封装库，但对于设计者而言，往往都需要设计自己的元件库和对应的零件封装库。在Cadence中主要使用Allegro Package封装编辑器来创建和编辑新的零件封装。 一、进入封装编辑器 要创建和编辑零件封装，先要进入Allegro Package封装编辑器界面，步骤如下： 1、执行“开始/Cadence/Release 16.3/PCB Editor”命令，弹出产品选择对话框，如下图， 点击Allegro PCB Design GXL即可进入PCB设计。 2、在PCB设计系统中，执行File/New将弹出New Drawing对话框如下图， 该对话框中，在Drawing Name中填入新建设计名称，并可点击后面Browse 改变设计存储路径；在Template栏中可选择所需设计模板；在Drawing Type 栏中，选择设计的类型。这里可以用以设计电路板（Board）、创建模型（Module），还可以用以创建以下各类封装： （1）封装符号（Package Symbol） 一般元件的封装符号, 后缀名为*.psm。PCB 中所有元件像电阻、电容、电感、IC 等的封装类型都是Package Symbol； （2）机械符号（Mechanical Symbol） 由板外框及螺丝孔所组成的机构符号, 后缀名为*.bsm。有时设计PCB 的外框及螺丝孔位置都是一样的, 比如显卡, 电脑主板, 每次设计PCB时要画一次板外框及确定螺丝孔位置, 显得较麻烦。这时我们可以将PCB的外框及螺丝孔建
教师高效课堂培训心得体会-培训心得体会
教师高效课堂培训心得体会-培训心得体会 中国教育界流传着这样一句话：“中国教育看山东，山东教育看xx”。的确，在这5天的参观和学习中，我发现xx的教育始终能走在教育改革的前沿，这也逐渐成为了我们本次参观学习队伍中绝大多数领导和老师们的共识。 从xx年实行课改减负到现在，xx的教育改革并未收到很好的实效，学生们如何才能在现今繁多的课程中解脱出来，从而轻松、快乐、高效的学习也逐渐成为我们xx课改的新风向标。带着这些疑问，我们首先走进了山东省xx二中。xx二中注重校园文化，孔子雕像，各种各样的学习展板，课外知识拓展台还有学生们自己创意的作品，时时处处体现着校园文化内涵。走进课堂，给很多人的印象是学生们的积极性，但是这样的积极性并不是因为我们这群陌生人到来的炫耀，更多的是因为学生们的专注，他们已经完全的融入了课堂，在课堂上可以用自己喜欢的方式听课，和老师、学生们互动和交流。学习的过程中，他们仅仅抓住课本和老师们编写的导学案，以小组4人为基本学习的单位，通过讨论来学习和提高，老师更多的时间是为每个小组的学生来服务，解决他们研究学习过程中的问题，真的起到了穿针引线的作用。“271”课堂的模式已经深深的扎根在每个老师和学生心中，这样的课堂新理论既指导了课堂的实践，又更好的为学生学习的积极性提供了有力的保障，让我们每个在场的老师都为他们这样的学习模式倍感赞叹。
事实上，教育目的中对于学生全面均衡发展的培养早就给了明确的定义，但是我们在实际的教育教学中做的甚是不足。仔细想来，这似乎是我们的教学方法不到位，但是我个人认为这与课程的设置有很大的关系。参观中，我们发现山东省xx一中很好的做到了这一点。1200多亩的校园，8000多的学生们生活在这样的大环境下，走进这里真的就好像步入了大自然一样。试想，能有这样的环境，谁还不加油努力奋斗呢？xx一中给我最大的印象是他们独特的课程设置。为了全面的培养学生们的综合素质，让学生们能施展自己的爱好，发挥兴趣的积极作用，学校设置了一系列的兴趣选修课程，比如风筝制作课，雕塑课，书法研修课，舞蹈课等等，通过课程的学习在将学分制纳入学生学习的考核体系之中，在这里学习的成绩在也不单纯能代表个人的能力了。想想，学生们的综合能力提高了，学生成绩的提高也不就成了顺理成章的事情了么。xx一中正给我们提供了这样的一种通过特色课程的设置来培养学生个性和全面发展的模板。 一直以来，传统意义上的授课就是教师满堂讲，学生满堂听。这样的授课方式老师累的嗓子疼，但是学生还是听不懂。那么如何才能打破这种方式又不失高效性呢？山东省xx五中给我们提供了一个很好的解决办法，那就是小组合作—探究学习。将全班的学生以4个一组为基本单位，每个组内根据平时的表现和成绩在分为a、b、c、d 四个同学，还有一个小组长。在平时的课堂学习和讨论中，a和d结成伙伴，b和c相互帮助，这样的分配使得学习好的学生和相对差一点的都能得到学习的机会，让每个学生都能在学习中发挥自己的光和
Cadence_SPB16.3入门教程——元器件布局 .doc
Cadence_SPB16.3入门教程——元器件布局 2012-03-07 13:50:28| 分类：cadence | 标签： |字号大中小订阅 在摆放元件的时候可以与OrCAD Capture交互来完成。在OrCAD Capture中打开原理图，选择菜单 Options->Perferences，如图3.11所示。 图3.11 OrCAD Capture交互 弹出Preferences对话框，如图3.12所示。 图3.12 Preferences 对话框 点击Miscellaneous标签，将Enable Intertool Communication复选框选中。点击确定关闭对话框。 之后在allegro中打开Placement 对话框的状态下，首先在原理图中点击需要放置的元件使之处于选中状态下，然后切换到allegro中，把鼠标移到作图区域内，就会发现该元件跟随着鼠标一起移动了，在想要放置的位置单击鼠标左键即可将该元件放置在PCB中，cadence的这个交互功能非常的好用，不仅在布局的时候可以这样，在布线仿真的时候都能使用该功能来提高效率。 PCB布局是一个很重要很细心的工作，直接影响到电路信号的质量。布局也是一个反复调整的过 程。一般高速PCB布局可以考虑以下几点： ·CPU或者关键的IC应尽量放在PCB的中间，以便有足够的空间从CPU引线出来。
·CPU与内存之间的走线一般都要做等长匹配，所以内存芯片的放置要考虑走线长度也要考虑间隔是 否够绕线。 ·CPU的时钟芯片应尽量靠近CPU，并且要远离其它敏感的信号。 ·CPU的复位电路应尽量远离时钟信号以及其它的高速信号。 ·去耦电容应尽量靠近CPU电源的引脚，并且放置在CPU芯片的反面。 ·电源部分应放在板子的四周，并且要远离一些高速敏感的信号。 ·接插件应放置在板子的边上，发热大的元器件应放在置在通风条件好的位置，如机箱风扇的方向。 ·一些测试点以及用来选择的元件应放在顶层，方便调试。 ·同一功能模块的元件应尽量放在同一区域内。 在布局的过程中，如果某一元件的位置暂时固定了，可以将其锁住，防止不小心移动以提高效率。Allegro提供了这个功能。点击工具栏的图标按钮，然后点击一下元件，右键选择Done，然后该元件就 再也无法选中了，如果要对已经锁定的元件解锁，可以点击工具栏的图标按钮，然后点击右键Done。 也可以点击该按钮后在PCB画图区域点击右键，选择Unfix All选项来解锁所有的元件。 摆放元件的时候，如果需要将元件放置在对面那一层，可以选中元件后单击右键选择菜单Mirror这时 候该元件就被放置到相反的那一层。 在完成元件的布局后，还要重新画板框以及禁止布线层与禁止摆放层。可以参考上面的画板框方法来 完成这些工作，这里就不重复了。
Allegro学习笔记之2——覆铜
Allegro学习笔记之2——覆铜 所谓覆铜，就是将PCB上闲置的空间作为基准面，然后用固体铜填充，这些铜区又称为灌铜。 敷铜的意义： 1)减小地线阻抗，提高抗干扰能力； 2)降低压降，提高电源效率； 3)与地线相连，还可以减小环路面积。 4)也出于让PCB 焊接时尽可能不变形的目的，大部分PCB 生产厂家也会要求PCB 设计者在PCB 的空旷区域填充铜皮或者网格状的地线。 不过敷铜如果处理的不当，那将得不赏失 这是一个实测的案例，测量结果是利用EMSCAN 电磁干扰扫描系统(https://www.360docs.net/doc/e310471402.html, )获得的，EMSCAN 能使我们实时看清电磁场的分布。 在一块多层PCB 上，工程师把PCB 的周围敷上了一圈铜，如图1 所示。在这个敷铜的处理上，工程师仅在铜皮的开始部分放置了几个过孔，把这个铜皮连接到了地层上，其他地方没有打过孔。
在高频情况下，印刷电路板上的布线的分布电容会起作用，当长度大于噪声频率相应波长的1/20 时，就会产生天线效应，噪声就会通过布线向外发射。 从上面这个实际测量的结果来看，PCB 上存在一个22.894MHz 的干扰源，而敷设的铜皮对这个信号很敏感，作为“接收天线”接收到了这个信号，同时，该铜皮又作为“发射天线”向外部发射很强的电磁干扰信号。我们知道，频率与波长的关系为f＝C/λ。 式中f 为频率，单位为Hz，λ为波长，单位为m，C 为光速，等于3×108 米/秒 对于22.894MHz 的信号，其波长λ为：3×108/22.894M=13 米。λ/20为65cm。 本PCB 的敷铜太长，超过了65cm，从而导致产生天线效应。 目前，我们的PCB 中，普遍采用了上升沿小于1ns 的芯片。假设芯片的上升沿为1ns，其产生的电磁干扰的频率会高达fknee = 0.5/Tr ＝500MHz。 对于500MHz 的信号，其波长为60cm，λ/20=3cm。 也就是说，PCB上3cm 长的布线，就可能形成“天线”。所以，在高频电路中，千万不要认为，把地线的某个地方接了地，这就是“地线”。一定要以小于λ/20 的间距，在布线上打过孔，与多层板的地平面“良好接地”。 注意问题： 那么我们在敷铜中，为了让敷铜达到我们预期的效果，那么敷铜方面需要注意那些问题： ?如果PCB的地较多，有SGND、AGND、GND，等等，就要根据PCB板面位置的不同，分别以最主要的“地”作为基准参考来独立覆铜，数字地和模拟地分开来敷铜自不多言，同时在覆铜之前，首先加粗相应的电源连线：5. 0V、3.3V等等，这样一来，就形成了多个不同形状的多变形结构。 ?对不同地的单点连接，做法是通过0欧电阻或者磁珠或者电感连接； ?晶振附近的覆铜，电路中的晶振为一高频发射源，做法是在环绕晶振敷铜，然后将晶振的外壳另行接地。 ?孤岛（死区）问题，如果觉得很大，那就定义个地过孔添加进去也费不了多大的事。 ?在开始布线时，应对地线一视同仁，走线的时候就应该把地线走好，不能依*于覆铜后通过添加过孔来消除为连接的地引脚，这样的效果很不好。 ?在板子上最好不要有尖的角出现（<=180度），因为从电磁学的角度来讲，这就构成的一个发射天线！对于其他总会有一影响的只不过是大还是小而已，我建议使用圆弧的边沿线。
Allegro元件封装(焊盘)制作方法总结
Allegro元件封装(焊盘)制作方法总结 ARM+Linux底层驱动 2009-02-27 21:00 阅读77 评论0 字号：大中小 https://www.360docs.net/doc/e310471402.html,/html/PCBjishu/2008/0805/3289.html 在Allegro系统中，建立一个零件（Symbol）之前，必须先建立零件的管脚（Pin）。元件封装大体上分两种，表贴和直插。针对不同的封装，需要制 作不同的Padstack。 Allegro中Padstack主要包括以下部分。 1、PAD即元件的物理焊盘 pad有三种： 1. Regular Pad，规则焊盘（正片中）。可以是：Circle 圆型、S quare 方型、Oblong 拉长圆型、Rectangle 矩型、Octagon 八 边型、Shape形状（可以是任意形状）。 2. Thermal relief 热风焊盘（正负片中都可能存在）。可以是： Null（没有）、Circle 圆型、Square 方型、Oblong 拉长圆型、 Rectangle 矩型、Octagon 八边型、flash形状（可以是任意形 状）。 3. Anti pad 抗电边距（负片中使用），用于防止管脚与其他的网 络相连。可以是：Null（没有）、Circle 圆型、Square 方型、 Oblong 拉长圆型、Rectangle 矩型、Octagon 八边型、Shape形 状（可以是任意形状）。 2、SOLDERMASK：阻焊层，使铜箔裸露而可以镀涂。 3、PASTEMASK：胶贴或钢网。 4、FILMMASK：预留层，用于添加用户需要添加的相应信息，根据需要使用。 表贴元件的封装焊盘，需要设置的层面及尺寸： Regular Pad： 具体尺寸根据实际封装的大小进行相应调整后得到。推荐使用《IPC-SM-78 2A Surface Mount Design and Land Pattern Standard》中推荐的尺寸进行尺寸设计。同时推荐使用IPC-7351A LP Viewer。该软件包括目前常用的大多数S
学习有效课堂教学的心得体会
学习有效课堂教学的心得体会 张新英 传统的教学方法，教师和学生深陷在应试教育的泥潭中，以“时间战”“题海战”为教学法宝，这样虽然能暂时地提高学生成绩，却严重增加了学生的负担，其结果是高投入低效益，教师累学生苦，付出与效益不成正比，今年我们学校组织学习了有效课堂教学，让我对教学有了一种新的认识。 有效教学是指在符合时代和个体积极价值建构的前提下，其效率在一定时空内不低于平均水准的教学。所谓“有效”，主要是指通过教师在一段时间的教学后，学生所获得的具体进步或发展，教学有没有效益，并不是指教师有没有教完内容或教得认不认真，而是指学生有没有学到什么、学生学得好不好。具体地说，有效教学有四条标准：首先，教学有价值，教学的价值体现在满足了学习者的学习需要；第二，教学有效果，教学的效果体现在学生学习有无进步；第三，教学有效率，教学效率体现在学习者用最少的投入达成目标；最后，教学有魅力，教学的魅力体现在吸引学习者继续学习。 通过对有效教学的深入学习，我认真地反思了自己的课堂教学，发现 了诸多无效的教学行为。 第一，我总是重视教师的教，而常忽视学生的学，每次上课前，我都 精心的计划和准备课堂内容，争取让物理课堂大容量。上课时，我常忙于 把自己的内容讲完，老师讲得富有激情，口干舌燥，学生却歪来倒去，无 精打采，遇到这种情况，我虽然也要调动一下，注意一下，但一会儿又忙 于讲授了，这样上课教师上得累，学生收获却不大，这就与有效学习中学 习有价值学习有效率相违背，教师做了很多无用功。
第二，教学魅力不强，物理学科应该是知识性，艺术性的完美结合，而我的物理课堂更多的注重知识性，没有太多的情境设置，没有太多的师生共鸣，艺术性强调得极为不够，虽然学生不讨厌物理，但也说不上非常喜欢。这就让学生学习物理较为疲软，兴趣不很浓。另外，我对于个别问题较大的学生缺乏及时的指导及教育，导致教学效果反馈不够及时，当然教学效率也就不够高了。 针对以上情况，改进教学就势在必行，我认为应该从以下几方面来改进无效教学： 一、把和谐的师生关系带进课堂，和谐的师生关系有助于发挥学生学习的主动性和积极性，反之，学生学习的主动性和积极性就要受到压抑，教师在课堂上要善于控制自己的情绪，不要把不愉快的心情带进课堂，在这一点上我深有体会，有时因为早上的家庭作业情况不好，就会怒气冲冲的直进教室，先把学生骂一顿，然后再上课，在这个时候，自己是出了气了，学生也安静了，但却发现学生的思维迟钝了，发言也不积极了，反之，教师的态度和善面带笑容，学生就勇于发言，思维活跃，知识掌握得也比较好。 二、把学习的主动权交还给学生，教师必须对自身的角色进行正确的定位，即教师应该是学生学习的引导者和组织者，要设计一些紧扣教学内容的问题，力求找到最简单的方法讲给学生听，不多说废话。从而有效的统领教学，让学生有效地学习，指导学生“学会”学习，使他们能主动地、积极地创造性地学。 三、给学生留有足够的学习余地，教师不仅要把知识传给学生，而且要指导学生学会学习，也就是教学生“渔”，而不是送给学生“鱼”，我
CADENCE快捷键归纳
cadence 快捷键总结 Cadence版图布局软件Virtuso Layout Editor快捷键归纳(也就是Virtuso中说的Bind key) 写在前面：以下我所归纳的快捷键是我在版图培训时通过阅读Cadence帮助文件和菜单命令一个个试出来的，有些我只知道作用而暂时想不到相应的中文翻译。还有一些快捷键帮助文件中有，但我试了没用，可能是要在Unix下吧^_^。希望对学版图设计的有所帮助吧。有不妥的地方还请多多指教啊。 首先介绍下鼠标、键盘操作吧: 1）单击左键选中一个图形(如果是两个图形交叠的话，单击左键选中其中一个图形，在单击选中另一个图形) 2）用左键框选，选中一片图形，某个图形要被完全包围才会被选中。 3）中键单击调出常用菜单命令(很少用，要点两下，麻烦。我们有快捷键的嘛) 4）右键点击拖放用来放大。放大后经常配合F键使用，恢复到全部显示。配合Tab键使用，平移视图。右键还有“Strokes”，就是点住右键画些图线，就能实现调用某些命令。 5）Shift+左键加选图形，Ctrl+左键减选图形。(Cadence菜单中大写表示+按shift，Ctrl 写成^) 6）F1 显示帮助窗口。 7）F2 保存。 7）F3 这个快捷键很有用，是控制在选取相应工具后是否显示相应属性对话框的。比如在选取Path工具后，想控制Path的走向，可以按F3调出对话框进行设置。 8）F4 英文是Toggle Partial Select，就是用来控制是否可以部分选择一个图形。 9）F5 打开。 F6，F7帮助上有，但我试过，没反应-_-!!! 10）F8 Guided Path Create 切换至L90XYFirst。 11）F9 是Filter Size 我不知道怎么用。 12）Ctrl+A 全选。这个和windows下是一样的。 13）Shift+B Return。这个牵扯到“Hierarchy”。我翻译成“层次”。这个命令就是层次升一级，升到上一级视图。
cadence元件封装总结
Cadence 封装尺寸总结 1、 表贴IC a ）焊盘 表贴IC 的焊盘取决于四个参数：脚趾长度W ，脚趾宽度Z ，脚趾指尖与芯片中心的距离D ，引脚间距P ，如下图： 焊盘尺寸及位置计算：X=W+48 S=D+24 Y=P/2+1，当P<=26mil 时 Y=Z+8，当P>26mil 时 b ）silkscreen 丝印框与引脚内边间距>=10mil ，线宽6mil ，矩形即可。对于sop 等两侧引脚的封装，长度边界取IC 的非引脚边界即可。丝印框内靠近第一脚打点标记，丝印框外，第一脚附近打点标记，打点线宽视元件大小而定，合适即可。对于QFP 和BGA 封装（引脚在芯片底部的封装），一般在丝印框上切角表示第一脚的位置。 c ）place bound 该区域是为防止元件重叠而设置的，大小可取元件焊盘外边缘以及元件体外侧+20mil 即可，线宽不用设置，矩形即可。即，沿元件体以及元件焊盘的外侧画一矩形，然后将矩形的长宽分别+20mil 。 d ）assembly 该区域可比silkscreen 小10mil ，线宽不用设置，矩形即可。对于外形不规则的器件，assembly 指的是器件体的区域（一般也是矩形），切不可粗略的以一个几乎覆盖整个封装区域的矩形代替。 PS ：对于比较确定的封装类型，可应用LP Wizard 来计算详细的焊盘尺寸和位置，再得到焊盘尺寸和位置的同时还会得到silkscreen 和place bound 的相关数据，对于后两个数据，可以采纳，也可以不采纳。
2、通孔IC a）焊盘 对于通孔元件，需要设置常规焊盘，热焊盘，阻焊盘，最好把begin层，internal层，bottom 层都设置好上述三种焊盘。因为顶层和底层也可能是阴片，也可能被作为内层使用。 通孔直径：比针脚直径大8-20mil，通常可取10mil。 常规焊盘直径：一般要求常规焊盘宽度不得小于10mil，通常可取比通孔直径大20mil （此时常规焊盘的大小正好和花焊盘的内径相同）。这个数值可变，通孔大则大些，比如+20mil，通孔小则小些，比如+12mil。 花焊盘直径：花焊盘内径一般比通孔直径大20mil。花焊盘外径一般比常规焊盘大20mil （如果常规焊盘取比通孔大20mil，则花焊盘外径比花焊盘内径大20mil）。这两个数值也是可以变化的，依据通孔大小灵活选择，通孔小时可取+10-12mil。 阻焊盘直径：一般比常规焊盘大20mil，即应该与花焊盘外径一致。这个数值也可以根据通孔大小调整为+10-12mil。注意需要与花盘外径一致。 对于插件IC，第一引脚的TOP（begin）焊盘需要设置成方形。 b) Silkscreen 与表贴IC的画法相同。 c) Place bound 与表贴IC的画法相同。 d) Assembly 与表贴IC的画法相同。 3、表贴分立元件 分立元件一般包括电阻、电容、电感、二极管、三极管等。 对于贴片分立元件，封装规则如下： a）焊盘 表贴分立元件，主要对于电阻电容，焊盘尺寸计算如下：
有效课堂心得体会
有效课堂心得体会 构建有效课堂学习心得体会 单甲乡中心完小陈新华这段时间我通过学习《有效教学》，深有感触。课堂教学是一个双边活动过程，应营造一个宽松和谐、兴趣盎然的学习氛围。教与学必须有一个和谐课堂步骤，形成一个完整的教学步骤来实施素质教育，使学生学得积极主动，真正成为课堂学习的主人。达到有效教学，创设情境，形成问题，使学生愿学。情境的创设关键在于情，以情激境，以最好的境、最浓的情导入新课，形成问题。提出的问题要击中思维的燃点，这样不但能对全体学生的认知系统迅速唤醒，从而提高单位时间里的学习效率。学生因情境的巧妙刺激，学习热情激发起来，萌芽学习兴趣，认知系统开始运转。 我觉得教师在课堂教学过程中要切实作到有效两个字应该至少要做好以下几个方面： 1、认真研究教材。吃透教材是教师进行有效课堂教学的立足点。除了教学的重点，难点的把握，教师还应该考虑到教材的重组与延伸 2、仔细推敲教学方法。随着网络的的普及，教师可以利用的资源是越来越多了，教师交流教学方法的渠道也是越来越广，我们可以发现相同的教学内容往往有多种不同的教
学方法，如何选择适合自己班级学生的教学方式在教学中有着举足轻重的地位。 3、有针对性的设计课堂练习。学生吸收知识第一印象往往十分重 1 要，而教师在课堂上设计的听说读写各式练习情况往往往直接影响着学生课后练习的正确率。 4、制造宽松融洽的课堂氛围，良好的心态更加有利于学生投入的学习，提高学习的效率。 具体还应从一下几个方面开始抓： 1、不要伤害孩子的自尊心。 有的学生是由于自尊心受到了伤害，比如遭到讽刺，挖苦；受到不应有的干涉，与家长、同学、教师发生矛盾，尤其是当和教师发生矛盾时，他就更不可能把精力专注与学习。 2、对学生的期望值不要太高 有的学生是因为教师、家长对学生的期望太高，孩子因为没有达到预期目标而产生了负罪感和内疚感，因此也就产生了厌学的情绪，这样也就不能去听教师所教的课程了。 3、真正的走进学生的心灵世界 有的学生是因为我们教师没有适应人本教育，没有改正自己的教育观念和习以为常的教学方式和教学行为。同时自己不能做到以身作则，对学生的爱心不够，不能真正的走进
cadence入门教程
本文介绍cadence软件的入门学习，原理图的创建、仿真，画版图和后仿真等一全套过程，本教程适合与初学着，讲到尽量的详细和简单，按照给出的步骤可以完全的从头到尾走一遍，本教程一最简单的反相器为例。 打开终端，进入文件夹目录，输入icfb&启动软件，主要中间有个空格。 启动后出现下图： 点击Tools的Library Manager，出现如下： 上面显示的是文件管理窗口，可以看到文件存放的结构，其中Library就是文件夹，Cell就是一个单元，View就是Cell的不同表现形式，比如一个mos管是一个Cell，但是mos管有原理图模型，有版图模型，有hspice参数模型，有spectre参数模型等，这就列举了Cell的4个View。他们之间是树状的关系，即，Library里面有多个Cell，一个Cell里面有多个View。应该保持一个好习惯就是每个工程都应该建立一个Library，Cell和View之间的管理将在后面介绍。
现在建立工程，新建一个Library，如下左图，出现的对话框如下有图： 在上右图中选择合适的目录，并敲入名字，这里取的是inv，这就是新建的文件夹的名字，以后的各种文件都在这个文件夹下。OK后出现下面对话框 这个对话框是选择是否链接techfile，如果只是原理图仿真而不用画版图，就选择Dont need a techfile，这里我们要画版图，而且有工艺库，选择Attach to an existing techfile，OK 后出现下面对话框：
在technology Library选择tsmc18rf，我们使用的是这个工艺库。Inv的文件夹就建好了，在Library Manager就有它了，如下图： 文件夹建好了后，我们要建立原理图，在inv的Library里面新建Cell如下：
CADENCE16.3学习心得
CADENCE16.3 学习心得 1原理图 1.1图纸模版的设定 1.1.1标题栏的新建 1.新建一个LIBRARY,从已有设计SCH的design cache把tittle block拷贝到新建的库中， 打开编辑 2.需要插入公式LOGO时可以在库的编辑环境下Place Picture,在指定位置插入LOGO， 将做好的库保存在指定无中文字符的路径下。要使用这个标题栏模版时，在如下图 所示的Library Name栏指定库路径和库名，在Title Block 栏中选择新建的标题名称 1.1.2图纸大小的设定 在Page Size栏中设定图纸的默认大小，一般默认设置A3纸张大小。 以上设置好后便可以新建工程文件，需要注意的是图纸模版的设定对当前的项目是无效的，只对新建的项目有效
1.2原理图页面建立 对于有一定规模的设计一般采用多页设计的原则，按照功能模块进行分页设计，在原理图根目录下放置，系统框图（System:System Block Diagram），原理图修改记录页（Memo:Hardware Modify Record）,多页层次连接关系（System:System Symbol）、电源（POWER），其余原理图按照功能模块建立对应的文件夹，如时钟电路放在CLOCK文件夹下，多层原理图设计文件夹和文件需增加编号确定页面显示顺序，如下图所示： 1.3元件添加和放置 点选PLACE PART后，首先在Libraries栏中选择对应元件的库，然后在Part List栏中选择对应的元件，添加到原理图页面中。 1.4连线和端口的添加 点选PLACE WIRE添加普通走线，点选PLACE BUS增加总线走线，总线标注应注意单线标注为BD0到BD7，总线标注为BD[15:0]时，总线网络标号不能标注为BD[7:0]，否则会由于总线宽度不匹配出现DRC错误。对于没有连接的引脚应该Place No Connect 。 1.5层次化电路图创建 如果电路按照功能模块设计，选择Place Hierachical Block弹出如下对话框：
ALLEGRO元件封装制作
1. Allegro 零件库封装制作的流程步骤。 2. 规则形状的smd 焊盘制作方法。 3. 表贴元件封装制作方法。 4. 0805贴片电容的封装制作实例。 先创建焊盘，再创建封装 一、先制作焊盘 制作焊盘软件路径：candence\Release 16.6\PCB Editor Utilities\Pad Designer Pad Designer 界面 solderMask_top 比其它层大0.1mm,焊盘数据可以用复制、粘贴来完成。 当前层
Null:空； Circle:圆形； Square: 正方形； Oblong:椭圆形； Rectangle:长方形； Octagon: 八边形； Shape:形状； 封装制作完成后，选择路径，命名后进行保存Rect_x1_15y1_45 二、制作封装 操作步骤：打开Allegro 软件（allegro PCB design GXL ） file(new) OK 进入零件封装编辑界面。 设置图纸的尺寸（元件尺寸太小，所以图纸的尺寸也要设置小） 单位：毫米 X \Y:坐标原点绝对坐标设置 精度： 4 封装类型 线（机械）设置 栅格点设置，setup--Grid
第20讲 一、正式绘制元件封装 操作步骤： layout Pins 如果要把焊盘放在原点（0，0），选择好焊盘后，在命令（command ）行输入x 0 0 ,然后回车，这样焊盘就自动跳到坐标原点（0,0）上啦。 二、盘放置好后，绘制零件的框。步骤如下： Add Line 输入坐标的方式输入，用命令（command ）输入 如下图 表示具有电气连接的焊盘 表示没有电气连接的焊盘或引脚 选择路径，找到需要的焊盘 Rectangular:焊盘直线排列 Polar:焊盘弧形排列 Qty:表示直线排列数量； Spacing:两个焊盘中心 点之间的距离； Order:排列方向 旋转角度 Pin#:焊盘编号1 Inc:表示增量为1 Text block:表示字符的大小 OffsetX:表示字符放在焊盘中心 Class 与subclass 要选好 单独显示这一层的效果
高效课堂培训心得体会
高效课堂培训心得体会 隆德县陈靳学区王效辉 2014年8月11日假期期间我有幸参加了由隆德县教育体育局组织高效课堂构建的培训，先后有中国教师报总编辑助理、编辑部主任、高效课堂倡导者李炳亭老师；中国教师报总编主任、《中国教师报．区域教育周刊》执行主编郑骊君；河南民办教育共同体理事长及校长王红顺校长；山东兖州一中原校长、全国十佳中学校长、中国教师报特聘首席专家杜金山老师论述了课堂是教学的主要阵地之一，是教师传授知识、学生学习知识的场所，教师和学生交往互动的空间，是教师引导学生发展、探究知识的主渠道，也是实现高效教学的主战场。要提高教学质量，就必须重视课堂教学，实现有效课堂教学。教师如何优化课堂教学，激发学生学习的兴趣，培养学生良好的学习习惯，通过这次理论学习和培训,使我对课堂有效教学有了更深刻的认知：“高效课堂”是一个以学生自主学习，合作学习的基础，展示反馈，让学生可持续发展的学习过程。它的最终衡量的标准就是学生的成长，学生活动的形式多样、灵活，能让学生充分的享受学习的过程，教师不再是知识唯一的传授者，而是学生学习的合作伙伴，学生学习活动的设计者，也是学生学习效果的研究者。教师的主要责任就是引导学生自主合作探究学习，培养学生自主学习习惯，提高学生自主学习的能力,高效课堂有效教学有以下几个方面。 一，生动高效的课堂导入。
二、教学教材内容的有效处理。 三、学生自主学习小组探究结论总结反馈交流的操控。 四、运用课后反思的提升。 教与学必须有一个和谐课堂步骤，形成一个完整的教学步骤来实施素质教育，使学生学得积极主动，真正成为课堂学习的主人。达到有效教学，创设情境，形成问题，使学生愿学。教师提出的问题要击中学生思维的燃点，这样不但能对全体学生的认知系统迅速唤醒，从而提高单位时间里的学习效率。做一个好教师，一个能被学生认同的好教师要把教室布置在教学环境中，这样学生才能进入专心的学习状态；在课堂上要建立民主与规范，既不能把课堂管死，又不能让课堂太活跃，影响了课堂纪律。但是课堂的学习行为规范必须要明确，要说到做到，然后还要对学生付出真诚的关爱，哪怕是一个动作，一个眼神，都不要去伤害学生。教师是学生学习活动的组织者、合作者、引导者和鼓励者。教学中要尽可能地根据教学内容和学生实际，准备好充足的学习材料，为学生发挥主观能动性、创造性提供广阔的时间和空间，让学生在自主、自觉、自由的活动中积极、主动、探索式学习。教师要想使课堂高效，在课堂教学过程中应注意做到吃透教材是教师进行有效课堂教学的立足点。除了教学的重点，难点的把握，教师还应该考虑到教材的重组与延伸；教师可以利用的资源是越来越多了，教师交流教学方法的渠道也是越来越广，我们可以发现相同的教学内容往往有多种不同的教学方法，如何选择适合自己班级学生的教学方式在教学中有着举足轻重的地位；教师在课堂设计情况往往往直
教学EN_cadence+spectre+使用手册
CS/EE 5720/6720 – Analog IC Design Tutorial for Schematic Design and Analysis using Spectre Introduction to Cadence EDA: The Cadence toolset is a complete microchip EDA (Electronic Design Automation) system, which is intended to develop professional, full-scale, mixed-signal microchips. The modules included in the toolset are for schematic entry, design simulation, data analysis, physical layout, and final verification. The Cadence tools at our university are the same as those at most every professional mixed-signal microelectronics company in the United States. The strength of the Cadence tools is in its analog design/simulation/layout and mixed-signal verification and is often used in tandem with other tools for digital design/simulation/layout, where complete top-level verification is done in the Cadence tools. An important concept is that the Cadence tools only provide a framework for doing design. Without a foundry-provided design kit, no design can be done. The design rules used by Cadence set up in this class is based for AMI’s C5N process (0.5 micron 3 metal 2 poly process). So, how is Cadence set up? Broadly, there are three sets of files that need to be in place in order to use Cadence. 1)The Cadence tools These are the design tools provided by the Cadence company. These tools are located in the /home/cadence directory. They are capable of VLSI integration, project management, circuit simulation, design rule verification, and many other things (most of which we won't use). 2)The foundry-based design kit As mentioned before, the Cadence tools have to be supported by a foundry-based design kit. In this class, we use Cadence design kit developed by the North Carolina State University (NCSU CDK). NCSU CDK provides an environment that has been customized with several technology files and a fair amount of custom SKILL code. These files contain information useful for analog/full- custom digital CMOS IC design via the MOSIS IC fabrication service (https://www.360docs.net/doc/e310471402.html,). This information includes layer definitions (e.g. colors, patterns, etc.), parasitic capacitances, layout cells, SPICE simulation parameters, Diva rules for Design Rule Check (DRC), extraction, and Layout Versus Schematic (LVS) verification, with various GUI enhancements. For more information on the capability of the NCSU CDK, go to https://www.360docs.net/doc/e310471402.html,/CDKoverview.html