锁相环调频

锁相环调频和锁相环调频发射与接收实验

一. 实验目的

1．加深对锁相环基本工作原理的理解。

2．掌握锁相环同步带、捕捉带的测试方法，增加对锁相环捕捉、跟踪和锁定等概念的理解。3．掌握集成锁相环芯片NE564的使用方法和典型外部电路设计。

4．理解用锁相环实现调频的基本原理。

5．掌握NE564构成的锁相环鉴频电路的原理和调试方法。

6．锁相环调频发射电路与锁相环鉴频接收电路进行通信实验，加深对通信系统的理解。二、实验使用仪器

1．NE564锁相和调频实验板

2．100MHz泰克双踪示波器

3. FLUKE万用表

4. 高频信号源

5. 低频信号源

三、实验原理

（一）锁相环调频电路原理：

电容C12和C13是5V的直流电源的去耦电容，NE564的1脚和10脚外接5V正电源，

8脚接地。12脚和13脚之间有一个可变电容，可以微调压控振荡器的中心频率，跳线开关S8可以切换固定电容，决定了载波中心频率的范围。调制信号从J2输入，滑动变阻器W2分压控制输入调制信号的幅度，电容C1是隔直电容，调

制信号从6脚输入鉴相器，电阻R1和电容C2是7脚外接的滤波电路。9脚是压控振荡器的输出端，电阻R7是上拉电阻。3脚是鉴相器的另外一个输入端，当跳线S1接到锁相环路时，构成锁相环路。当跳线S1接到调频回路时，构成调频电路。调频信号直接从9脚输出，在FM OUT端可以通过示波器观察调频信号。芯片的4，5脚分别外接低通滤波器的滤波电容，跳线S3，S4的断开时，滤波电容是300pF，闭合时滤波电容是1300pF。TP4是环路低通滤波器的输出端。滑动变阻器W3可以调节低通滤波器的截止频率。滑动变阻器W1可以调节芯片2脚的基准电流，从而调整NE564的频率锁定范围。16脚是FSK解调的输出端，电阻R4是上拉电阻。TP3处可以外接示波器观察FSK解调出的TTL电平的数字基带信号。14脚是普通调频信号的解调输出端，电容C14是外接的积分电容。15脚是NE564内部斯密特触发器的迟滞电压控制端，当跳线S6闭合时，可以通过滑动变阻器W4调节迟滞电压，来获得FSK解调出的正确的数字基带信号。

（二）锁相环鉴频实验电路原理：

电容C12和C13是5V的直流电源的去耦电容，NE564的1脚和10脚外接5V正电源，8脚接地。12脚和13脚之间有一个可变电容，可以微调压控振荡器的中心频率，跳线开关S8可以切换固定电容，决定了载波中心频率的范围。已调频信号从TP1处输入，电容C1

是隔直电容，调频信号从6脚输入鉴相器，电阻R1和电容C2是7脚外接的滤波电路。9脚是压控振荡器的输出端，电阻R3是上拉电阻。3脚是鉴相器的另外一个输入端，9脚和3脚相连构成调频解调电路。调频信号可以从9脚输出，在TP4端可以通过示波器观察调频信号。芯片的4，5脚分别外接低通滤波器的滤波电容。TP3是环路低通滤波器的输出端。滑动变阻器W1可以调节芯片2脚的基准电流，从而调整NE564的频率锁定范围。16脚是FSK解调的输出端。在16脚处可以外接示波器观察FSK解调出的TTL电平的数字基带信号。14脚是普通调频信号的解调输出端，在TP2处可以用示波器观察到解调输出的调制信号，电容C14是解调信号输出端外接的积分电容。15脚是NE564内部斯密特触发器的迟滞电压控制端。

四、实验内容

（一）锁相环调频电路原理：

1. 压控振荡器的测试

（1）把跳线S1，S2，S5，S6，S7断开，S3，S4合上。单独测试压控振荡器的自由振荡频率。

1.将双排开关S8的4端合上，此时8200pF的固定电容接入12，13脚之间，用示波器观察TP2处的波形（压控振荡器的输出端），并测量此时的振荡频率。调节滑动变阻器W1的值，观察振荡频率是否有变化，并思考原因。

震荡频率的变化范围为70.6503kHz----------73.622kHz

2.将双排开关S8的3端合上，此时820pF的固定电容接入12，13脚之间，用示波器观察TP2处的波形（压控振荡器的输出端），并测量此时的振荡频率。调节滑动变阻器W1的值，观察振荡频率是否有变化，并思考原因。

震荡频率的变化范围为683.8kHz--------------711.0kHz

3.将双排开关S8的2端合上，此时82pF的固定电容接入12，13脚之间，用示波器观察TP2处的波形（压控振荡器的输出端），并测量此时的振荡频率。调节滑动变阻器W1的值，观察振荡频率是否有变化，并思考原因。

震荡频率的变化范围为4.67MHz---------------4.936MHz

4.将双排开关S8的1端合上，此时22pF的固定电容接入12，13脚之间，用示波器观察TP2处的波形（压控振荡器的输出端），并测量此时的振荡频率。调节滑动变阻器W1的值，观察振荡频率是否有变化，并思考原因。

震荡频率的变化范围为10.764MHz-------------11.319MHz

2. 同步带和捕捉带的测量

(1) 同步带和捕捉带的测量

捕捉带12f f f -=?

同步带21F F F ?=-

测得 1f =4.2MHz

2f =4.7MHz

捕获带12f f f -=? = 0.5MHz

1F =1.8MHz

2F =5.6MHz

锁定带21F F F ?=- = 3.8MHz

（2）观察锁定后的典型波形

实验中，观察TP1、TP2、芯片4，5脚处的典型波形。

（3）把跳线S1接到锁相位置，把跳线S2，S6，S7断开，S3，S4，S5，S8的8端合上。测试NE564构成的锁相环路。并测量其同步带和捕捉带范围。

测得 1f =43kHz

2f =119kHz

捕获带12f f f -=? = 76kHz

1F =34kHz

2F =143kHz

锁定带21F F F ?=- = 109kHz

（二）锁相环鉴频实验电路原理：

将开关S8的1端合上，微调滑动变阻器W1和可变电容CW，使得在TP4处测得的压控振荡器的振荡频率为10.7M。

锁相环路调频电路的调整完毕后，将锁相环调频与测试电路实验板产生的调频信号（FM）由OUT端接入锁相环路鉴频电路模块TP1端。当锁相环鉴频电路模块的锁相环在FM信号中心频率上锁定时，压控振荡器将跟踪这个信号的时变频率，VCO的输入电压是来自鉴相器输出经低通滤波后的误差电压，它相当于解调输出，TP2端的输出应为解调后的信号。用示波器双踪观察原始的调制信号和解调信号，并判断两者的波形和频率是否一致。

分析：

输入震荡频率为10.7MHz频偏为100kHz的调频信号，解调输出为100kHz的正弦波

基于锁相环的频率合成器..

综合课程设计频率合成器的设计与仿真

前言现代通信系统中，为确保通信的稳定与可靠，对通信设备的频率准确率和稳定度提出了极高的要求. 随着电子技术的发展，要求信号的频率越来越准确和越来越稳定，一般的振荡器已不能满足系统设计的要求。晶体振荡器的高准确度和高稳定度早已被人们认识，成为各种电子系统的必选部件。但是晶体振荡器的频率变化范围很小，其频率值不高，很难满足通信、雷达、测控、仪器仪表等电子系统的需求，在这些应用领域，往往需要在一个频率范围内提供一系列高准确度和高稳定度的频率源，这就需要应用频率合成技术来满足这一需求。本次实验利用SystemView实现通信系统中锁相频率合成器的仿真，并对结果进行了分析。一、频率合成器简介频率合成是指以一个或少量的高准确度和高稳定度的标准频率作为参考频率，由此导出多个或大量的输出频率，这些输出频率的准确度与稳定度与参考频率是一致的。用来产生这些频率的部件就成为频率合成器或频率综合器。频率合成器通过一个或多个标准频率产生大量的输出频率，它是通过对标准频率在频域进行加、减、乘、除来实现的，可以用混频、倍频和分频等电路来实现。其主要技术指标包括频率范围、频率间隔、准确度、频率稳定度、频率纯度以及体积、重量、功能和成本。频率合成器的合成方法有直接模拟合成法、锁相环合成法和直接数字合成法。直接模拟合成法利用倍频、分频、混频及滤波，从单一或几个参数频率中产生多个所需的频率。该方法频率转换时间快(小于100ns)，但是体积大、功耗大，成本高，目前已基本不被采用。锁相频率合成器通过锁相环完成频率的加、减、乘、除运算，其结构是一种闭环系统。其主要优势在于结构简化、便于集成，且频率纯度高，目前广泛应用于各种电子系统。直接式频率合成器中所固有的那些缺点，在锁相频率合成器中大大减少。本次实验设计的是锁相频率合成器。

高频-锁相环调频发射与接收

实验十一锁相环调频发射与接收实验 121180166 赵琛一、实验目的 1. 加深锁相环工作原理和调频波解调原理的理解。 2. 掌握NE564构成的锁相环鉴频电路的原理和调试方法。 3. 锁相环调频发射电路与锁相环鉴频接收电路进行通信实验，加深对通信系统的理解。二、实验使用仪器 1．NE564锁相和调频实验板 2．100MHz泰克双踪示波器 3. FLUKE万用表 4. 高频信号源 5. 低频信号源三、实验基本原理与电路 1. 锁相环鉴频电路用锁相环路可实现调频信号的解调。如果将环路的频带设计得足够宽，则压控振荡器的振荡频率跟随输入信号的频率而变。若压控振荡器的电压-频率变换特性是线性的，则加到压控振荡器的电压，即环路滤波器输出电压的变化规律必定与调制信号的规律相同。故从环路滤波器的输出端，可得到解调信号。用锁相环进行已调频波解调是利用锁相环的跟踪特性，这种电路称调制解调型PLL。锁相鉴频原理框图如图11-1所示图11-1锁相鉴频原理框图

采用NE564锁相环集成芯片来实现鉴频，由于其内部的压控振荡器转换增益不高，为了获得有效的解调输出信号，要求输入调频信号的频偏尽可能的大一些。下图11-2是NE564构成调频信号解调的典型电路图。图11-2 NE564构成调频信号解调的典型电路图 2.实验电路锁相环鉴频实验电路见图11-3：图11-3 调频信号解调实验电路图

电路原理：电容C12和C13是5V的直流电源的去耦电容，NE564的1脚和10脚外接5V 正电源，8脚接地。12脚和13脚之间有一个可变电容，可以微调压控振荡器的中心频率，跳线开关S8可以切换固定电容，决定了载波中心频率的范围。已调频信号从TP1处输入，电容C1是隔直电容，调频信号从6脚输入鉴相器，电阻R1和电容C2是7脚外接的滤波电路。9脚是压控振荡器的输出端，电阻R3是上拉电阻。3脚是鉴相器的另外一个输入端，9脚和3脚相连构成调频解调电路。调频信号可以从9脚输出，在TP4端可以通过示波器观察调频信号。芯片的4，5脚分别外接低通滤波器的滤波电容。TP3是环路低通滤波器的输出端。滑动变阻器W1可以调节芯片2脚的基准电流，从而调整NE564的频率锁定范围。16脚是FSK解调的输出端。在16脚处可以外接示波器观察FSK解调出的TTL电平的数字基带信号。14脚是普通调频信号的解调输出端，在TP3处可以用示波器观察到解调输出的调制信号，电容C14是解调信号输出端外接的积分电容。15脚是NE564内部斯密特触发器的迟滞电压控制端。四、实验内容 1. 锁相环路的调整。 2. 锁相环路调频电路的调整。 3. 锁相环路鉴频电路的调整。 4. 锁相环调频发射电路与接收电路的通信实验。五、实验步骤 1. 锁相环路调频电路的调整在实验箱主板上插上锁相环调频与测试电路实验模块和锁相环鉴频实验电路模块，接通实验箱上电源开关，电源指标灯点亮。根据实验十调整好锁相环调频电路，产生中心频率为10.7MHz的调频信号输出。 2. 锁相环路鉴频电路的调整将开关S8的1端合上，微调滑动变阻器W1和可变电容CW，使得在TP4处测得的压控振荡器的振荡频率为10.7M。锁相环路调频电路的调整完毕后，将锁相环调频与测试电路实验板产生的调频信号（FM）由OUT端接入锁相环路鉴频电路模块TP1端。当锁相环鉴频电路模

锁相环电路

手机射频部分的关键电路----锁相环电路锁相坏电路是一种用来消除频率误差为目的反馈控制电路，目前市场销售的手机基本上都是采用这种电路来控制射频电路中的压控振荡器。使其输出准确稳定的振荡频率。如锁相坏(PLL)电路出现故障将导致本振的频率输出不准确，则导致手机无信号。目前通信终端设备中对频率的稳定采用的是频率合成CSYN技术。频率合成的基本方法有三种：第一种直接频率合成；第二种锁相频率合成(PLL)；第三种直接数字频率合成(DDS)。由于锁相频率合成技术在电路设计方面(简单)，成本方面控制灵敏度方面，频谱纯净度方面等。都要胜于直接频率合成，与直接数字频率合成。所以被移动通信终端设备广范采用。它在手机电路中的作用是控制压控振荡器输出的频率，相位与基准信号的频率，相位保持同步。锁相坏电路的构成与工作原理： 1、构成：它是由鉴相器(PD)低通滤波器(LPF) 压控振荡器(VCO)三部分组成。鉴相器：它是一个相位比较器。基准频率信号和压控振荡器输出的取样频率在其内部进行相位比较，输出误差电压。低通滤波器：是将鉴相器输出的锁相电压进行滤波，滤除电流中的干扰和高频成分。得到一个纯净的直流控制电压。压控振荡器：产生手机所要的某一高频频率。（注：SYNEN、SYNCLK、SYNDATA来自CPU控制分频器，对本振信号进行N次分频）。当VCO产生手机所须的某一高频频率。一路去混频管，另一路反馈给锁相环，中的分频器进行N次分频。在这里为什么要进行N次分频呢？首先要说明一下基准频率与VCO振荡取样频率在鉴相要满足3个条件。 ①频率相同。②幅度相同。③相位不同。为了满足鉴相条件，所以在电路中设置了分频器。VCO振荡频率取样信号送入分频器完成N次分频后，得到一个与基准频率相位不同，但频率

锁相环(PLL)频率合成调谐器

锁相环（PLL）频率合成调谐器调谐器俗称高频头，是对接收来的高频电视信号进行放大（选频放大）并通过内部的变频器把所接收到的各频道电视信号，变为一固定频率的图像中频（38MHz）和伴音中频以利于后续电路（声表面滤波器、中放等）对信号进行处理。调谐器（高频头）原理：高频放大：把接收来的高频电视信号进行选频放大。本机振荡器：产生始终高于高频电视信号图像载频38MHz的等幅载波，送往混频器。混频器：把高频放大器送来的电视信号和本机振荡器送来的本振等幅波，进行混频产生38MHz的差拍信号（即所接收的中频电视信号）输出送往预中放及声表面滤波器。结论：简单的说：只要改变本机振荡器的频率即可达到选台的目的）一、电压合成调谐器：早期彩色电视接收机大部分均采用电压合成高频调谐器，其调谐器的选台及波段切换均由CPU输出的控制电压来实现（L、H、U波段切换电压及调谐选台电压），其中调谐选台电压用来控制选频回路和本振回路的谐振频率，调谐选台电压的任何变化都将导致本机振荡器频率偏移，选台不准确、频偏、频漂。为了保证本机振荡器频率频率稳定，必须加上AFT系统。由于AFT系统中中放限幅调谐回路和移相网络一般由LC谐振回路构成，这个谐振回路是不稳定的，这就造成了高频调谐器本机振荡器频率不稳，也极易造成频偏、频漂。

二、频率合成调谐器 1、频率合成的基本含义：是指用若干个单一频率的正弦波合成多个新的频率分量的方法（频率合成调谐器的本振频率是由晶振分频合成的）。频率合成的方法有很多种。下图为混频式频率合成器方框图以上图中除了三个基频外还有其“和频”及“差频”输出（还有各个频率的高次谐波输出）。输出信号的频率稳定性由基准信号频率稳定性决定，而且输出信号频率误差等于各基准信号误差之和，因此要想减少误差除了要提高基准信号稳定度之外还应减少基准信号的个数。 2、锁相环频率合成器：其方框图类似于彩色电视接收机中的副载波恢复电路，只是在输入回路插入了一个基准信号分频器（代替色同步信号输入）而在反馈支路插入一个可编程分频器（代替900移相）。当环路锁定时存在如下关系： ∵ fk=f0 / K 式中：fvco为压控振荡器输出信号频率。 fn=fvco / N f0 为晶振基准频率。 fk=fn K为分频系数。 ∴ fvco=N?fo / K N为可变分频器的分频系数（分频比）彩色电视机幅载波恢复电路

锁相环原理及应用

锁相电路（PLL）及其应用自动相位控制（APC）电路，也称为锁相环路（PLL），它能使受控振荡器的频率和相位均与输入参考信号保持同步，称为相位锁定，简称锁相。它是一个以相位误差为控制对象的反馈控制系统，是将参考信号与受控振荡器输出信号之间的相位进行比较，产生相位误差电压来调整受控振荡器输出信号的相位，从而使受控振荡器输出频率与参考信号频率相一致。在两者频率相同而相位并不完全相同的情况下，两个信号之间的相位差能稳定在一个很小的围。目前，锁相环路在滤波、频率综合、调制与解调、信号检测等许多技术领域获得了广泛的应用，在模拟与数字通信系统中已成为不可缺少的基本部件。一、锁相环路的基本工作原理 1．锁相环路的基本组成锁相环路主要由鉴频器（PD）、环路滤波器（LF）和压控振荡器（VCO）三部分所组成，其基本组成框图如图3-5-16所示。图1 锁相环路的基本组成框图将图3-5-16的锁相环路与图1的自动频率控制（AFC）电路相比较，可以看出两种反馈控制的结构基本相似，它们都有低通滤波器和压控振荡器，而两者之间不同之处在于：在AFC环路中，用鉴频器作为比较部件，直接利用参考信号的频率与输出信号频率的频率误差获取控制电压实现控制。因此，AFC系统中必定存在频率差值，没有频率差值就失去了控制信号。所以AFC系统是一个有频差系统，剩余频差的大小取决于AFC系统的性能。在锁相环路（PLL）系统中，用鉴相器作为比较部件，用输出信号与基准信号两者的相位进行比较。当两者的频率相同、相位不同时，鉴相器将输出误差信号，经环路滤波器输出

控制信号去控制VCO ，使其输出信号的频率与参考信号一致，而相位则相差一个预定值。因此，锁相环路是一个无频差系统，能使VCO 的频率与基准频率完全相等，但二者间存在恒定相位差（稳态相位差），此稳态相位差经鉴相器转变为直流误差信号，通过低通滤波器去控制VCO ，使0f 与r f 同步。 2．锁相环路的捕捉与跟踪过程当锁相环路刚开始工作时，其起始时一般都处于失锁状态，由于输入到鉴相器的二路信号之间存在着相位差，鉴相器将输出误差电压来改变压控振荡器的振荡频率，使之与基准信号相一致。锁相环由失锁到锁定的过程，人们称为捕捉过程。系统能捕捉的最大频率围或最大固有频带称为捕捉带或捕捉围。当锁相环路锁定后，由于某些原因引起输入信号或压控振荡器频率发生变化，环路可以通过自身的反馈迅速进行调节。结果是VCO 的输出频率、相位又被锁定在基准信号参数上，从而又维持了环路的锁定。这个过程人们称为环路的跟踪过程。系统能保持跟踪的最大频率围或最大固有频带称为同步带或同步围，或称锁定围。捕捉过程与跟踪过程是锁相环路的两种不同的自动调节过程。由此可见，自动频率控制（AFC ）电路，在锁定状态下，存在着固定频差。而锁相环路控制（PLL ）电路，在锁定状态下，则存在着固定相位差。虽然锁相环存在着相位差，但它和基准信号之间不存在频差，即输出频率等于输入频率．这也表明，通过锁相环来进行频率控制，可以实现无误差的频率跟踪．其效果远远优于自动频率控制电路． 3．锁相环路的基本部件 1）鉴相器（PD —Phase Detector ）鉴相器是锁相环路中的一个关键单元电路，它负责将两路输入信号进行相位比较，将比较结果从输出端送出。鉴相器的电路类型很多，最常用的有以下三种电路．（1）模拟乘法器鉴相器，这种鉴相器常常用于鉴相器的两路输入信号均为正弦波的锁相环电路中。（2）异或门鉴相器，这种鉴相器适合两路输入信号均为方波信号的锁相环电路中，所以异或门鉴相器常常应用于数字电路锁相环路中。（3）边沿触发型数字鉴相器，这种鉴相器也属于数字电路型鉴相器，对输入信号要求不严，可以是方波，也可以是矩形脉冲波．这种电路常用于高频数字锁相环路中。图2 是异或门鉴相器的鉴相波形与鉴相特性曲线。

完整版锁相环工作原理.doc

基本组成和锁相环电路 1、频率合成器电路频率合成器组成：频率合成器电路为本机收发电路的频率源，产生接收第一本机信号源和发射电路的发射信号源，发射信号源主要由锁相环和VCO 电路直接产生。如图3-4 所示。在现在的移动通信终端中，用于射频前端上下变频的本振源（LO ），在射频电路中起着非常重要的作用。本振源通常是由锁相环电路（Phase-Locked Loop ）来实现。 2.锁相环：它广泛应用于广播通信、频率合成、自动控制及时钟同步等技术领域 3.锁相环基本原理：锁相环包含三个主要的部分:⑴鉴相器(或相位比较器,记为PD 或 PC):是完成相位比较的单元, 用来比较输入信号和基准信号的之间的相位.它的输出电压正比于两个输入信号之相位差.⑵低通滤波器(LPF): 是个线性电路,其作用是滤除鉴相器输出电压中的高频分量,起平滑滤波的作用 .通常由电阻、电容或电感等组成，有时也包含运算放大器。⑶压控振荡器（VCO ）：振

荡频率受控制电压控制的振荡器，而振荡频率与控制电压之间成线性关系。在PLL 中，压控振荡器实际上是把控制电压转换为相位。 1、压控振荡器的输出经过采集并分频； 2、和基准信号同时输入鉴相器； 3、鉴相器通过比较上述两个信号的频率差，然后输出一个直流脉冲电压； 4、控制 VCO ，使它的频率改变； 5、这样经过一个很短的时间，VCO的输出就会稳定于某一期望值。锁相环电路是一种相位负反馈系统。一个完整的锁相环电路是由晶振、鉴相器、R 分频器、N 分频器、压控振荡器（VCO ）、低通滤波器（LFP）构成，并留有数据控制接口。锁相环电路的工作原理是：在控制接口对R 分频器和N 分频器完成参数配置后。晶振产生的参考频率（ Fref）经 R 分频后输入到鉴相器，同时VCO 的输出频率（ Fout）也经 N 分频后输入到鉴相器，鉴相器对这两个信号进行相位比较，将比较的相位差以电压或电流的方式输出，并通过 LFP 滤波，加到 VCO 的调制端，从而控制 VCO 的输出频率，使鉴相器两输入端的输入频率相等。锁相环电路的计算公式见公式: Fout=(N/R)Fref 由公式可见，只要合理设置数值N 和 R，就可以通过锁相环电路产生所需要的高频信号。 4.锁相环芯片锁相环的基准频率为13MHz ，通过内部固定数字频率分频器生成5KHz 或 6.25KHz 的参考频率。 VCO 振荡频率通过IC1 内部的可编程分频器分频后，与基准频率进行相位比较，产生误差控制信号，去控制VCO，改变VCO的振荡频率，从而使VCO输出的频率满足要求。如图 3-5 所示。 N=F VCO /F R N：分频次数 F VCO： VCO 振荡频率

锁相环频率合成器

锁相频率合成器的设计引言：锁相频率合成器是基于锁相环路的同步原理，有一个高准确度、高稳定度的参考晶体振荡器，合成出许多离散频率。即将某一基准频率经过锁相环的作用产生需要的频率。一．设计任务和技术指标 1. 工作频率范围：300kHz —700kHz 2. 电源电压：Vcc=5V 3. 通过原理图确定电路，并画出电路图 4. 计算元件参数选取电路元件（R1，R2，C1及环路滤波器的配置） 5. 组装连接电路，并测试选取元件的正确性 6. 调试并测量电路相关参数（测量相关频率点，输出波形，频率转换时间t c ） 7. 总结并撰写实验报告二．设计方案原理框图如下：由上图可知，晶体振荡器的频率f i 经过M 固定分频后得步进参考频率f REF ，将f REF 信号作为鉴相器的基准与N 分频器的输出进行比较，鉴相器的输出U d 正比于两路输入信号的相位差，U d 经环路滤波得到一个平均电压U c ，U c 控制VCO 频率f 0的变化，使鉴相器的两路输入信号相位差不断减小，直到鉴相器的输出为零或某一直流电平。锁定后的频率为f i /M=f 0/N=f REF 即f 0=(N/M)f i =Nf REF 。当预置分频数N 变化时，输出信号频率f 0随着发生变化。三．电路原理与设计（一）晶体振荡器的设计用2.5M 晶体和非门组成2.5MHz 振荡器。如下图所示：（二） M 分频电路

分频器选用74LS163，M=100 （三）锁相环的设计 CD4046压控振荡电路图如下：数字锁相环CD4046有两个鉴相器、一个VCO、一个源极跟随器（本实验未用）和一个齐纳二极管组成。鉴相器有两个共用的输入端PCA IN和PCB IN，输入端PCA IN既可以与大信号直接匹配，又可间接与小信号相接。

滤波法及数字锁相环法位同步提取实验模拟锁相环实验载波同步帧同步实验

实验十九滤波法及数字锁相环法位同步提取实验实验项目三数字锁相环法位同步观测（1）观测“数字锁相环输入”和“输入跳变指示”，观测当“数字锁相环输入”没有跳变和有跳变时“输入跳变指示”的波形。从图中可以观察出，若前一位数据有跳变，则判断有效，“输入跳变指示”输出表示1；否则，输出0表示判断无效。（2）观测“数字锁相环输入”和“鉴相输出”。观测相位超前滞后的情况数字锁相环的超前—滞后鉴相器需要排除位流数据输入连续几位码值保持不变的不利影响。在有效的相位比较结果中仅给出相位超前或相位滞后两种相位误差极性，而相位误差的绝对大小固定不变。经观察比较，“鉴相输出”比“数字锁相环输入”超前两个码元。

（3）观测“插入指示”和“扣除指示”。（4）以信号源模块“CLK ”为触发，观测13号模块的“BS2”。思考题：分析波形有何特点，为什么会出现这种情况。因为可变分频器的输出信号频率与实验所需频率接近，将其和从信号中提取的相位参考信号同时送入相位比较器，比较的结果若是载波频率高了，就通过补抹门抹掉一个输入分频器的脉冲，相当于本地振荡频率降低；相反，若示出本地频率低了时就在分频器输入端的两个输入脉冲间插入一个脉冲，相当于本地振荡频率上升，从而了达到同步的目的。思考题：BS2恢复的时钟是否有抖动的情况，为什么？试分析BS2抖动的区间有多大？如何减小这个抖动的区间？有抖动的存在，是因为可变分频器的存在使得下一个时钟沿的到来时间不确定，从而引入了相位抖动。而这种引入的误差是无法消除的。减小相位抖动的方法就是将分频器的分频数提高。

实验二十模拟锁相环实验实验项目一 VCO 自由振荡观测（1）示波器CH1接TH8，CH2接TH4输出，对比观测输入及输出波形。实验项目二同步带测量（1）示波器CH1接13号模块TH8模拟锁相环输入，CH2接TH4输出BS1，观察TH4 输出处于锁定状态。将正弦波频率调小直到输出波形失锁，此时的频率大小f1为 400Hz ；将频率调大，直到TH4输出处于失锁状态，记下此时频率f2为 9.25kHz 。对比波形可以发现TH8与TH4信号输入与输出错位半个周期如右图所示，方波抖动，说明处于失锁状态。记下两次波形失锁的频率，可计算出同步带 f=9.25KHz-400Hz=8.85KHz 。

用锁相环路设计FM调制解调器

用锁相环路设计FM调制解调器一、基于锁相环的调频调制原理 FM调制原理图（PLL调制器）根据环路的线性相位模型，可以导出在调制信号U f(t)作用下，环路的输出相位（以下均用它的拉普拉斯变换表示）：﹒ =He（s）﹒（1/s）﹒K0﹒UF(s) VCO输出频率相对于自由振荡频率ω0的频偏即为sθ2(s)。有以上式得 Sθ2(s)= He（s）﹒K0 ﹒UF(s) 由于K0是常数，He（s）具有高通特性，可见只要在He（s）的带通之内，输出频偏与调制信号的幅度成正比，这样就产生了FM信号。由以上说明可知，完成FM依赖于锁相环路的误差传递函数He（s），必须使调制频率Ω在频率特性He（jΩ）的通带之内才行。因为He （jΩ）具有高通特性，所以图方案在调制频率Ω很低，进入He（j Ω）的阻带之后，调制频偏是很小的。二，simulink仿真框图（FM调制）为：

各元器件参数如下：环路滤波器的参数为：电压控制振荡器的参数为：

调制信号的参数为：输出波形图为：

三,基于锁相环的调频解调原理调制跟踪的锁相环路本身就是一个FM解调器，从压控振荡器输入端得到解调输出。发射机部分用PLL集成电路构成，VCO作为FM调制器，PD用一个相乘器，这里用作缓冲发大，只要在另一端加一固定偏置电压即可。接收机是一通用的线性PLL电路。利用PLL良好的调制跟踪特性，使PLL跟踪输入FM信号的瞬时相位的变化，从而从VCO控制端获得解调输出。四，simulink仿真框图为：

各元器件参数如下：环路滤波器的参数为：电压控制振荡器的参数为：调制信号的参数为：

锁相环频率合成

锁相环的发展历史、运用和芯片介绍摘要：本文分三个部分，主要介绍了锁相环的发展历程，以及频率合成器在现代数字电路系统中的运用，最后，介绍了两块锁相环芯片：集成锁相环芯片Si4133和微波集成锁相环芯片ADF4106。让我们对锁相技术有比较好的认识和理解。关键字：锁相环频率合成器锁相环芯片引言：在当今数字电路高速发展的时代，集成电路的规模越来越大，集成的环路器件、通用和专用集成单片PLL，使锁相环逐渐变成了一个低成本、使用简便的多功能器件，使它在更广泛的领域里获得了应用。所以，无论是哪一方面的电路设计，都离不开锁相技术，了解其基本的知识，能对我们理解电路有更好的帮助。正文：（一）锁相环路的发展历史锁相技术是通信、导航、广播与电视通信、仪器仪表测量、数字信号处理及国防技术中得到广泛应用的一门重要的自动反馈控制技术。锁相技术是实现相位自动控制的一门科学，是专门研究系统相位关系的新技术。从30年代发展开始，至今已逐步渗透到各个领域，早期是为了解决接收机的同步接收问题，后来应用在了电视机的扫描电路中，特别是空间技术的出现，极大推动了锁相技术的发展。近来，锁相技术的应用范围已大大拓宽了，在通信、导航、雷达、计算机直

至家用电器。与此同时，锁相技术的结构也从基本的两阶发展到了三阶甚至高阶，从单环发展到了复合强，其中鉴频鉴相器之所构成的锁相环路因其具有易于集成、锁定速度快、锁定范围宽等优点，成为如今广泛应用的一种结构。对锁相原理的数学理论描述方面，可追溯到20世纪30年代。1932年，在已经建立的同步控制理论基础上，Bellescize提出了同步检波理论，第一次公开发表了对锁相环路(PLL)的数学描述。众所周知，同步检波的关键技术是要产生一个本振信号，该信号要与从接收端送载检波器的输入载波信号频率相同，否则检波器的输出信号会产生很大的误差，即接收端无法恢复出发送端所发送送信号。而一般的自动频率控制技术中，由于有固有的频率误差而无法满足上述要求。而要保持两个振荡信号频率相等，则必然要使这两个信号相位位差保持恒定，反之亦然，这种现象称之为频率同步或相位锁定，也是锁相技术最基本的概念和理论基础。但当时，这一理论并未得到普遍重视，直到1947年，锁相技术才第一次得到实际的应用，被运用在电视机的水平扫描线的同步装置中。50年代，杰费和里希廷第一次发表了有关PLL线性理论分析的论文，解决了PLL最佳化设计的问题。60年代，维特比研究了无噪声PLL的非线性理论问题，发表了相干通信原理的论文，70年代，Lindsy和Charles在做了大量实验的基础上进行了有噪声的一阶、二阶及高阶PLL的非线经理论分析，直到目前，各国学者仍在对锁相理论和运用进行着广泛而深入的研究。由于技术上的复杂性和较高的生产成本，早期PLL的应用领域主要是在航天、精密测量仪器等方面。

全数字锁相环原理及应用

全数字锁相环原理及应用 2011年11月18日摘要：锁相环是一种相位负反馈系统，它能够有效跟踪输入信号的相位。随着数字集成电路的发展，全数字锁相环也得到了飞速的发展。由于锁相精度和锁定时间这组矛盾的存在使得传统的全数字锁相环很难在保证锁定时间的情况下保证锁定精度。鉴于此，本文对一些新结构的全数字锁相环展开研究，并用VHDL语言编程，利用FPGA仿真。为解决软件无线电应用扩展到射频，即射频模块软件可配置的问题和CMOS工艺中由于电压裕度低、数字开关噪声大等因素,将射频和数字电路集成在一个系统中设计难度大的问题，本文尝试提出数字射频的新思路。全数字锁相环是数字射频中最重要的模块之一，它不仅是发射机实现软件可配置通用调制器的基础，还是为接收机提供宽调频范围本振信号的基础。本文针对数字射频中的数字锁相环的系统特性以及其各重要模块进行了研究。关键词：全数字锁相环；锁定时间；锁定精度；PID控制；自动变模控制；数控振荡器；时间数字转换器；数字环路滤波器；FPGA； Principle and Application of all-digital phase-locked loop Abstract: Phase-Locked Loop is a negative feedback system that can effectively track the input signal’s phase. With the development of digital integrated circuits, all-digital phase-locked loop has also been rapidly developed. Because of the contradiction between the existence of phase-locked precision and phase-locked time, it makes the traditional all-digital phase-locked loop difficult to ensure the lock time meanwhile as well as phase-locked precision. So some new structures of all-digital phase-locked loop are analyzed in this paper and programmed in VHDL language with simulation under FPGA. In order to extend the application from radio to RF, which including RF modules software configurable problems and the difficulty to integrate RF and digital circuit in one system due to some factors contain the low voltage and large noise of the digital switches etc. This paper will try to put out a new thought for digital RF. All-digital phase-locked loop is one of the most important modules in digital RF. It is not only the foundation of transmitter which can be realized by software configurable general modulator, but also the foundation of receiver which can be provided wide range of local vibration signal. This paper particularly makes a study of the system character of tall-digital phase-locked loop and its vital modules. Keywords: ADPLL; Locked time; Locked precision; PID control; Auto modulus control; DCO;TDC; Digital Loop Filter; 1. 引言锁相环路是一种反馈控制电路,锁相环的英文全称是Phase-Locked Loop，简称PLL。目前锁相环在通信、信号处理、调制解调、时钟同步、频率综合和自动化控制等领域应用极为广泛，已经成为各种电子设备中不可缺少的基本部件。随着电子技术向数字化方向发展，需要采用数字方式实现信号的锁相处理。因此，对全数字锁相环的研究和应用得到了越来越多的关注。虽然锁相环(PLL)技术已经有了半个多世纪的发展，但是其应用领域也在不断扩大，随着高新科技的发展，使得它的性能需要不断地改进和提高，因此，锁相环的设计与分析也成立集成电路设计者的热点。设计者们也不断提出了新的锁相环结构[1-3]，以适应不同场合的需求。

飞思卡尔锁相环

备战飞思卡尔智能车大赛.开始模块总结. 锁相环设置. 公式: PLLCLK=2*OSCCLK*(SYNR+1)/(REFDV+1), fbus=PLLCLK/2 void INIT_PLL(void) { CLKSEL &= 0x7f; //选用外部时钟.准备设置锁相环 PLLCTL &= 0x8F; //禁止锁相环 SYNR = 0xc9; //设置SYNR REFDV = 0x81; //设置REFDV PLLCTL |=0x70; //锁相环使能 asm NOP; asm NOP; //两个机器周期缓冲时间 while(!(CRGFLG&0x08)); //等待锁相环锁定 CLKSEL |= 0x80; //设置锁相环为时钟源 } 飞思卡尔XS128的PLL锁相环详细设置说明——关于如何提高总线工作频率PLL锁相环就相当于超频单片机超频的原因和PC机是个一道理。分频的主要原因是外设需要的工作频率往往远低于CPU/MEMORY这也和PC机南北桥的原理类似。总线频率设置过程 1、禁止总中断 2、寄存器CLKSEL(时钟选择寄存器)的第七位置0即CLKSEL_PLLSEL=0。选择时钟源为外部晶振OSCCLK(外接晶振频率)在PLL(锁相环)程序执行前内部总线频率为OSCCLK/2 3. PLLCTL_PLLON=1 打开PLL 4.设置SYNR时钟合成寄存器、REFDV时钟分频寄存器、POSTDIV三个寄存器的参数 5、_asm(nop) _asm(nop);加入两条空指令使锁相环稳定 6、while(!(CRGFLG_LOCK==1));//时钟校正同步 7、CLKSEL_PLLSEL=1; 下面详细说一下频率的计算一、时钟合成寄存器SYNR寄存器结构VCOFRQ[1:0]控制压控振动器VCO的增益默认值为00VCO的频率与VCOFRQ[1:0]对应表

实验报告一模拟锁相环模块

模拟锁相环模块信息工程学院08级电子班安艳芳0839107 一、实验目的 1、熟悉模拟锁相环的基本工作原理 2、掌握模拟字锁相环的基本参数及设计二、实验仪器 JH5001通信原理综合实验系统（一台）、20MHz双踪示波器（一台）、函数信号发生器（一台）三、实验原理和电路说明锁相的重要性：在电信网中，同步是一个十分重要的概念。其最终目的使本地终端时钟源锁定在另一个参考时钟源上。同步的技术基础是锁相，因而锁相技术是通信中最重要的技术之一在系统工作中模拟锁相环将接收端的256KHz时钟锁在发端的256KHz的时钟上，来获得系统的同步时钟，如HDB3接收的同步时钟及后续电路同步时钟。该模块主要由模拟锁相环UP01（MC4046）、数字分频器UP02（74LS161）、D触发器UP04（74LS74）、环路滤波器和由运放UP03（TEL2702）及阻容器件构成的输入带通滤波器（中心频率：256KHz）组成。因来自发端信道的HDB3码为归零码，归零码中含有256KHz时钟分量，经UP03B构成中心频率为256KHz 有源带通滤波器后，滤出256KHz时钟信号，该信号再通过UP03A放大，然后经UP04A和UP04B两个除二分频器（共四分频）变为64KHz信号，进入UP01鉴相输入A脚；VCO输出的512KHz输出信号经UP02进行八分频变为64KHz信号，送入UP01的鉴相输入B脚。经UP01内部鉴相器鉴相之后的误差控制信号经环路滤波器滤波送入UP01的压控振荡器输入端；WP01可以改变模拟锁相环的环路参数。正常时，VCO 锁定在外来的256KHz频率上。模拟锁相环模块各跳线开关功能如下： 1、跳线开关KP01用于选择UP01的鉴相输出。当KP01设置于1_2时（左端），环路锁定时TPP03、 TPP05输出信号将存在一定相差；当KP01设置于2_3时（右端），选择三态门鉴相输出，环路锁定时TPP03、TPP05输出信号将不存在相差。 2、跳线开关KP021是用于选择输入锁相信号：当KP021置于1_2时，输入信号来自HDB3编码模块的HDB3码信号；当KP021置于2_3时，选择外部的测试信号（J007输入），此信号用于测量该模拟锁相环模块的性能。

集成锁相环及其相关3

集成锁相环及其相关 (三) 上面的几节课我们研究了电荷泵锁相环的动态特性。也提到了由于不同的电路结构所导致的锁相环的VCO输出的相位抖动，在本课的开头我们首先讨论这些相位抖动对锁相环路的影响。 D.锁相环中的抖动现象 d.1相位抖动，和抖动变化速率在很多应用中锁相环对抖动的响应都是非常重要的。我们首先描述抖动的概念及抖动的变化率。如下图所示，严格的周期性波形，x1（t），包含的过零点在时间轴上间隔相等。现在考虑近似周期性的信号x2（t），其周期有微小的变化，使得过零点偏离了其理想位置。我们说后者的波形存在相位抖动，分别画出这两个波形的总相位

Φtot；和两个总相位的差：剩余相位Φex，我们可以看到，抖动表现为这个相位差值的随时间的变化。在这里，我们忽略基频以上的各次谐波的分量，描述x1（t），和x2（t）我们可以写出：x1（t）＝A×cos（ωt）和 x2（t）＝A×cos（ωt＋Φn（t））其中Φn（t）表示相位的抖动变化，Φn（t）也被称之为相位噪声。在实际的应用中，抖动的变化速率也很重要。考虑如下图所示的两个有抖动的波形。第一个信号y1（t），表现为慢抖动特性，因为从一个周期到下一个周期，它的瞬间频率变化很慢。第二个信号y2（t），表现出快抖动特性。相位变化率的快慢可以从这两个波形的剩余相位曲线明显看出。

d.2锁相环输入信号和输出信号之间相位抖动的低通关系在实际的锁相环中，存在两种可能的相位抖动现象．输入信号自身的抖动、以及前面几节课中我们提到的VCO自身产生的抖动。我们下面来研究每一种情况．假设输人和输出波形可表达为：xin（t）＝A×cos（ωt+Φin(t)）和 xout（t）＝A×cos（ωt+Φout(t)）原来我们提到过电荷泵锁相环CPPLL的线性模型, 推导出这个模型，的开环传递函数为：因为环路传递函数在原点处有两个极点，这种环又被称之为II类锁相环；原来的那种单极点的简单环路称之为I类环路。简单的I型和II型锁相环的传输函数都具有低通特性，如果Φin（t）变化很快，那么Φout（t）不能完全跟上变化。也就是说: l 输人的慢抖动可以传递和影响到到VCO的输出的相位抖动；l 而较为快速的抖动却衰减了，而不会影响到VCO的输出抖动因此我们可以说，锁相环对Φin（t）具有低通滤波作用。参见

基于数字式锁相环频率合成器的设计与实现

四川师范大学本科毕业设计基于数字式锁相环频率合成器的设计与实现学生姓名院系名称专业名称班级级班学号指导教师完成时间年月日

基于数字式锁相环频率合成器的设计与实现电子信息工程专业学生姓名指导老师摘要随着通信信息技术的快速发展，信号产生的方式多种多样，然而数字式锁相环频率合成器在信号产生技术中扮演了越来越重要的作用，数字式锁相环频率合成器在频率频率稳定度和频谱纯度上，频率输出个数上有着巨大的优势，是其他器件所不能代替的！因此在军用和民用雷达领域，各种导航器以及通信领域广泛运用！基于此，本人设计了一个由晶体振荡器和分频器，锁相环路（鉴相器，低通滤波器，压控振荡器）组成的数字式锁相环频率合成器，晶体振荡器的作用是产生一个固定的频率，然后通过分频器得到一个基准频率，锁相环路对基准频率进行频率合成，到最后，合成后的频率经过放大器，使不同的频率的幅度稳定在一定的范围内，这样的话不会是信号不会随着输出频率的变化而减少！数字式锁相环频率合成器是开环系统的，频率转换时间很短，分辨率也较高，结构相对简单，成本也不高，输出的频率在稳定度和精准度上也有很大的优势。但是，由于毕业在即时间紧张，本人经验有些不足，希望老师和同学们帮助与指导。关键词：锁相环频率合成晶体振荡器分频器锁相环路

The Design and Implementation of Digital Pll Frequency S ynthesizer Abstract With the rapid development of communication technology, signal way is varied, but in signal digital phase locked loop frequency synthesizer technology plays an increasingly important role, digital phase locked loop frequency synthesizer on the frequency stability and frequency spectrum purity, frequency output factor has a huge advantage, is cannot replace by other device! So in the field of military and civilian radar, navigator, and widely used communication field. Based on this, I designed a by the crystal oscillator and a frequency divider, phase locked loop (phase discriminator, low-pass filter, a voltage controlled oscillator) consisting of digital phase locked loop frequency synthesizer, the effect of crystal oscillator is a fixed frequency, then a reference frequency is obtained by frequency divider, phase locked loop frequency synthesis was carried out on the fundamental frequency, in the end, after the synthesis of frequency through the amplifier, the size of the different frequency stability in a certain range, so not the signals are not as the change of output frequency and less! Digital phase locked loop frequency synthesizer is the open loop system, frequency conversion time is short, the resolution is higher also, structure is relatively simple, the cost is not high, the output frequency of the in stability and precision also has a great advantage. However, due to the graduation of time is tight, I experience some shortage, hope the teacher and the students help and guidance. Key words: Phase-locked loop Frequency synthesis Crystal oscillator Divider Phase locked loop

通信原理数字锁相环实验

通信原理实验报告三数字锁相环实验

实验3数字锁相环实验一、实验原理和电路说明在电信网中，同步是一个十分重要的概念。同步的种类很多，有时钟同步、比特同步等等，其最终目的使本地终端时钟源锁定在另一个参考时钟源上，如果所有的终端均采用这种方式，则所有终端将以统一步调进行工作。同步的技术基础是锁相，因而锁相技术是通信中最重要的技术之一。锁相环分为模拟锁相环与数字锁相环，本实验将对数字锁相环进行实验。图2.2.1 数字锁相环的结构数字锁相环的结构如图所示，其主要由四大部分组成：参考时钟、多模分频器（一般为三种模式：超前分频、正常分频、滞后分频）、相位比较（双路相位比较）、高倍时钟振荡器（一般为参考时钟的整数倍，此倍数大于20）等。数字锁相环均在FPGA内部实现，其工作过程如图所示。

T1时刻T2时刻T3时刻T4时刻图2.2.2 数字锁相环的基本锁相过程与数字锁相环的基本特征在图，采样器1、2构成一个数字鉴相器，时钟信号E、F对D信号进行采样，如果采样值为01，则数字锁相环不进行调整（÷64）；如果采样值为00，则下一个分频系数为（1/63）；如果采样值为11，则下一分频系数为（÷65）。数字锁相环调整的最终结果使本地分频时钟锁在输入的信道时钟上。在图中也给出了数字锁相环的基本锁相过程与数字锁相环的基本特征。在锁相环开始工作之前的T1时该，图中D点的时钟与输入参考时钟C没有确定的相关系，鉴相输出为00，则下一时刻分频器为÷63模式，这样使D点信号前沿提前。在T2时刻，鉴相输出为01，则下一时刻分频器为÷64模式。由于振荡器为自由方式，因而在T3时刻，鉴相输出为11，则下一时刻分频器为÷65模式，这样使D点信号前沿滞后。这样，可变分频器不断在三种模式之间进行切换，其最终目的使D点时钟信号的时钟沿在E、F时钟上升沿之间，从而使D 点信号与外部参考信号达到同步。在该模块中，各测试点定义如下： 1、TPMZ01：本地经数字锁相环之后输出时钟（56KHz） 2、TPMZ02：本地经数字锁相环之后输出时钟（16KHz） 3、TPMZ03：外部输入时钟÷4分频后信号（16KHz） 4、TPMZ04：外部输入时钟÷4分频后延时信号（16KHz） 5、TPMZ05：数字锁相环调整信号