计算机组成原理教学网站的设计与实现

计算机组成原理教学网站的设计与实现
计算机组成原理教学网站的设计与实现

计算机组成原理教学网站的设计与实现

本系统开发工具:ASP+ ACCESS

本设计包含内容:源代码+毕业论文+开题报告+任务书

文档页数:37页

文档字数:13,608字

摘要:本课题是专门为计算机组成原理课程开发的一个教学网站,针对这一特点,本文探讨了计算机组成原理教学网站的设计模式,并提出了技术上的解决方案。本网站前台采用Dreamweaver进行页面制作,后台由Access数据库支持,通过使用ASP技术实现动态网页的效果。

整个计算机组成原理教学网站包含课程描述、教师队伍、课程建设、在线学习、课程实践、下载频道、公告栏、留言板、和师生论坛九个功能模块,本文主要针对我设计的四个模块,即课程描述、教师队伍、师生论坛、留言板四个模块的设计与实现进行了论述。

通过使用本网站学习计算机组成原理,可以更方便、更灵活、更有效地掌握计算机组成原理课程的知识点、重点和难点,是有效使用互联网的一种体现,具有较高的实用价值。

关键词:教学网站,计算机组成原理,ASP,Access

The Designs And Realizing Of The Teaching Website For The Course of Computer Orgaization Principles

Abstract: This subject is a teaching website developed for the course of the Computer Organization Principles, to this characteristic, this text has probed into the design mode of collecting teaching websites and has proposed the solution on technology.

This website’s front desk adopts Dreamweaver to carry on the page animation, the backstage is supported by Access database , through using the result of the dynamic webpage of ASP technology , reach the operation to the database in order to the request for the user.

Procedure teaching websites of whole Computer Organization Principles includes nine parts: the course description,teacher ranks, construction of course, the online school, curriculum practice,bulletin board,download channel,web forum for teachers and students,message board.this text is mainly to talk about four parts of them,they are the ourse description,teacher ranks,web forum for teachers and students, message board. Using this website to study the Computer Organization Principles can grasp some of knowledge, focal point and difficult point of course of the Computer Organization Principles more convenient, more flexible and more effectively, it is a kind of embodiment using Internet effectively, have higher practical value.

Keywords: Teaching websites, Computer Organization Principles, ASP, ACCESS

序言 2

第1章 系统分析与研究 3

1.1课题开发背景 3

1.2课题开发的现实意义 3

1.3相关课题发展现状 4

1.4系统目标 5

第2章 系统开发技术简介 7

2.1 HTML语言 7

2.2 ASP技术 8

2.2.1 ASP的工作原理 8

2.2.2 ASP的优势 9

2.3 ADO 10

2.4 ACCESS 11

2.5 Macromedia Dreamweaver MX 2004 11 第3章 系统概要设计 12

3.1系统结构设计 12

3.2系统功能说明 12

3.3运行环境 13

3.3.1 服务器端 13

3.3.2 客户端 13

第4章 数据库设计 15

4.1 数据库分析 15

4.2 数据库中表的设计 17

4.2.1 user表的设计 17

4.2.2 article表设计 17

4.2.3 reply表设计 18

4.2.4 area表的设计 18

4.2.5 administrator表的设计 19

第5章 系统详细设计 20

5.1 网站主页的设计 20

5.1.1 主页的风格、色彩和布局设计 20 5.1.2 主页导航的设计 20

5.2 师生论坛模块 21

5.2.1论坛模块结构设计 21

5.2.2论坛模块的功能说明 22

5.2.3 论坛首页 23

5.2.4 用户登录 24

5.2.5 新用户注册 25

5.2.6 发表帖子 26

5.2.7 浏览帖子 27

5.2.8 回复帖子 28

5.2.9 论坛后台管理 28

5.3 课程描述 30

5.4 教师队伍 30

第6章 系统测试 32

6.1 测试计划 32

6.1.1 测试项目 32

6.1.2 测试人员 32

6.2 测试结果 32

6.3 测试分析 33

结束语 34

参考文献 35

致谢 36

序言

随着计算机网络通信技术和Internet的飞速发展,基于因特网的计算机网上远程教学已经开始成为一种全新的教学手段,并且越来越受到人们的关注。由于网上教学具有时效性、共享**、**互性和个别化等诸多特点,因此它有着传统教学模式所无法比拟的优点。这样一来,教学网站的开发工作就显得尤为重要。

本文依据设计出来的计算机组成原理教学网站,做了全面系统的介绍。全文共六章,按照前期的开发顺序,从系统分析与研究开始,逐一对开发过程做了全面的介绍。在详细设计这一章中的系统实现部分省去了烦琐的程序代码,用比较直观易读的流程图来表示,增强了文章的可读性。

第一章,介绍了课题的开发背景、课题开发的现实意义、相关课题的发展现状以及本教学网站预期达到的目标。

第二章,概略地介绍了开发本网站多用到的各种技术,比如可以实现动态网页制作的ASP 技术,功能强大的ACCESS数据库技术等。

第三章,对本网站的系统结构设计、系统结构功能、运行环境等概要设计阶段所做的工作做了大体介绍。

第四章,对数据库进行分析,介绍了数据库以及具体的表的设计。详细介绍了我所设计的四个模块中涉及到的表。

第五章,具体介绍了我所负责模块的详细设计过程,如网站首页的设计与实现、师生论坛的设计与实现以及课程描述、教师队伍两个静态模块的设计与实现。

第六章,大体介绍了对本系统的测试工作,涵盖了测试计划、测试结果以及测试分析这三个方面的内容。

本网站展现了一种全新的教学模式,打破了传统教学模式在时间、空间上的限制,采用了先进的教学手段和教学方法,可以大大提高教学效率和教学效果,使教学活动上了一个新台阶。

(完整版)计算机组成原理知识点总结

第2章数据的表示和运算 主要内容: (一)数据信息的表示 1.数据的表示 2.真值和机器数 (二)定点数的表示和运算 1.定点数的表示:无符号数的表示;有符号数的表示。 2.定点数的运算:定点数的位移运算;原码定点数的加/减运算;补码定点数的加/减运算;定点数的乘/除运算;溢出概念和判别方法。 (三)浮点数的表示和运算 1.浮点数的表示:浮点数的表示范围;IEEE754标准 2.浮点数的加/减运算 (四)算术逻辑单元ALU 1.串行加法器和并行加法器 2.算术逻辑单元ALU的功能和机构 2.3 浮点数的表示和运算 2.3.1 浮点数的表示 (1)浮点数的表示范围 ?浮点数是指小数点位置可浮动的数据,通常以下式表示: N=M·RE 其中,N为浮点数,M为尾数,E为阶码,R称为“阶的基数(底)”,而且R

为一常数,一般为2、8或16。在一台计算机中,所有数据的R都是相同的,于是不需要在每个数据中表示出来。 浮点数的机内表示 浮点数真值:N=M ×2E 浮点数的一般机器格式: 数符阶符阶码值 . 尾数值 1位1位n位m位 ?Ms是尾数的符号位,设置在最高位上。 ?E为阶码,有n+1位,一般为整数,其中有一位符号位EJ,设置在E的最高位上,用来表示正阶或负阶。 ?M为尾数,有m位,为一个定点小数。Ms=0,表示正号,Ms=1,表示负。 ?为了保证数据精度,尾数通常用规格化形式表示:当R=2,且尾数值不为0时,其绝对值大于或等于0.5。对非规格化浮点数,通过将尾数左移或右移,并修改阶码值使之满足规格化要求。 浮点数的机内表示 阶码通常为定点整数,补码或移码表示。其位数决定数值范围。阶符表示数的大小。 尾数通常为定点小数,原码或补码表示。其位数决定数的精度。数符表示数的正负。

计算机组成原理电子教案

《计算机组成原理》电子教案 课程名称:计算机组成原理 适用专业:计算机科学与技术网络工程课程总学时:80学时 编写时间: 2006年9月

本课程是计算机专业本科生的核心课程,是主干必修课。课程以阐述原理为主,讲述计算机系统及其各功能部件的工作原理以及逻辑实现,计算机系统及其各功能部件的设计原理以及并行处理技术。设置这一课程的目的是使学生掌握计算机的基本工作原理,掌握计算机各主要部件的硬件结构、相互联系和作用,掌握计算机系统的设计原理以及软硬件的界面,从而对整个计算机系统有完整的了解,为计算机专业的后继课程的学习打下基础。 一、本课程得主要内容 1、计算机系统概论 2、运算方法和运算器 3、存储器 4、计算机指令系统 5、控制器 6、总线系统 7、外围设备 8、输入、输出系统 二、本课程教学重点与难点 重点:信息编码和数据表示 控制器 存储系统 输入输出系统 三、教材选用 《计算机组成原理》白中英.科学出版社, 四、参考教材: 主要参考书: 1、李亚明.《计算机组成与系统结构》.清华大学出版社.2001

2、王爱英.《计算机组成与结构》.清华大学出版社.1998 3、江义鹏.《计算机组成原理》.人民邮电出版社.1998 4、胡越明.《计算机组成和系统结构》.上海科学技术文献出版社.1999 五、教学手段:多媒体课件+版书 六、课程内容和学时分配 (整体安排按信息表示、信息处理、信息输出思路。) 1、计算机系统概论 教学内容: 1、计算机系统的基本构成 2、计算机系统的层次结构 3、计算机系统结构、组成及其实现 4、计算机的性能评价 5、计算机发展简史 6、计算机的应用 基本要求: 通过本章的学习,要求了解整个计算机系统由硬件和软件两部分构成,其中硬件部分包括运算器、控制器、存储器、输入输出设备等五大功能部件构成。通过总线相互连成一个完整的硬件系统;软件部分包括系统软件、应用软件两大部分。通过对计算机层次结构的了解,明确计算机组成原理课程的任务和目的。了解计算机中的一些基本概念,包括性能指标、计算机发展简史以及计算机的应用。 教学重点: 1、计算机系统的基本构成 2、计算机系统的层次结构 3、计算机系统结构、组成及其实现 教学难点:计算机系统的层次结构、系统结构、组成及其实现的关系。明确计算机组成原理课程的任务和目的。 其它: 4、计算机的性能评价(字长、容量、速度、时间、MIPS) 5、计算机发展简史(ENIAC、冯氏计算机、其它自学) 6、计算机的应用(科学计算与数据处理的区别)

计算机组成原理样卷及参考答案

题号一二三四合计 分数 阅卷人 一、单选题(每题2分,共30分) 1 冯.诺依曼计算机结构的核心思想是:_____ 。 A 二进制运算 B 有存储信息的功能C运算速度快 D 存储程序控制 2 计算机硬件能够直接执行的只有_____ 。 A 机器语言 B 汇编语言 C 机器语言和汇编语言 D 各种高级语言 3 零的原码可以用哪个代码来表示:_____ 。 A 11111111 B 10000000 C 01111111 D 1100000 4 某数在计算机中用8421码表示为0111 1000 1001 ,其真值为_____。 A 789 B 789H C 1929 D 11110001001B 5目前在小型和微型计算机里最普遍采用的字符编码是_____。 A BCD码 B 十六进制代码 C AS CⅠⅠ码 D海明码

6 当-1<x<0时,【x】原=:______。 A 1-x B x C 2+x D (2-2-n) -︱x ︳ 7 执行一条一地址的加法指令需要访问主存______次。 A 1 B 2 C 3 D 4 8 在寄存器间接寻址中,操作数应在______中。 A 寄存器 B 堆栈栈顶 C 累加器 D 主存单元 9 在串行进位的并行加法器中,影响加法器运算速度的关键因素是:______。 A 门电路的级延迟 B 元器件速度C进位传递延迟 D 各位加法器速度的不同 10 运算器虽由许多部件组成,但核心部件是______。 A 算术逻辑运算单元 B 多路开关 C 数据总线D累加寄存器 11在浮点数编码表示中______在机器中不出现,是隐含的。 A. 阶码 B.符号 C 尾数 D 基数

计组-加法器实验报告

半加器、全加器、串行进位加法器以及超前进位加法器 一、实验原理 1.一位半加器 A和B异或产生和Sum,与产生进位C 2.一位全加器 将一位半加器集成封装为halfadder元件,使用两个半加器构成一位的全加器 3.4位串行进位加法器 将一位全加器集成封装为Fulladder元件,使用四个构成串行进位加法器

4.超前进位加法器(4位) ⑴AddBlock 产生并行进位链中的ti(即Cthis)和di(即Cpass),以及本位结果Sum ⑵进位链(Cmaker) 四位一组并行进位链,假设与或非门的级延迟时间为1.5ty,与非门的延迟时间为1ty,在di和ti产生之后,只需2.5ty就可产生所有全部进位

⑶超前进位加法器 将以上二者结合起来即可完成,A和B各位作为各个AddBlock的输入,低一位的进位Ci-1作为本位AddBlock的C-1的输入。各个AddBlock输出的C_this和C_pass作为对应的Cmaker的thisi和passi的输入。

二、实验器材 QuartusII仿真软件,实验箱 三、实验结果 1.串行进位加法器结果 2.超前进位加法器结果

四、实验结果分析 1.实验仿真结果显示串行加法器比超前进位加法器快,部分原因应该是电路结构优化 不到位。另外由于计算的位数比较少,超前进位加法链结构较复杂,所以优势没体现出来,反倒运作的更慢一点。当位数增加的时候,超前进位加法器会比串行的更快。 2.波形稳定之前出现上下波动,应该与“竞争冒险”出现的情况类似,门的延迟和路径 的不同导致了信号变化时到达的时间有先有后,因此在最终结果形成前出现了脉冲尖峰和低谷;另外也可能部分原因由于电路结构优化的不到位所致

计算机组成原理实验proteus的应用

南京理工大学紫金学院 计算机组成原理 实验报告

实验报告一:加法器实验操作 一、实验目的: 1.掌握 proteus 软件常用命令的使用方法 2.掌握加法器的基本使 用二、实验内容: 1. proteus 软件命令使用 2.串联加法器的连接 3.并联加法器的连接 三、实验步骤: (一 )proteus 软件界面的基本使用 ①通过 File 界面创建新文件或打开已有文件 ②所用的原件模型必须在蓝方框内放置

③Proteus 工具栏功能如上图 ④Proteus 中共有 36 种大的类别元件库,及超过 8000 种以上的具体元 件库文件添加 Proteus 中的元件并不是很全,有时需要添加第三方库文件才可进行仿真,可以通过 以下俩种方式进行添加 1、将第三方库文件拷贝至Proteus 程序目录下的LIBRARY 目录下,相应的元件模型文件也要

拷贝到 MODELS 目录下 2、将第三方库文件统一放至一个文件夹中,同时元件模型文件也要统一放至一个文件夹中,打 开Proteus 菜单 SYSTEM 下的 SET PATH?在弹出的 Path Configuration 对话框的 Library folders 中添加库文件目录,在 Simulation and folders 中添加元件模型文件目录 ⑤点击左侧工具栏按钮进入元件模式,再次点按钮,即可调出元件库 库元件分类说明: Analog Ics 模拟电路集成库 Capacitors 电容库 CMOS 4000 series CMOS 4000 库 Connectors 插座,插针,等电路接口连接库 Data Converters ADC,DAC 数 /模、模 /数库 Debugging Tools 调试工具 Diodes 二极管库 ECL 10000 Series ECL 10000 库 Electromechanica l 电机库 Inductors 电感 库 Laplace Primitives 拉普拉斯变换库 Memory ICs 存储元件库 Microprocessor ICs CPU 库 Miscellaneous 元件混合类型库 Modeling Primitives 简单模式库 Operational Amplifiers 运放库 Optoelectroni cs 光电元件库 PLDs & FPGAs 可编程逻辑器件 Resistors 电阻 库

计算机组成原理第四章

1.证明在全加器里,进位传递函数。 解:并行加法器中的每一个全加器都有一个从低位送来的进位和一个传送给较高位的进位。进位表达式为欲证明,也就是要证明 用卡诺图法,图4-10(a)和4-10(b)分别是两个逻辑表达式的卡诺图。两个卡诺图相同,两个逻辑表达式就相等,则进位传递函数的两种形式相等。 2.某加法器采用组内并行、组间并行的进位链,4位一组,写出进位信号C6的逻辑表达式。 3.设计一个9位先行进位加法器,每3位为一组,采用两级先行进位线路。 4.已知X 和Y ,试用它们的变形补码计算出X + Y ,并指出结果是否溢出。 (1) X =0.11011,Y =0.11111 (2) X =0.11011,Y =-0.10101 (3) X =-0.10110,Y =-0.00001(4) X =-0.11011,Y =0.11110

5.已知X 和Y ,试用它们的变形补码计算出X - Y ,并指出结果是否溢出。 (1) X =0.11011,Y =-0.11111 (2) X =0.10111,Y =0.11011 (3) X =0.11011,Y =-0.10011 (4) X =-0.10110,Y =-0.00001 7.设下列数据长8位,包括1位符号位,采用补码表示,分别写出每个数据右移或左移2位之后的结果。 (1)0.1100100 (2)1.0011001 (3)1.1100110 (4)1.0000111 8.分别用原码乘法和补码乘法计算X × Y 。 (1) X =0.11011,Y =-0.11111 (2) X =-0.11010,Y =-0.01110 (2) X × Y =0.0101101100,过程略。 9.根据补码两位乘法规则推导出补码3位乘法的规则。

四位全加器

《计算机组成原理》 实验报告 题目:四位全加器的设计与实现 1、实验内容 四位全加器的设计与实现。 2、实验目的与要求 利用MAX+plusII实现四位全加器并且验证实验内容。

3、实验环境 MAX+plus II 10.1 4、设计思路分析(包括需求分析、整体设计思路、概要设计) 一个4位全加器可以由4个1位全加器构成,加法器间的进位可以串行方式实现,即将低位加法器的进位输出cout与相邻的高位加法器的最低进位输入信号cin相接。 半加器描述: 5、详细设计 A) 半加器设计: 1)新建一个设计文件,使用原理图设计方法设计。 2)将所需元件全部调入原理图编辑窗,所需元件依次为:input 2个;output 2个;and2 1个;xnor 1个;not 1个。 3)依照下图连接好各元件 4)保存为h-adder将当前设计文件设置成工程文件。 5)编译

B) 一位全加器的实现: 1)一位全加器可以由两个半加器和一个或门连接而成,因而可以根据半加器的电路原理图或真值表写出1位全加器的VHDL描述。. 2)依照以下原理图连接好全加器: 其中有两个原件(h-adder)为刚刚设计好的半加器.其他原件为:input 3个, output 2个, or2 1个. 3)保存为f-adder设置成工程文件并选择目标器件为EPF10K20TC144.4 4)编译 C) 四位全加器的实现 1) 4位全加器可以看做四个1位全加器级联而成,首先采用基本逻辑门设计一位全加器,而后通过多个1位全加器级联实现4位全加器。 2) 依照以下原理图连接好全加器。、

其中有四个元件为一位全加器(f-adder),其余为九个input元件;五个output 元件。、 4)编译通过。 6、实验结果与分析 1)建立波形图进行半加器、一位全加器和四位全加器的波形观察, 2)设定仿真时间为60.0us。 3)运行仿真器得到下面波形图: 半加器:

四位全加器实验报告

《四位全加器》实验报告 题目:___ ____ 学号:___ _____姓名:____ _______ 教师:____ ____

1、实验内容 四位全加器的设计与实现。 2、实验目的与要求 利用MAX+plusII实现四位全加器并且验证实验内容。 3、实验环境 MAX+plus II 10.1 4、设计思路分析(包括需求分析、整体设计思路、概要设计) 一个4位全加器可以由4个1位全加器构成,加法器间的进位可以串行方式实现,即将低位加法器的进位输出cout与相邻的高位加法器的最低进位输入信号cin相接。 半加器描述: 根据半加器真值表可以画出半加器的电路图。 a b so Co 0 0 0 0 0 1 1 0 1 0 1 0 1 1 0 1 5、详细设计 A) 半加器设计: 1)新建一个设计文件,使用原理图设计方法设计。 2)将所需元件全部调入原理图编辑窗,所需元件依次为:input 2个;output 2个;and2 1个;xnor 1个;not 1个。 3)依照下图连接好各元件

4)保存为h-adder将当前设计文件设置成工程文件。 5)编译 B) 一位全加器的实现: 1)一位全加器可以由两个半加器和一个或门连接而成,因而可以根据半加器的电路原理图或真值表写出1位全加器的VHDL描述。. 2)依照以下原理图连接好全加器: 其中有两个原件(h-adder)为刚刚设计好的半加器.其他原件为:input 3个, output 2个, or2 1个. 3)保存为f-adder设置成工程文件并选择目标器件为EPF10K20TC144.4 4)编译 C) 四位全加器的实现 1) 4位全加器可以看做四个1位全加器级联而成,首先采用基本逻辑门设计一位全加器,而后通过多个1位全加器级联实现4位全加器。 2) 依照以下原理图连接好全加器。、

组成原理课程设计16位全加器电路的设计与实现

16位全加器电路的设计与实现 学生姓名:杨传福指导老师:王新 摘要本课程设计主要利用门电路完成一个16位的全加器电路的设计与实现。本设计采用逐步求解的方法,即先设计一位全加器,再利用一位全加器设计出四位全加器,最后在四位全加器的基础上设计出16位全加器,并使用VHDL语言编写程序,在MAX-PLUSⅡ仿真平台上进行仿真。仿真结果表明,本课程设计中设计出的16位全加器能正确完成16位二进制数的加法运算。 关键词全加器;门电路;先行进位 Abstract:This curriculum design primarily use the gate circuit to complete a 16-bit full-adder circuit.The design solve this problem with step-by-step approach, namely start designing one full-adder, and then use one full-adder design a four full-adder , the last design the 16-bit full-adder based on the four full-adder,and use VHDL language programming, at MAX-PLUS Ⅱsimulation on simulation platform. The simulation results show that the design of the curriculum design of the 16-bit full-adder to add a 16-bit binary number addition operations. Keywords:Full-adder; Gate circuit; First binary

计算机组成原理_阵列乘法器的设计

沈阳航空航天大学 课程设计报告 课程设计名称:计算机组成原理课程设计课程设计题目:阵列乘法器的设计与实现 院(系):计算机学院 专业:计算机科学与技术 班级: 学号: 姓名: 指导教师: 完成日期:2014年1月10日

目录 第1章总体设计方案 (1) 1.1设计原理 (1) 1.2设计思路 (2) 1.3设计环境 (3) 第2章详细设计方案 (3) 2.1总体方案的设计与实现 (4) 2.1.1总体方案的逻辑图 (4) 2.1.2器件的选择与引脚锁定 (4) 2.1.3编译、综合、适配 (5) 2.2功能模块的设计与实现 (5) 2.2.1一位全加器的设计与实现 (6) 2.2.2 4位输入端加法器的设计与实现 (7) 2.2.3 阵列乘法器的设计与实现 (10) 第3章硬件测试 (13) 3.1编程下载 (13) 3.2 硬件测试及结果分析 (13) 参考文献 (15) 附录(电路原理图) (16)

第1章总体设计方案 1.1 设计原理 阵列乘法器采用类似人工计算的方法进行乘法运算。人工计算方法是用乘数的每一位去乘被乘数,然后将每一位权值对应相加得出每一位的最终结果。如图1.1所示,用乘数的每一位直接去乘被乘数得到部分积并按位列为一行,每一行部分积末位与对应的乘数数位对齐,体现对应数位的权值。将各次部分积求和,即将各次部分积的对应数位求和即得到最终乘积的对应数位的权值。 为了进一步提高乘法的运算速度,可采用大规模的阵列乘法器来实现,阵列乘法器的乘数与被乘数都是二进制数。可以通过乘数从最后一位起一个一个和被乘数相与,自第二位起要依次向左移一位,形成一个阵列的形式。这就可将其看成一个全加的过程,将乘数某位与被乘数某位与完的结果加上乘数某位的下一位与被乘数某位的下一位与完的结果再加上前一列的进位进而得出每一位的结果,假设被乘数与乘数的位数均为4位二进制数,即m=n=4,A×B可用如下竖式算出,如图1.1所示。 X 4 X 3 X 2 X 1 =A × Y 4 Y 3 Y 2 Y 1 =B X 4Y 1 X 3 Y 1 X 2 Y 1 X 1 Y 1 X 4Y 2 X 3 Y 2 X 2 Y 2 X 1 Y 2 X 4Y 3 X 3 Y 3 X 2 Y 3 X 1 Y 3 (进位) X4Y4 X3Y4 X2Y4 X1Y4 Z 8 Z 7 Z 6 Z 5 Z 4 Z 3 Z 2 Z 1 图1.1 A×B计算竖式 X 4 ,X 3 ,X 2 ,X 1 ,Y 4 ,Y 3 ,Y 2 ,Y 1 为阵列乘法器的输入端,Z 1 -Z 8 为阵列乘法器 的输出端,该逻辑框图所要完成的功能是实现两个四位二进制既A(X)*B(Y)的 乘法运算,其计算结果为C(Z) (其中A(X)=X 4X 3 X 2 X 1 ,B(Y)=Y 4 Y 3 Y 2 Y 1 , C(Z)=Z 8Z 7 Z 6 Z 5 Z 4 Z 3 Z 2 Z 1 而且输入和输出结果均用二进制表示 )。阵列乘法器的总原 理如图1.2所示。

计算机组成原理算法实现

《计算机组成原理》课程设计说明书(课题二) 信息工程学院

目录 1 课程设计的目的 (1) 2 设计内容与要求 (1) 2.1 题目 (1) 2.2 功能 (1) 2.3 算法原理 (1) 3 主要技术指标及特点 (4) 3.1 登录窗体 (4) 3.2操作界面 (7) 3.3定点小数机器表示窗口界面 (9) 3.4定点小数变形补码加减运算界面 (13) 3.5定点小数的原码乘法界面 (16) 3.6浮点数加减运算界面 (19) 3.7帮助界面 (26) 4 设计小结 (27) 参考文献 (28)

计算机组成原理算法实现(二) 1 课程设计的目的 本课程设计是在学完本课程教学大纲规定的全部内容、完成所有实践环节的基础上,旨在深化学生学习的计算机组成原理课程基本知识,进一步领会计算机组成原理的一些算法,并进行具体实现,提高分析问题、解决问题的综合应用能力 2 设计内容与要求 2.1 题目 计算机组成原理算法实现(二) 2.2 功能 能够实现定点小数的机器数表示、定点小数的变形补码加减运算、定点小数的原码一位乘法运算和浮点数的加减运算。 2.3 算法原理 数据表示方法: 计算机中常用的数据表示格式有两种,一是定点格式,二是浮点格式。 (1)定点表示:约定机器中所有数据的小数点位置是固定的。由于约定在固定的位置,所以小数点就不再使用记号“.”来表示。 (2)浮点表示:定点数表示的数的范围有限,为了扩展数的表示范围,按照科学记数法表示数据的方式,任何一个二进制数N都可以表示成如下的格式: N=M*2e M :尾数,是一个纯小数,决定数据的表示精度 e :指数,又称为阶码,是一个整数,决定数据的表示范围 数的机器码表示: 一般书写所表示的数据称为真值,在计算机中为了表示符号位,通常把符号位和数字位一起编码来表示相应的数,形成了各种数据的存储和表示方法,这些编码称为机器码。常用的机器码有原码、反码、补码和移码。 (1)原码:原码的数值部分是该数的绝对值,最高位表示符号位,最高位为0是正数,最高位为1是负数。

计算机组成原理加减器实验报告

网工二班 陈衍席 1205110125 实验四 加减器实验 【实验环境】 1. Windows 2000 或 Windows XP 2. QuartusII9.1 sp2、DE2-115计算机组成原理教学实验系统一台,排线若干。 1.实验原理 加减器是以二进制方式进行数字的加法或减法运算的器件,它能进行加法或减法运算, 做减法运算时,是通过将减法运算转化为加法运算来实现的。它可以用全加器做成。 (1)1位加法器的原理图设计 两个二进制数字A ,B 和一个进位输入C 0相加,产生一个和输出S ,以及一个进位输出C 1,这种运算电路成为全加器(1位加法器)。1位加法器有两个输出S 和C1,其中S 为加法器的和,C1为进位位输出。下表中列出一位全加器进行加法运算的输入输出真值表: 加法器的真值表如下表所示: 根据以上真值表,可以得到1位加法器的输入与输出逻辑关系。 0 )(C B A S ⊕⊕= ; )()()())(()(0 1C A C B B A C B A B A C ?+?+?=?⊕+?= 1位加法器的原理图文件:

1位加法器的封装图为: (2)8位加法器的原理图设计 8位加法器用于对两个8位二进制数进行加法运算,并产生进位。8位加法器真值表如下所示: 8位加法器真值表 表中 A[7..0]表示A 有8位输入端:A7-A0;B[7..0]表示B 有8位输入端:B7-B0;S[7..0]表示S 有8位输入端:S7-S0。8位加法器的A 、B 都有8个输入端,加上进位CIN ,共有17个输入端。它有9个输出端,即S7-S0和COUT ,因此8位加法器可由8个1位加法器构成。 建立8位加法器原理图文件: 输 入 输 出 A[7..0] B[7..0] CIN S[7..0] COUT A B 进位输入 A+B+CIN 进位输出

计算机组成原理 定点运算器的组成和结构

计算机组成原理第八章 定点运算器的组成和结构 1. 算术逻辑单元(简称ALU) ?针对每一种算术运算,都必须有一个相对应的基本硬件配置,其核心部件是加法器和寄存器。当需完成逻辑运算时,势必需要配置相应的逻辑电路,而ALU电路是既能完成算术运算又能完成逻辑运算的部件。 一、ALU电路 下图是ALU框图。图中A i和B i为输入变量;K i为控制信号,K i的不同取值可决定该电路作哪一种算术运算或哪一种逻辑运算;F i是输出函数。 现在ALU电路已制成集成电路芯片,如74181是能完成四位二进制代码的算逻运算部件ALU是一种功能较强的组合逻辑电路。它能进行多种算术运算和逻辑运算。ALU的基本逻辑结构是超前进位加法器,它通过改变加法器的进位产生函数G和进位传递函数P来获得多种运算能力。 二、快速进位链 随着操作数位数的增加,电路中进位的速度对运算时间的影响也越大,为了提高运算速度,本节将通过对进位过程的分析设计快速进位链 引例:简单串行级联的4位全加器如下图所示:

将4个全加器相连可得4位加法器(图2.7),但其加法时间长。这是因为其位间进位是串行传送的。本位全加和Fi必须等低位进位Ci-1来到后才能进行,加法时间与位数有关。只有改变进位逐位传送的路径,才能提高加法器工作速度。解决办法之一是采用“超前进位产生电路”来同时形成各位进位,从而实行快速加法。我们称这种加法器为超前进位加法器。根据各位进位的形成条件,可分别写出Ci的逻辑表达式: C1=X1Y1+(X1+Y1)C0=G1+P1C0 其中: Gi=Xi·Yi 称为进位产生函数 Pi=Xi+Yi 称为进位传递函数 Gi的意义是:当XiYi 均为“1”时定会产生向高位的进位 Pi的意义是:当Xi和Yi中有一个为“1”时,若同时低位有进位输入,则本位也将向高位传送进位。写成通用式为: C1=G1+P1C0C2=G2+P2C1=G2+P2(G1+P1C0)= G2+P2G1+P2P1C0 C3=G3+P3 G2+ P3 P2G1+ P3 P2P1C0 C4=G4+P4 G3+ P4 P3 G2+ P4 P3 P2G1+ P4 P3 P2P1C0 当全加器的输入均取反码时,它的输出也均取反码。(应用反演律采用与非、或非、与或非表示)将上式改写成如下: 根据上式可画得“超前进位产生电路”及四位超前进位加法器的逻辑图如下图2.8。

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