【半导体芯片设计】晶圆及芯片测试
一、需求目的：1、热达标；2、故障少
二、细化需求，怎么评估样品：1、设计方面；2、测试方面
三、具体到芯片设计有哪些需要关注：
1、顶层设计
2、仿真
3、热设计及功耗
4、资源利用、速率与工艺
5、覆盖率要求
6、
四、具体到测试有哪些需要关注：
1、可测试性设计
2、常规测试：晶圆级、芯片级
3、可靠性测试
4、故障与测试关系
5、
1
测试有效性保证；
设计保证？测试保证？筛选？可靠性？
设计指标？来源工艺水平，模块水平，覆盖率
晶圆测试：接触测试、功耗测试、输入漏电测试、输出电平测试、全面的功能测试、全面的动态参数测试、模拟信号参数测试。
晶圆的工艺参数监测dice，
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10%20%30%40%50% 1.5
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0.70.50.350.250.180.130.090.070.05
Technology ( )
L e a k a g e P o w e r (% o f T o t a l )
Must stop
at 50%
芯片测试：ATE 测试项目来源，边界扫描
故障种类：
缺陷种类：
针对性测试：
4
性能功能测试的依据，可测试性设计：扫描路径法scan path、内建自测法BIST-built in self-test
芯片资源、速率、功耗与特征尺寸的关系；
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旗开得胜仿真与误差，
?预研阶段
?顶层设计阶段
?模块设计阶段
?模块实现阶段
?子系统仿真阶段
?系统仿真,综合和版面设计前门级仿真阶段
?后端版面设计
?测试矢量准备
?后端仿真
?生产
?硅片测试
顶层设计：
?书写功能需求说明
?顶层结构必备项
?分析必选项-需要考虑技术灵活性、资源需求及开发周期
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晶圆封装测试工序和半导体制造工艺流程
A.晶圆封装测试工序 一、 IC检测 1. 缺陷检查Defect Inspection 2. DR-SEM(Defect Review Scanning Electron Microscopy) 用来检测出晶圆上是否有瑕疵，主要是微尘粒子、刮痕、残留物等问题。此外，对已印有电路图案的图案晶圆成品而言，则需要进行深次微米范围之瑕疵检测。一般来说，图案晶圆检测系统系以白光或雷射光来照射晶圆表面。再由一或多组侦测器接收自晶圆表面绕射出来的光线，并将该影像交由高功能软件进行底层图案消除，以辨识并发现瑕疵。 3. CD-SEM(Critical Dimensioin Measurement) 对蚀刻后的图案作精确的尺寸检测。 二、 IC封装 1. 构装（Packaging） IC构装依使用材料可分为陶瓷（ceramic）及塑胶（plastic）两种，而目前商业应用上则以塑胶构装为主。以塑胶构装中打线接合为例，其步骤依序为晶片切割（die saw）、黏晶（die mount / die bond）、焊线（wire bond）、封胶（mold）、剪切/成形（trim / form）、印字（mark）、电镀（plating）及检验（inspection）等。 (1) 晶片切割（die saw） 晶片切割之目的为将前制程加工完成之晶圆上一颗颗之晶粒（die）切割分离。举例来说：以0.2微米制程技术生产，每片八寸晶圆上可制作近六百颗以上的64M微量。 欲进行晶片切割，首先必须进行晶圆黏片，而后再送至晶片切割机上进行切割。切割完后之晶粒井然有序排列于胶带上，而框架的支撐避免了胶带的皱褶与晶粒之相互碰撞。 (2) 黏晶（die mount / die bond） 黏晶之目的乃将一颗颗之晶粒置于导线架上并以银胶（epoxy）粘着固定。黏晶完成后之导线架则经由传输设备送至弹匣（magazine）内，以送至下一制程进行焊线。 (3) 焊线（wire bond） IC构装制程（Packaging）则是利用塑胶或陶瓷包装晶粒与配线以成集成电路（Integrated Circuit；简称IC），此制程的目的是为了制造出所生产的电路的保护层，避免电路受到机械性刮伤或是高温破坏。最后整个集成电路的周围会向外拉出脚架（Pin），称之为打线，作为与外界电路板连接之用。
芯片制造-半导体工艺教程
芯片制造-半导体工艺教程 Microchip Fabrication ----A Practical Guide to Semicondutor Processing 目录: 第一章:半导体工业[1][2][3] 第二章:半导体材料和工艺化学品[1][2][3][4][5]第三章:晶圆制备[1][2][3] 第四章:芯片制造概述[1][2][3] 第五章:污染控制[1][2][3][4][5][6] 第六章:工艺良品率[1][2] 第七章:氧化 第八章:基本光刻工艺流程-从表面准备到曝光 第九章:基本光刻工艺流程-从曝光到最终检验 第十章:高级光刻工艺 第十一章:掺杂 第十二章:淀积 第十三章:金属淀积 第十四章:工艺和器件评估 第十五章:晶圆加工中的商务因素 第十六章:半导体器件和集成电路的形成 第十七章:集成电路的类型 第十八章:封装 附录:术语表
#1 第一章半导体工业--1 芯片制造-半导体工艺教程点击查看章节目录 by r53858 概述 本章通过历史简介，在世界经济中的重要性以及纵览重大技术的发展和其成为世界领导工业的发展趋势来介绍半导体工业。并将按照产品类型介绍主要生产阶段和解释晶体管结构与集成度水平。 目的 完成本章后您将能够： 1. 描述分立器件和集成电路的区别。 2. 说明术语“固态，” “平面工艺”，““N””型和“P”型半导体材料。 3. 列举出四个主要半导体工艺步骤。 4. 解释集成度和不同集成水平电路的工艺的含义。 5. 列举出半导体制造的主要工艺和器件发展趋势。 一个工业的诞生 电信号处理工业始于由Lee Deforest 在1906年发现的真空三极管。1真空三极管使得收音机, 电视和其它消费电子产品成为可能。它也是世界上第一台电子计算机的大脑，这台被称为电子数字集成器和计算器（ENIAC）的计算机于1947年在宾西法尼亚的摩尔工程学院进行首次演示。 这台电子计算机和现代的计算机大相径庭。它占据约1500平方英尺，重30吨，工作时产生大量的热，并需要一个小型发电站来供电，花费了1940年时的400, 000美元。ENIAC的制造用了19000个真空管和数千个电阻及电容器。 真空管有三个元件，由一个栅极和两个被其栅极分开的电极在玻璃密封的空间中构成(图1.2)。密封空间内部为真空，以防止元件烧毁并易于电子的====移动。 真空管有两个重要的电子功能，开关和放大。开关是指电子器件可接通和切断电流；放大则较为复杂，它是指电子器件可把接收到的信号放大，并保持信号原有特征的功能。 真空管有一系列的缺点。体积大，连接处易于变松导致真空泄漏、易碎、要求相对较多的电能来运行，并且元件老化很快。ENIAC 和其它基于真空管的计算机的主要缺点是由于真空管的烧毁而导致运行时间有限。 这些问题成为许多实验室寻找真空管替代品的动力，这个努力在1947年12月23曰得以实现。贝尔实验室的三位科学家演示了由半导体材料锗制成的电子放大器。
半导体晶圆针测与测试制程
晶圆针测制程 晶圆针测（Chip Probing；CP）之目的在于针对芯片作电性功能上的测试（Test），使IC 在进入构装前先行过滤出电性功能不良的芯片，以避免对不良品增加制造成本。 半导体制程中，针测制程只要换上不同的测试配件，便可与测试制程共享相同的测试机台（Tester）。 所以一般测试厂为提高测试机台的使用率，除了提供最终测试的服务亦接受芯片测试的订单。以下将此针测制程作一描述。 上图为晶圆针测之流程图，其流程包括下面几道作业： （1）晶圆针测并作产品分类（Sorting） 晶圆针测的主要目的是测试晶圆中每一颗晶粒的电气特性，线路的连接，检查其是否为不良品，若 为不良品，则点上一点红墨水，作为识别之用。除此之外，另一个目的是测试产品的良率，依良率 的高低来判断晶圆制造的过程是否有误。良品率高时表示晶圆制造过程一切正常，若良品率过低，表示在晶圆制造的过程中，有某些步骤出现问题，必须尽快通知工程师检查。 （2）雷射修补（Laser Repairing） 雷射修补的目的是修补那些尚可被修复的不良品（有设计备份电路在其中者），提高产品的良品率。 当晶圆针测完成后，拥有备份电路的产品会与其在晶圆针测时所产生的测试结果数据一同送往雷射 修补机中，这些数据包括不良品的位置，线路的配置等。雷射修补机的控制计算机可依这些数据，尝试将晶圆中的不良品修复。 （3）加温烘烤（Baking） 加温烘烤是针测流程中的最后一项作业，加温烘烤的目的有二： （一）将点在晶粒上的红墨水烤干。 （二）清理晶圆表面。经过加温烘烤的产品，只要有需求便可以出货。
半导体测试制程 测试制程乃是于IC构装后测试构装完成的产品之电性功能以保证出厂IC功能上的完整性，并对已测试的产品依其电性功能作分类（即分Bin），作为IC不同等级产品的评价依据；最后并对产品作外观检验（Inspect）作业。 电性功能测试乃针对产品之各种电性参数进行测试以确定产品能正常运作，用于测试之机台将根据产品不同之测试项目而加载不同之测试程序；而外观检验之项目繁多，且视不同之构装型态而有所不同，包含了引脚之各项性质、印字（mark）之清晰度及胶体（mold）是否损伤等项目。而随表面黏着技术的发展，为确保构装成品与基版间的准确定位及完整密合，构装成品接脚之诸项性质之检验由是重要。以下将对测试流程做一介绍 上图为半导体产品测试之流程图，其流程包括下面几道作业： 1.上线备料 上线备料的用意是将预备要上线测试的待测品，从上游厂商送来的包箱内拆封，并一颗颗的放在一 个标准容器（几十颗放一盘，每一盘可以放的数量及其容器规格，依待测品的外形而有不同）内，以利在上测试机台（Tester）时，待测品在分类机（Handler）内可以将待测品定位，而使其内的 自动化机械机构可以自动的上下料。 2.测试机台测试（FT1、FT2、FT3） 待测品在入库后，经过入库检验及上线备料后，再来就是上测 试机台去测试；如前述，测试机台依测试产品的电性功能种类 可以分为逻辑IC测试机、内存IC测试机及混合式IC（即同时包 含逻辑线路及模拟线路）测试机三种，测试机的主要功能在于 发出待测品所需的电性讯号并接受待测品因此讯号后所响应 的电性讯号并作出产品电性测试结果的判断，当然这些在测试 机台内的控制细节，均是由针对此一待测品所写之测试程序 （Test Program）来控制。
集成电路测试
第一章 集成电路的测试 1.集成电路测试的定义 集成电路测试是对集成电路或模块进行检测，通过测量对于集成电路的输出回应和预期输出比较，以确定或评估集成电路元器件功能和性能的过程，是验证设计、监控生产、保证质量、分析失效以及指导应用的重要手段。 .2.集成电路测试的基本原理 输入Y 被测电路DUT（Device Under Test）可作为一个已知功能的实体，测试依据原始输入x 和网络功能集F（x），确定原始输出回应y，并分析y是否表达了电路网络的实际输出。因此，测试的基本任务是生成测试输入，而测试系统的基本任务则是将测试输人应用于被测器件，并分析其输出的正确性。测试过程中，测试系统首先生成输入定时波形信号施加到被测器件的原始输入管脚，第二步是从被测器件的原始输出管脚采样输出回应，最后经过分析处理得到测试结果。 3.集成电路故障与测试 集成电路的不正常状态有缺陷（defect）、故障（fault）和失效（failure）等。由于设计考虑不周全或制造过程中的一些物理、化学因素，使集成电路不符合技术条件而不能正常工作，称为集成电路存在缺陷。集成电路的缺陷导致它的功能发生变化，称为故障。故障可能使集成电路失效，也可能不失效，集成电路丧失了实施其特定规范要求的功能，称为集成电路失效。故障和缺陷等效，但两者有一定区别，缺陷会引发故障，故障是表象，相对稳定，并且易于测试；缺陷相对隐蔽和微观，缺陷的查找与定位较难。 4.集成电路测试的过程 1.测试设备 测试仪：通常被叫做自动测试设备，是用来向被测试器件施加输入，并观察输出。测试是要考虑DUT的技术指标和规范，包括：器件最高时钟频率、定时精度要求、输入\输出引脚的数目等。要考虑的因素：费用、可靠性、服务能力、软件编程难易程度等。 1.测试界面 测试界面主要根据DUT的封装形式、最高时钟频率、ATE的资源配置和界面板卡形等合理地选择测试插座和设计制作测试负载板。
集成电路测试原理及方法
H a r b i n I n s t i t u t e o f T e c h n o l o g y 集成电路测试原理及方法简介 院系：电气工程及自动化学院 姓名： XXXXXX 学号： XXXXXXXXX 指导教师： XXXXXX 设计时间： XXXXXXXXXX
摘要 随着经济发展和技术的进步，集成电路产业取得了突飞猛进的发展。集成电路测试是集成电路产业链中的一个重要环节，是保证集成电路性能、质量的关键环节之一。集成电路基础设计是集成电路产业的一门支撑技术，而集成电路是实现集成电路测试必不可少的工具。 本文首先介绍了集成电路自动测试系统的国内外研究现状，接着介绍了数字集成电路的测试技术，包括逻辑功能测试技术和直流参数测试技术。逻辑功能测试技术介绍了测试向量的格式化作为输入激励和对输出结果的采样，最后讨论了集成电路测试面临的技术难题。 关键词：集成电路；研究现状；测试原理；测试方法
目录 一、引言 (4) 二、集成电路测试重要性 (4) 三、集成电路测试分类 (5) 四、集成电路测试原理和方法 (6) 4.1.数字器件的逻辑功能测试 (6) 4.1.1测试周期及输入数据 (8) 4.1.2输出数据 (10) 4.2 集成电路生产测试的流程 (12) 五、集成电路自动测试面临的挑战 (13) 参考文献 (14)
一、引言 随着经济的发展，人们生活质量的提高，生活中遍布着各类电子消费产品。电脑﹑手机和mp3播放器等电子产品和人们的生活息息相关，这些都为集成电路产业的发展带来了巨大的市场空间。2007年世界半导体营业额高达2.740亿美元，2008世界半导体产业营业额增至2.850亿美元，专家预测今后的几年随着消费的增长，对集成电路的需求必然强劲。因此，世界集成电路产业正在处于高速发展的阶段。 集成电路产业是衡量一个国家综合实力的重要重要指标。而这个庞大的产业主要由集成电路的设计、芯片、封装和测试构成。在这个集成电路生产的整个过程中，集成电路测试是惟一一个贯穿集成电路生产和应用全过程的产业。如：集成电路设计原型的验证测试、晶圆片测试、封装成品测试，只有通过了全部测试合格的集成电路才可能作为合格产品出厂，测试是保证产品质量的重要环节。 集成电路测试是伴随着集成电路的发展而发展的，它为集成电路的进步做出了巨大贡献。我国的集成电路自动测试系统起步较晚，虽有一定的发展，但与国外的同类产品相比技术水平上还有很大的差距，特别是在一些关键技术上难以实现突破。国内使用的高端大型自动测试系统，几乎是被国外产品垄断。市场上各种型号国产集成电路测试，中小规模占到80%。大规模集成电路测试系统由于稳定性、实用性、价格等因素导致没有实用化。大规模/超大规模集成电路测试系统主要依靠进口满足国内的科研、生产与应用测试，我国急需自主创新的大规模集成电路测试技术，因此，本文对集成电路测试技术进行了总结和分析。 二、集成电路测试重要性 随着集成电路应用领域扩大，大量用于各种整机系统中。在系统中集成电路往往作为关键器件使用，其质量和性能的好坏直接影响到了系统稳定性和可靠性。 如何检测故障剔除次品是芯片生产厂商不得不面对的一个问题，良好的测试流程，可以使不良品在投放市场之前就已经被淘汰，这对于提高产品质量，建立生产销售的良性循环，树立企业的良好形象都是至关重要的。次品的损失成本可以在合格产品的售价里得到相应的补偿，所以应寻求的是质量和经济的相互制衡，以最小的成本满足用户的需要。 作为一种电子产品，所有的芯片不可避免的出现各类故障，可能包括：1.固定型故障；2.跳变故障；3.时延故障；4.开路短路故障；5桥接故障，等等。测试的作用是检验芯片是否存在问题，测试工程师进行失效分析，提出修改建议，从工程角度来讲，测试包括了验证测试和生产测试两个主要的阶段。
半导体工艺及芯片制造技术问题答案(全)
常用术语翻译 active region 有源区 2.active component有源器件 3.Anneal退火 4.atmospheric pressure CVD (APCVD) 常压化学气相淀积 5.BEOL（生产线）后端工序 6.BiCMOS双极CMOS 7.bonding wire 焊线，引线 8.BPSG 硼磷硅玻璃 9.channel length沟道长度 10.chemical vapor deposition (CVD) 化学气相淀积 11.chemical mechanical planarization (CMP)化学机械平坦化 12.damascene 大马士革工艺 13.deposition淀积 14.diffusion 扩散 15.dopant concentration掺杂浓度 16.dry oxidation 干法氧化 17.epitaxial layer 外延层 18.etch rate 刻蚀速率 19.fabrication制造 20.gate oxide 栅氧化硅 21.IC reliability 集成电路可靠性
22.interlayer dielectric 层间介质（ILD） 23.ion implanter 离子注入机 24.magnetron sputtering 磁控溅射 25.metalorganic CVD(MOCVD)金属有机化学气相淀积 26.pc board 印刷电路板 27.plasma enhanced CVD(PECVD) 等离子体增强CVD 28.polish 抛光 29.RF sputtering 射频溅射 30.silicon on insulator绝缘体上硅（SOI） 第一章半导体产业介绍 1. 什么叫集成电路？写出集成电路发展的五个时代及晶体管的数量？(15分) 集成电路：将多个电子元件集成在一块衬底上，完成一定的电路或系统功能。集成电路芯片/元件数产业周期 无集成 1 1960年前 小规模(SSI) 2到50 20世纪60年代前期 中规模(MSI) 50到5000 20世纪60年代到70年代前期 大规模(LSI) 5000到10万 20世纪70年代前期到后期 超大规模(VLSI) 10万到100万 20世纪70年代后期到80年代后期甚大规模(ULSI) 大于100万 20世纪90年代后期到现在 2. 写出IC 制造的５个步骤？(15分)
晶圆级封装产业
晶圆级封装产业(WLP) 晶圆级封装产业(WLP),晶圆级封装产业(WLP)是什么意思 一、晶圆级封装(Wafer Level Packaging)简介晶圆级封装(WLP，Wafer Level Package) 的一般定义为直接在晶圆上进行大多数或是全部的封装测试程序，之后再进行切割(singulation)制成单颗组件。而重新分配(redistribution)与凸块(bumping)技术为其I/O绕线的一般选择。WLP 一、晶圆级封装(Wafer Level Packaging)简介 晶圆级封装(WLP，Wafer Level Package) 的一般定义为直接在晶圆上进行大多数或是全部的封装测试程序，之后再进行切割(singulation)制成单颗组件。而重新分配(redistribution)与凸块(bumping)技术为其I/O绕线的一般选择。WLP封装具有较小封装尺寸(CSP)与较佳电性表现的优势，目前多用于低脚数消费性IC的封装应用(轻薄短小)。 晶圆级封装(WLP)简介 常见的WLP封装绕线方式如下：1. Redistribution (Thin film), 2. Encapsulated Glass substrate, 3. Gold stud/Copper post, 4. Flex Tape等。此外，传统的WLP封装多采用Fan-in 型态，但是伴随IC信号输出pin 数目增加，对ball pitch的要求趋于严格，加上部分组件对于封装后尺寸以及信号输出脚位位置的调整需求，因此变化衍生出Fan-out 与Fan-in + Fan-out 等各式新型WLP封装型态，其制程概念甚至跳脱传统WLP 封装，目前德商英飞凌与台商育霈均已经发展相关技术。 二、WLP的主要应用领域 整体而言，WLP的主要应用范围为Analog IC(累比IC)、PA/RF(手机放大器与前端模块)与CIS(CMOS Ima ge Sensor)等各式半导体产品，其需求主要来自于可携式产品(iPod, iPhone)对轻薄短小的特性需求，而部分NOR Flash/SRAM也采用WLP封装。此外，基于电气性能考虑，DDR III考虑采用WLP或FC封装，惟目前JEDEC仍未制定最终规格(注：至目前为止，Hynix, Samsung与Elpida已发表DDR III产品仍采F BGA封装)，至于SiP应用则属于长期发展目标。此外，采用塑料封装型态(如PBGA)因其molding compo und 会对MEMS组件的可动部份与光学传感器(optical sensors)造成损害，因此MEMS组件也多采用WLP
晶圆封装测试工序和半导体制造工艺流程0001
盛年不重来，一日难再晨。及时宜自勉，岁月不待人 盛年不重来，一日难再晨。及时宜自勉，岁月不待人 A.晶圆封装测试工序 一、IC检测 1. 缺陷检查Defect Inspection 2. DR-SEM(Defect Review Scanning Electro n Microscopy) 用来检测出晶圆上是否有瑕疵，主要是微尘粒子、刮痕、残留物等问题。此外，对已印有电路图案的图案晶圆成品而言，则需要进行深次微米范围之瑕疵检测。一般来说，图案晶圆检测系统系以白光或雷射光来照射晶圆表面。再由一或多组侦测器接收自晶圆表面绕射出来的光线，并将该影像交由高功能软件进行底层图案消除，以辨识并发现瑕疵。 3. CD-SEM(Critical Dime nsioi n Measureme nt) 对蚀刻后的图案作精确的尺寸检测。 二、IC封装 1. 构装(Packaging) IC构装依使用材料可分为陶瓷(ceramic )及塑胶(plastic )两种，而目前商业应用上则以塑胶构装为主。以塑胶构装中打线接合为例，其步骤依序为晶片切割( die saw)、黏晶(die mount / die bond)、焊线(wire bon d)、圭寸胶(mold )、剪切/ 成形(trim / form )、印字(mark )、电镀(plating )及检验(inspection )等。 (1) 晶片切割(die saw ) 晶片切割之目的为将前制程加工完成之晶圆上一颗颗之晶粒(die )切割分离。举例来说：以 0.2微米制程技术生产，每片八寸晶圆上可制作近六百颗以上的64M微量。 欲进行晶片切割，首先必须进行晶圆黏片，而后再送至晶片切割机上进行切割。切割完后之 晶粒井然有序排列于胶带上，而框架的支撐避免了胶带的皱褶与晶粒之相互碰撞。 (2) 黏晶(die mou nt / die bo nd ) 黏晶之目的乃将一颗颗之晶粒置于导线架上并以银胶(epoxy)粘着固定。黏晶完成后之导线 架则经由传输设备送至弹匣( magazi ne )内，以送至下一制程进行焊线。 ⑶焊线(wire bond ) IC构装制程(Packaging )则是利用塑胶或陶瓷包装晶粒与配线以成集成电路( Integrated Circuit ;简称IC)，此制程的目的是为了制造出所生产的电路的保护层，避免电路受到机械
【半导体芯片设计】晶圆及芯片测试
一、需求目的：1、热达标；2、故障少 二、细化需求，怎么评估样品：1、设计方面；2、测试方面 三、具体到芯片设计有哪些需要关注： 1、顶层设计 2、仿真 3、热设计及功耗 4、资源利用、速率与工艺 5、覆盖率要求 6、 四、具体到测试有哪些需要关注： 1、可测试性设计 2、常规测试：晶圆级、芯片级 3、可靠性测试 4、故障与测试关系 5、 1
测试有效性保证； 设计保证？测试保证？筛选？可靠性？ 设计指标？来源工艺水平，模块水平，覆盖率 晶圆测试：接触测试、功耗测试、输入漏电测试、输出电平测试、全面的功能测试、全面的动态参数测试、模拟信号参数测试。 晶圆的工艺参数监测dice， 2
3 0% 10%20%30%40%50% 1.5 1 0.70.50.350.250.180.130.090.070.05 Technology ( ) L e a k a g e P o w e r (% o f T o t a l ) Must stop at 50% 芯片测试：ATE 测试项目来源，边界扫描
故障种类： 缺陷种类： 针对性测试： 4
性能功能测试的依据，可测试性设计：扫描路径法scan path、内建自测法BIST-built in self-test 芯片资源、速率、功耗与特征尺寸的关系； 5
旗开得胜仿真与误差， ?预研阶段 ?顶层设计阶段 ?模块设计阶段 ?模块实现阶段 ?子系统仿真阶段 ?系统仿真,综合和版面设计前门级仿真阶段 ?后端版面设计 ?测试矢量准备 ?后端仿真 ?生产 ?硅片测试 顶层设计： ?书写功能需求说明 ?顶层结构必备项 ?分析必选项-需要考虑技术灵活性、资源需求及开发周期 6
半导体IC制造流程
一、晶圆处理制程 晶圆处理制程之主要工作为在硅晶圆上制作电路与电子组件（如晶体管、电容体、逻辑闸等），为上述各制程中所需技术最复杂且资金投入最多的过程，以微处理器（Microprocessor）为例，其所需处理步骤可达数百道，而其所需加工机台先进且昂贵，动辄数千万一台，其所需制造环境为为一温度、湿度与含尘量（Particle）均需控制的无尘室（Clean-Room），虽然详细的处理程序是随着产品种类与所使用的技术有关；不过其基本处理步骤通常是晶圆先经过适当的清洗（Cleaning）之后，接着进行氧化（Oxidation）及沈积，最后进行微影、蚀刻及离子植入等反复步骤，以完成晶圆上电路的加工与制作。 二、晶圆针测制程 经过Wafer Fab之制程后，晶圆上即形成一格格的小格，我们称之为晶方或是晶粒（Die），在一般情形下，同一片晶圆上皆制作相同的芯片，但是也有可能在同一片晶圆上制作不同规格的产品；这些晶圆必须通过芯片允收测试，晶粒将会一一经过针测（Probe）仪器以测试其电气特性，而不合格的的晶粒将会被标上记号（Ink Dot），此程序即称之为晶圆针测制程（Wafer Probe）。然后晶圆将依晶粒为单位分割成一粒粒独立的晶粒，接着晶粒将依其电气特性分类（Sort）并分入不同的仓（Die Bank），而不合格的晶粒将于下一个制程中丢弃。 三、IC构装制程 IC构装制程（Packaging）则是利用塑料或陶瓷包装晶粒与配线以成集成电路（Integrated Circuit；简称IC），此制程的目的是为了制造出所生产的电路的保护层，避免电路受到机械性刮伤或是高温破坏。最后整个集成电路的周围会向外拉出脚架（Pin），称之为打线，作为与外界电路板连接之用。
光刻和晶圆级键合技术在3D互连中的研究
光刻和晶圆级键合技术在3D互连中的研究 作者：Margarete Zoberbier、Erwin Hell、Kathy Cook、Marc Hennemayer、Dr.-Ing. Barbara Neuber t，SUSS MicroTec 日益增长的消费类电子产品市场正在推动当今半导体技术的不断创新发展。各种应用对增加集成度、降低功耗和减小外形因数的要求不断提高，促使众多结合了不同技术的新结构应运而生，从而又催生出诸多不同的封装方法，因此可在最小的空间内封装最多的功能。正因如此，三维集成被认为是下一代的封装方案。 本文将探讨与三维互连技术相关的一些光刻挑战。还将讨论三维封装使用的晶圆键合技术、所面临的各种挑战、有效的解决方案及未来发展趋势。 多种多样的三维封装技术 为了适应更小引脚、更短互连和更高性能的要求，目前已开发出系统封装（SiP）、系统芯片（SoC）和封装系统（SoP）等许多不同的三维封装方案。SiP即“单封装系统”，它是在一个IC封装中装有多个引线键合或倒装芯片的多功能系统或子系统。无源元件、SAW/BA W滤波器、预封装IC、接头和微机械部件等其他元件都安装在母板上。这一技术造就了一种外形因数相对较小的堆叠式芯片封装方案。 SoC可以将所有不同的功能块，如处理器、嵌入式存储器、逻辑心和模拟电路等以单片集成的方式装在一起。在一块半导体芯片上集成系统设计需要这些功能块来实现。通常，So C设计与之所取代的多芯片系统相比，它的功耗更小，成本更低，可靠性更高。而且由于系统中需要的封装更少，因而组装成本也会有所降低。 SoP采用穿透通孔和高密度布线以实现更高的小型化。它是一种将整个系统安装在一个芯片尺寸封装上的新兴的微电子技术。过去，“系统”往往是一些容纳了数百个元件的笨重的盒子，而SoP可以将系统的计算、通信和消费电子功能全部在一块芯片上完成，从而节约了互连时间，减少了热量的产生。 最近穿透硅通孔（TSV）得到迅速发展，已成为三维集成和晶圆级封装（WLP）的关键技术之一。三维TSV已显现出有朝一日取代引线键合技术的潜力，因此它可以使封装尺寸进
半导体芯片系统设计与工艺博士生培养方案
半导体芯片系统设计与工艺博士生培养方案 （专业代码：授工学学位） 一、培养目标 ．培养严谨求实的科学态度和作风，具有创新精神和良好的科研道德； ．具有坚实、宽广的基础理论和系统、深入的专门知识； ．在本学科或专门技术上做出创造性的成果； ．具有独立从事科学研究工作的能力。 二、研究方向 ．集成电路系统结构 ．嵌入式系统与系统芯片设计 ．微传感器与微执行器 ．小尺寸半导体器件 ．半导体芯片封装与测试 ．集成电路工艺 三、学习年限 ．实行弹性学制全日制博士生的学习年限一般为－年。博士生毕业时间由博士生导师决定。提前答辩的博士研究生必须向系提出书面申请，并经主管系主任批准。对于在规定时间内未完成博士学位论文的博士研究生，则作肄业处理。 ．硕博连读和直攻博士生的学习年限一般为－年。 四、学分要求与分配一览表： 已获硕士学位博士生总学分要求≥学分。硕博连读、直攻博研究生总学分要求≥学分。 具体学分分配如下表：
已获硕士学位博士生总学分要求≥学分；硕博连读、直攻博生总学分≥学分。具体学分分配如下表： 五、课程设置及学分一览表 半导体芯片系统设计与工艺专业研究生课程设置
六、培养过程的质量保证措施 （一）培养方式和方法 ．导师负责制。博士研究生的培养实行导师全面负责制，根据研究方向特点，成立以博士生导师为首的博士生指导小组，进行定期指导。指导小组成员要尽可能地吸收有博士学位的年轻教师参加。由博士生导师和指导小组负责博士研究生的培养和考核工作； ．博士生导师应把博士生思想教育和业务培养统一起来，为博士生创造良好的学术和育人环境。 ．鼓励博士生参加科研实践，如项目申请、现场调试、总结、评审、鉴定等工作。 ．鼓励博士生参加教案实践，在主讲教师的指导下，博士生可以承担部分教案任务（讲课、指导毕业设计等），培养博士生的综合组织能力和表达能力，以拓宽博士生的知识面，促进综合素质提高。 . 鼓励参加专业学术实践，专业学术实践是指到国内外重点大学或实验室或企业进行科研活动与专业实践，执行学校相关规定。 . 按照学校有关高水平人才培养计划制定进行交叉学科研究计划，为高水平人才的成长创造条件。 （二）考核方式 ．课程的考核方式：通识课程和学科基础课采用考试，其他课程可以是考试，也可以是考查。 ．专业课除笔试考核外，要求写专题综述报告，以了解研究生对专业知识的掌握情况和综合分析问题的能力。
【半导体芯片制造】芯片生产工艺流程
芯片生产工艺流程 现今世界上超大规模集成电路厂（台湾称之为晶圆厂，为叙述简便，本文以下也采用这种称谓）主要集中分布于美国、日本、西欧、新加坡及台湾等少数发达国家和地区，其中台湾地区占有举足轻重的地位。 晶圆厂所生产的产品实际上包括两大部分：晶圆切片（也简称为晶圆）和超大规模集成电路芯片（可简称为芯片）。前者只是一片像镜子一样的光滑圆形薄片，从严格的意义上来讲，并没有什么直接实际应用价值，只不过是供其后芯片生产工序深加工的原材料。而后者才是直接应用在计算机、电子、通讯等许多行业上的最终产品，它可以包括CPU、内存单元和其它各种专业应用芯片。 一、芯片生产工艺流程： 芯片的制造过程可概分为晶圆处理工序（WaferFabrication）、晶圆针测工序（WaferProbe）、构装工序（Packaging）、测试工序（InitialTestandFinalTest）等几个步骤。其中晶圆处理 1
工序和晶圆针测工序为前段（FrontEnd）工序，而构装工序、测试工序为后段（BackEnd）工序。 1、晶圆处理工序：本工序的主要工作是在晶圆上制作电路及电子元件（如晶体管、电容、逻辑开关等），其处理程序通常与产品种类和所使用的技术有关，但一般基本步骤是先将晶圆适当清洗，再在其表面进行氧化及化学气相沉积，然后进行涂膜、曝光、显影、蚀刻、离子植入、金属溅镀等反复步骤，最终在晶圆上完成数层电路及元件加工与制作。 2、晶圆针测工序：经过上道工序后，晶圆上就形成了一个个的小格，即晶粒，一般情况下，为便于测试，提高效率，同一片晶圆上制作同一品种、规格的产品；但也可根据需要制作几种不同品种、规格的产品。在用针测（Probe）仪对每个晶粒检测其电气特性，并将不合格的晶粒标上记号后，将晶圆切开，分割成一颗颗单独的晶粒，再按其电气特性分类，装入不同的托盘中，不合格的晶粒则舍弃。 2
晶圆测试
每颗IC在后工序之前都必须进行CP（Chip Prober），以验证产品的功能是否正常，并挑出不良的产品和区分性能等级。 CP主要设备包括测试机（Tester）和探针台（Prober）。 测试机 主要包括测试主机、测试板（DUT板）、测试软体、数据线、PC主机等。 操作：1. 确认DUT板、数据线连接正确； 2. 打开电源，启动PC，进入测试软体； 3. 打开测试程序； 4. 打开测试主机电源，此时PC上会显示系统初始化。 探针卡 主要部件：真空泵、探针卡、显微镜、打点器、操作软件、8''至4''真空旋钮、托盘（Tray）、旋转手轮等。测试前操作：1. 确认真空泵和主机电源打开，打开软体初始化系统； 2. 进入扫描模式，移动Tray到一个角落安装prober card。将prober card安装在探针台上，一端 对齐固定架并固定好，整理好数据线，引出接在DUT板上，并注意对应好标号； 3. 调整预置高度使之降低为0（防止上片时把prober和wafer刮坏）； 4. 清洁工作盘，确认测试wafer size并调节真空旋钮，带好手套讲被测wafer放入tray正中央（先 确认wafer缺口方向使IC pin与探针相对应），用真空使wafer吸附在tray上； 5. 进片，调整预置高度（针压），边上升高度（探针卡固定，tray上升）边观察wafer离prober card的距离，调整到适当的距离时停止上升（wafer和prober距离不能太近以防wafer刮到
prober），调节显微镜调到最清晰的视窗，然后把wafer的水平位置扫直； 6. 填写测试数据，包括wafer size、X、Y步距、测试方法和测试map数据等等（注意X、Y的移动距 离、多测的排列顺序应该与prober card的site的排列顺序一致）； 7. 对针痕，微动模式移动wafer，使针尖对准die pad，慢慢调整预置高度（针压），直到可以在 die pad上扎出针痕（注意针痕不能太重，高度只能一点一点增加，直至出现针痕马上停止）， 微动调整针痕的位置，使之一定扎在die pad的中心位置。如果是就得针卡可能会出现个别pad 扎不出针痕或不明显，此时一定要查明原因，不能盲目加针压，看是否针尖偏了或短了； 8. 在wafer周围扎一次针，观察针痕是否偏离，以确认水平是否扫直； 9. 找到测试第一点位置，单步移动wafer使第一点位置与prober card第一site位置相对应； 10. 测试开始。测试过程要注意观察是否连续不良或间隔不良，不良时要及时停止观察针痕位置。 测试完成后对坏点重测，载入的数据一定是最后测完的数据。 打点操作： 1. 打点时先更改打点参数，打开打点器并更改步进数值。 2. 打点器调整可以在wafer 上没有die的位置试打，使墨点的大小适中，然后单步移动到边圈有 die的位置试打，墨点一定要打在die的中间位置，大小适中。调整玩抽，用无尘布加酒精把 wafer擦拭干净； 3. 移动到第一点位置，载入数据开始打点。开始打点时立即停止并检查载入的数据和墨点是否正 确，正确则继续打点，否则调整。打点时一定要用显微镜观察是否漏打或墨点是否变化。 4. 打点完成后在120℃烤箱内烤40min。
英特尔公司简介英特尔公司是全球最大的半导体芯片制造(精)
英特尔公司简介 英特尔公司是全球最大的半导体芯片制造商，它成立于 1968 年，具有 30 多年产品创新和市场领导的历史。公司的第一个产品是半导体存储器。1971 年，英特尔推出了全球第一个微处理器。这一举措不仅改变了公司的未来，而且对整个工业产生了深远的影响。微处理器所带来的计算机和互联网革命，改变了这个世界。 1999 的总营业额：294 亿美元 1999 年净利润：73 亿美元 英特尔为全球日益发展的计算机工业提供建筑模块，包括微处理器、芯片组、板卡、系统及软件等。这些产品为标准计算机架构的组成部分。业界利用这些产品为最终用户设计制造出先进的计算机。 今天，互联网的日益发展不仅正在改变商业运作的模式，而且也改变着人们的工作、生活、娱乐方式，成为全球经济发展的重要推动力。作为全球信息产业的领导公司之一，英特尔公司致力于在客户机、服务器、网络通讯、互联网解决方案和互联网服务方面为日益兴起的全球互联网经济提供建筑模块。 英特尔在中国 英特尔公司在中国的业务重点与其全球业务重点相一致，即成为全球互联网经济的构造模块的杰出供应商。 在中国，英特尔公司始终把协助推动中国计算机工业和互联网经济的发展作为公司在中国的首要策略。公司一贯认为，若想实现英特尔公司在中国的发展，就必须首先帮助国内计算机工业和互联网经济的发展，成为中国最好的技术伙伴。英特尔的战略是积极推动并支持国内电脑制造商、跨国公司和小型电脑组装厂商和软件开发商的发展。 这一战略可从英特尔在中国的一系列活动中得到反映： ?应用研究 ?支持中国软件产业 ?生产活动 ?市场活动和促进需求 ?OEM 平台方案支持 ?采购 ?大学和学术研究项目 国内的互联网用户已经超过了 400 万，而且增长迅速。英特尔一直致力于通过和国内的OEM 厂商、互联网服务商、软件开发商的广泛合作，以推动国内互联网应用的发展。 英特尔在中国的机构
集成电路基础工艺和版图设计测试试卷
集成电路基础工艺和版图设计测试试卷 （考试时间：60分钟，总分100分） 第一部分、填空题（共30分。每空2分） 1、NMOS是利用电子来传输电信号的金属半导体；PMOS是利用空穴来传输电信号的金属半导体。 2、集成电路即“IC”，俗称芯片，按功能不同可分为数字集成电路和模拟集成电路，按导电类型不同可分为 双极型集成电路和单极型集成电路，前者频率特性好，但功耗较大，而且制作工艺复杂，不利于大规模集成；后者工作速度低，但是输入阻抗高、功耗小、制作工艺简单、易于大规模集成。 3、金属(metal)—氧化物(oxid)—半导体(semiconductor)场效应晶体管即MOS管，是一个四端有源器件，其四端分别是栅 极、源极、漏极、背栅。 4、集成电路设计分为全定制设计方法和半定制设计方法，其中全定制设计方法又分为基于门阵列和标准单元 的设计方法，芯片利用率最低的是基于门阵列的设计方法。 第二部分、不定项选择题（共45分。每题3分，多选，错选不得分，少选得1分） 1、在CMOS集成电路中，以下属于常用电容类型的有（ABCD） A、MOS电容 B、双层多晶硅电容 C、金属多晶硅电容 D、金属—金属电容 2、在CMOS集成电路中，以下属于常用电阻类型的有（ABCD） A、源漏扩散电阻 B、阱扩散电阻 C、沟道电阻 D、多晶硅电阻 3、以下属于无源器件的是（CD ） A、MOS晶体管 B、BJT晶体管 C、POL Y电阻 D、MIM电容 4、与芯片成本相关的是（ABC） A、晶圆上功能完好的芯片数 B、晶圆成本 C、芯片的成品率 D、以上都不是 5、通孔的作用是（AB ） A、连接相邻的不同金属层 B、使跳线成为可能 C、连接第一层金属和有源区 D、连接第一层金属和衬底 6、IC版图的可靠性设计主要体现在（ABC）等方面，避免器件出现毁灭性失效而影响良率。 A、天线效应 B、闩锁（Latch up） C、ESD(静电泄放)保护 D、工艺角（process corner）分析 7、减小晶体管尺寸可以有效提高数字集成电路的性能，其原因是（AB） A、寄生电容减小，增加开关速度 B、门延时和功耗乘积减小 C、高阶物理效应减少 D、门翻转电流减小 8、一般在版图设计中可能要对电源线等非常宽的金属线进行宽金属开槽，主要是抑制热效应对芯片的损害。下面哪些做法符合宽金属开槽的基本规则？（ABCD） A、开槽的拐角处呈45度角，减轻大电流密度导致的压力 B、把很宽的金属线分成几个宽度小于规则最小宽度的金属线 C、开槽的放置应该总是与电流的方向一致 D、在拐角、T型结构和电源PAD区域开槽之前要分析电流流向 9、以下版图的图层中与工艺制造中出现的外延层可能直接相接触的是（AB）。 A、AA（active area） B、NW（N-Well） C、POLY D、METAL1
非接触晶圆测试原理及应用
非接触晶圆测试原理及应用 张林海张俊赖海波 无锡华润华晶微电子有限公司五分厂 摘要：本文介绍非接触晶圆测试系统的原理和在半导体生产中的主要应用，包括以表面光电压测试（SPV）为基础的介质层可动电荷测试、C-V测试和I-V测试，体硅表面掺杂以及扩散长度、载流子寿命等应用。 关键词：非接触、电荷、SPV Abstract：This paper introducing non-contact electrical measurement system produce a medium application in the semi-conductor, mainly include the test principle, Surface photo voltage，Mobile charge, C-V and I-V, at the same time still some applications aiming at other equipmentses and materials in the semi-conductor. Key word: non-contact charge SPV 一、引言 随着非接触测量技术的快速发展，在晶圆制造厂已经能够有效的控制金属、缺陷衍生以及材料等，尤其是在扩散工艺过程中。多点或整片扫描测试结果的图片已经整合了表面电压、不同接触以及对整片表面连续洒电荷等的应用，完全能够替代昂贵的、缓慢的电学测试设备，已经逐步得到广泛的应用。 二、非接触晶圆测试原理 图1 CPD测量示意图
Non-Contact C-V measurement 非接触式C-V 测量原理与MOS C-V 测试相同，但非接触式不需要表面有金属。它通过在表面喷洒电荷来给表面施加偏置电压。表面偏置电压通过原片表面的高速非接触开尔文探头监控。该系统名称叫做SDI FAaST 230，可以测量氧化层总电荷、平带电压、界面陷阱电荷、介质层可动电荷[1]。 图2 MOS 电容及电荷分布示意图 接触电势差（Contact potential difference ）CPD 的测量可以由图1所示，在两端加交流电J 可测量，t C ??由vibrating fork 控制，所以根据公式（1）可以得出V CPD 。 J=t Q ??=V CPD t C ?? （1） V CPD =ms φ(功函数) +V SB （空间电荷区电势差）+V D （介质层电势差）（2） Φms 是常数，那么当CPD 发生变化时有公式（3）： ΔV CPD =ΔV OX +ΔV SB （3） 当用光照射圆片表面时ΔV OX =0，所以根据图2所示，可以得到： ΔV SB =ΔV ill (光照)-ΔV dark （无光照） （4） 当光照很强的时候，有V SB ≈0，即处于平带，代入公式（3）（4）有： ΔV OX =ΔV ill （5） 得出ΔV OX +ΔV SB 值之后，ΔQ C 是可测量的，根据下面公式就可以计算出ΔQ SC 、D it 和C OX 。