多功能数字钟的电路设计-数电课程设计报告

吉林建筑大学

电气与计算机学院

数字电子技术课程设计报告

设计题目：多功能数字钟的电路设计专业班级：自动化141

学生姓名：

学号：

指导教师：

设计时间：2016.06.20－2016.07.01

多功能数字钟的电路设计报告

一、设计任务及要求

本课程设计的基本任务，通过指导学生循序渐进地独立完成数字电路的设计任务，加深学生对理论知识的理解，有效地提高了学生的动手能力，独立分析问题、解决问题能力，协调能力和创造性思维能力。侧重提高学生在数字电路应用方面的实践技能，树立严谨的科学作风，培养学生综合运用理论知识解决实际问题的能力。学生通过电路的设计、安装、调试、整理资料等环节，初步掌握工程设计方法和组织实践的基本技能，逐步熟悉开展科学实践的程序和方法。

设计要求：

1.时钟显示功能，能够以十进制显示“时”、“分”、“秒”。

2.具有校时功能，可分别对“时”、“分”进行单独校时。

3.能用硬件成功实现以上各功能。

4.具有整点自动报时功能，整点前的6s自动发出鸣叫声，步长1s，每1s 鸣叫一次，前五响是低音，最后一响为高音。

二、设计的作用、目的

数字钟是一种用数字电路技术实现时、分、秒计时的装置，与机械式时钟相比具有更高的准确性和直观性，且无机械装置，具有更更长的使用寿命，因此得到了广泛的使用。数字钟从原理上讲是一种典型的数字电路，其中包括了组合逻辑电路和时序电路。因此，我们此次设计与制做数字钟就是为了了解数字钟的原理，从而学会制作数字钟.而且通过数字钟的制作进一步的了解各种在制作中用到的中小规模集成电路的作用及实用方法.且由于数字钟包括组合逻辑电路和时叙电路.通过它可以进一步学习与掌握各种组合逻辑电路与时序电路的原理与使用方法。掌握数字钟的设计、组装与调试方法。熟悉集成电路的使用方法。

三、设计过程

1.方案设计与论证

1.1系统设计思路

能按时钟功能进行小时、分钟、秒计时，能调时调分，能整点报时，使

用3个2位数码管显示。

1.2总体方案系统原理框图

数字钟实际上是一个对标准频率（1HZ）进行计数的计数电路。由于计时的过程中必然会产生一定的误差，故需要在电路上加一个校时电路，同时标准的1HZ时间信号必须做到准确稳定。通常使用石英晶体振荡器电路构成数字钟。图1所示为数字钟的一般构成框图。

图 1系统原理框图

该系统的工作原理是：振荡器产生的稳定高频脉冲信号，作为数字钟的时间基准，再经过分频器输出标准秒脉冲。秒计数器计满60后向分计数器进位，分计数器计满60后向小时计数器，小时计数器采用12进制计数，并通过一LED来提示上下午。计数器的输出经译码器送显示器。计时出现误差时可以用标准时电路进行

校时、校分、校秒。扩展电路（整点报时系统）在主体电路正常运行的情况下才能进行扩展。

1.3振荡器电路

振荡器是数字钟的核心。振荡器的稳定度及频率的精确度决定了数字钟计时的准确程度。

方案一：

振荡器的频率越高，计时精度越高。通常选用石英晶体构成振荡器电路（如图2）。石英晶体振荡器的作用是产生时间标准信号。因此，一般采用石英晶体振荡器经过分频得到这一时间脉冲信号。

图 2 石英晶体振荡器图

如果精度要求不高刚也可以采用由集成逻辑门与R、C组成的时钟源振荡器或由集成电路定时器555与R、C组成的多谐振荡器。

方案二：

由集成逻辑门与RC组成的时钟源振荡器。

图 3 门电路组成的多谐振荡器图

石英晶体振荡电路:采用的32768晶体振荡电路,其频率为32768Hz,然后再经过15分频电路可得到标准的1Hz的脉冲输出.R的阻值,对于TTL门电路通常在0.7～2KΩ之间;对于CMOS门则常在10～100MΩ之间。

由门电路组成的多谐振荡器的振荡周期不仅与时间常数RC有关，而且还取

决于门电路的阈值电压V

TH ，由于V

TH

容易受到温度、电源电压及干扰的影响，因

此频率稳定性较差，只能用于对频率稳定性要求不高的场合。

综上分析，选择方案一，用555组成的脉冲产生电路做为信号源，它工作稳定而且误差较小，在此课设中可以较好的满足要求。

1.4分频器电路

分频器的功能主要有两个：一是产生标准秒脉冲信号；二是提供功能扩展电路所需要的信号，如仿电台报时用的1KHz的高音频信号和500KHz的低音频信号等。因此，可以选用3片我们较熟悉的中规模集成电路计数器74LS90可以完成上述功能。因每片为1/10分频，3片级联则可获得所需要的频率信号，即每1片Q0端输出频率为500Hz,每2片Q3输出为10Hz，每3片的Q3端输出1Hz。

1.5时间计数器电路

一般采用10进制计数器来实现时间计数单元的计数功能。为减少器件使用数量，可选74LS90，其内部逻辑框图如图4所示。该器件为双2-5-10异步计数

器，并且每一计数器均提供一个异步清零端（高电平有效）。

图 4 74LS90内部逻辑框图

秒个位计数单元为10进制计数器，无需进制转换，只需将Ｑ0与ＣＰW （下降沿有效）相连即可。ＣＰR （下降沿有效）与1Hz 秒输入信号相连，Ｑ３可作为向上的进位信号与十位计数单元的ＣＰR 相连。

秒十位计数单元为6进制计数器，需要进制转换,可以利用74LS90的有两个清零端的特点，在不用门电路的情况下实现10进制转6进制，具体电路见下面设计图。

分个位和分十位计数单元电路结构分别与秒个位和秒十位计数单元完全相同。

时计数单元电路是一个“12翻1”的特殊进制计数器，即当数字钟运行到12时59分59秒，秒的个位计数器再输入一个脉冲时，数字钟应自动显示01时00分00秒，实现日常生活习惯用的计时规律。选用74LS192和74LS74实现。74LS192实现时个位的十进制，74LS74实现时十位的二进制，电路如图8所示。

1.6译码驱动及显示单元电路

译码电路的功能是将“秒”、“分”、“时”计数器的输出代码进行翻译，变成相应的数字。用于驱动LED 七段数码管的译码器常用的有74LS48。74LS48是BCD-7段译码器/驱动器，其输出是OC 门输出且低电平有效，专用于驱动LED

七段共阴极显示数码管。如图9所示。若将“秒”、“分”、“时”计数器的每位输出分别接到相应七段译码器的输入端，便可进行不同数字的显示。

1.7校时电路：

方案一：

通常，校正时间的方法是：首先截断正常的计数通路，然后再进行人工出触发计数或将频率较高的方波信号加到需要校正的计数单元的输入端，校正好后，再转入正常计时状态即可。根据要求，数字钟应具有分校正和时校正功能，因此，应截断分个位和时个位的直接计数通路，并采用正常计时信号与校正信号可以随时切换的电路接入其中。图5所示为所设计的校时电路。

图 5 方案一校正电路图

方案二：

方案二与方案一相比，在开关两边多了0.01uf的电容防抖动。

图6方案二校正电路图

通过比较可知，方案二比方案一多了防抖动的措施，稳定性更好，所以选择方案二，既能实现防抖动功能，做出事物也更经济一些。

1.8 整点自动报时功能的设计

整点自动报时功能的电路的设计要求是：每当数字钟计时块要到正点时发出声响，通常按照5低音1高音的顺序发出声响，以最后一声高音结束的时刻为正点时刻。

自动正点报时的电路如图7所示。这里采用的都是TTL与非门，如果用其他器件，则报时电路还会简单一些。

图7 自动报时电路

设5声低音（约500Hz）分别发生在59分54秒，55秒，56秒，57秒和58秒，最后一声高音（约1KHz）发生在59分59秒，它们的持续时间均为1秒。如表1所示

表1 秒个位计数器的状态

2.单元电路设计、参数计算和元器件的选择

2.1时间脉冲产生电路的设计

图 8 产生1Hz时间脉冲的电路图

555构成振荡电路和74LS90构成分频电路。如图8，555输出1KHz的脉冲，三片74LS90级联分频即可得500Hz和1Hz信号。

2.2计数电路的设计

秒、分计数器为60进制计数器。小时计数器为12进制计数器。实现这两种模数的计数器采用中规模集成计数器74LS90，74LS192和74LS74。

60进制计数器的设计

“秒”计数器电路与“分”计数器电路都是60进制，它由一级10进制计数器和一级6进制计数器连接构成。如图9所示由74LS90构成的60进制计数器。首先将两片74LS90设置成十进制加法计数器，将两片计数器并行进位则最大可实现100进制的计数器。现要设计一个60进制的计数器，可利用“反馈清零”的方法实现。因为74LS90有两个异步清零端R0（1）他R0（2），分别用十位端人Q2和Q0与他们相连，当计数器输出“2Q32Q22Q12Q0、1Q3Q2Q1Q0=0110、0000”时，通过门电路形成一置数脉冲，使计数器归零，这样可以不用门电路实现60进制计数器。

图9 60进制电路图

12进制计数器的设计

同理，将D触发器的输出和74LS192的Q1和Q0输入到四输入的与非门，输出端输入到D触发器靖零R端和74LS192的置数端PL，当个位计数状态为“Q3Q2Q1Q0=0011”，十位计数器状态为“Q=1”时，D触发器归零，74LS192计数器归一。计时器刚开始工作时时会显示“02”，图中开关用于清零，然后用手动调到“01”即可正常工作。

图10 12进制计数器图

2.3 译码及驱动显示电路

译码电路的功能是将“秒”、“分”、“时”计数器的输出代码进行翻译，变成相应的数字。用于驱动LED七段数码管的译码器常用的有74LS48。74LS48是BCD-7段译码器/驱动器，其输出是OC门输出且高电平有效，专用于驱动LED 七段共阴极显示数码管。由74LS48和LED七段共阳数码管组成的一位数码显示电路如图 11 所示。若将“秒”、“分”、“时”计数器的每位输出分别接到相应七段译码器的输入端，便可进行不同数字的显示。

图 11译码及驱动显示电路图

2.4 校时电路的设计

校时电路用于调节时间。一个开关来实现此功能，由于机械开关在接通时会产生抖动现象，所以需要加一个去抖动电路，可以用4013芯片实现。电路如图12，图中，去机械开关抖动电路输出信号与秒位进位信号加一个或门，作为分位的时钟信号。

图12 去抖动校时电路

分位时钟信号

2.5 整点自动报时电路

根据要求，电路应在整点前6秒钟内开始整点报时，即当时间在59分54秒到59分59秒期间时，报时电路报时控制信号。当时间在59分54秒到59分59秒期间时，分十位、分个位和秒十位均保持不变，分别为5、9和5，因此可将分计数器十位的QＣ和QＡ、个位的QＤ和QＡ及秒计数器十位的QＣ和QＡ相与，从而产生报时控制信号。

选蜂鸣器为电声器件，蜂鸣器是一种压电电声器件，当其两端加上一个直流电压时就会发出鸣叫声，两个输入端是极性的，其较长引脚应与高电位相连，图13的三极管时为了驱动蜂鸣器。

图 13报时电路图

3.电路的安装与调试

（1）在检测CD4511驱动电路的过程中发现数码管不能正常显示的状况，经检验发现主要是由于接触不良的问题，其中包括线的接触不良和芯片的接触不良，在实验过程中，数码管有几段二极管时隐时现，有时会消失。用5V电源对数码管进行检测，一端接地，另一端接触每一段二极管，发现二极管能正常显示的，再用万用表欧姆档检测每一根线是否接触良好，在检测过程中发现有几根线有时能接通，有时不能接通，把接触不好的线重新接过后发现能正常显示了。其

次是由于芯片接触不良的问题，用万用表欧姆档检测有几个引脚本该相通的地方却未通，而检测的导线状况良好，其解决方法为把CD4511的芯片拔出，根据面包板孔的的状况重新调整其引脚，使其正对于孔，再用力均匀地将芯片插入面包板中，此后发现能正常显示。

（2）有时电路上电后，数码管没有全亮，经检查电路没问题。这是因为刚上电，74ls90的输出状态不定，有的码值超过十，译码芯片不能正常工作，则输出出错。在输入一个脉冲之后数码管又显示正常。

（3）连接分频电路时，把时个位的QD和时十位的1脚断开，然后时十位的1脚接到晶振的3脚，时十位的3脚接到秒个位的1脚，所连接的电路图无法正常工作，时十位从0-9的跳，时个位只能显示一个0，在这个电路中3脚的分频用到两次，故无法正常显示，因此要把12进制接到74HC390的一个逻辑电路空出来用于分频即可，因此把时十位的CD4511的12、6脚接地，7脚改为接74HC390的5脚，74HC390的3、4脚断开，然后4脚接9脚即可，其中空出的74HC390的3脚就可用于2Hz的分频，分频后变为1Hz，整个电路也到此为正常的数字钟计数。

四、心得体会及建议

经过长达两个星期的设计与思考，最终在Proteus上完成了数字钟的模拟。其间遇到了许多问题，但最后都一一得到解决。现将心得体会总结如下：

1. 设计初期要考虑周到，否则后期改进很困难。应该在初期就多思考几个方案，进行比较论证，选择最合适的方案动手设计。总体设计在整个设计过程中非常重要，应该花较多的时间在上面。

2. 方案确定后，才开始设计。设计时，多使用已学的方法，如列真值表，化简逻辑表达式，要整体考虑，不可看一步，做一步。在整体设计都正确后，再寻求简化的方法。

3. 在设计某些模块的时候无法把握住整体，这时可以先进行小部分功能的实现，在此基础上进行改进，虽然可能会多花一些时间，但这比空想要有效的多。

4. 尽可能是电路连线有序，模块之间关系清楚，既利于自己修改，也利于与别人交流。如果电路乱的连自己都看不懂，那还如何改进和扩展。

5. 很多难点的突破都来自于与同学的交流，交流使自己获得更多信息，开

拓了思路，因此要重视与别人的交流。

6. 应该有较好的理论基础，整个实验都是在理论的指导下完成了，设计过程中使用了许多理论课上学的内容，如真值表、卡拉图等。本次设计把理论应用到了实践中，同时通过设计，也加深了自己对理论知识的理解和掌握。

五、附录

电子元件清单

总电路原理图

六、参考文献

[1] 阎石.数字电子技术基础第5版.高等教育出版社.2006.

[2] 康华光.电子技术基础：数字部分第4版.高等教育出版社.2000.

[3] 黄智伟.电子电路计算机仿真设计与分析.电子工业出版社.2006.

[4] 吕思忠,施齐云.数字电路实验与课程设计.哈尔滨工程大学出版社.2001.

[5] 毛期俭等.数字电路与逻辑设计实验及应用.人民邮电出版社.2005.

[6] 黄正瑾.在系统编程技术及其应用.东南大学出版社.1999.

[7] 路而红.专用集成电路设计与电子设计自动化.清华大学出版社.2004.