Cadence SPB使用经验总结

Cadence SPB使用方法

1.在用OrCad Capture CIS画电路原理图时，不同电路图页面之间的信号互联，

单信号线(wire)用分页端口连接器（Off Page Connector）实现互联，总线（Bus）用端口(Port)实现互连（也可以用分页端口连接器（Off Page Connector））。

2.特别注意：在FPGA原理图设计中，在为FPGA设计原理图符号时，一般要将FPGA

分为多个部分，这时一定要注意在管脚功能划分时，要将Bank2中用于配置的管脚，包括：配置模式选择管脚M0、M1,CCLK,DIN,INIT_B等与TMS,TCK,TDO,TDI 等一起划分到FPGA的配置（Configuration）部分。

3.在OrCad Capture CIS中制作原理图符号时，如果器件有多个（两个以上）管

脚名称（pin name）相同，在保存该元件时就会弹出以下警告信息：

因为ORCAD的封装（原理图符号）是有规则的，只有管脚为POWER属性才能同名，比如VCC,GND的管脚名等等，很好理解，这些属性在画PCB的时候默认的是同一个网络，是要连接在一起的，如GND连GND，VCC连VCC，有时候有很多的空脚NC 最好用NC1,NC2...来描述，避免不必要的错误，有的甚至连POWER属性的管脚名都不做重复的。如果忽略这些这些警告信息，则当使用这些元件符号画电路图，在生成网表（Create Netlist）时就会产生错误：

#79 Error [ALG0050] Duplicate Pin Name "SW" found on Package LM2852Y , U21 Pin Number 9: SCHEMATIC1, POWER SUPLLY (1.80, 3.20). Please renumber one of these.

这时选中设计，可以利用accessories菜单的libcorrectionutil->library verification / correction来批量修改重复管脚定义（即：批量把重复的管脚名改为不同）。（accessories->libcorrectionutil->library verification / correction）但是通过这种方法只能修改元件库Library中的元件，不能更新到原理图页面中。

如图所示，选中Duplicate Pin Names复选框。

当然也可以手动把重复管脚名称改过来，即加数字编号：1，2，3……。或者把重复管脚名称管脚的属性改为POWER,因为CIS里面只允许POWER属性的管脚同名。

出现这个问题，另外一个可能的原因是因为制作元件时Part name和Part number混了。

于其后期出现了问题再修改，就不如在最初设计原理图符号时就把问题解决了，即：要把Pin Name改成互不相同，如加上0,1,2,3...的编號，例如：NC1，NC2，NC3……，等，还有Pin Number不可为空或者为0。

总之，allegro的netlist不能有相同的管脚名,除了power类型的管脚。在做零件的過程，可以先將vcc或vss設成power pin，這樣了，既使都叫vcc 也不會有問題。但是如果是I/O, 建議你乖乖的給它名字，要不然它可是不會讓你轉net lists的。

#79 Error [ALG0050] Duplicate Pin Name "SW" found on Package LM2852Y , U21 Pin Number 9: SCHEMATIC1, POWER SUPLLY (1.80, 3.20). Please renumber one of these.

这个意思是说,你的原理图VDD 有重复的名字,处理方法点上这个U21,点右键.出现 EDIT PART ,把VDD有些重复的改成VDD1,VDD2,还有些GND 改成GND1 .

这样操作了是更新了图上的器件的引脚，怎么给它更新到库里呢？

编辑完成后，关闭对话框，会弹出信息问你要不要更新。你可以选择更新当前或所有同样的封装。

要想保存到库里去,防止以后现有这样的事发生:

1 你编辑好以后关悼对话框,你先更新所有的吧；

2 编辑好之后.到原理图看下图操作。

如果你要更新你库文件里的，可以在DESIGN Cache里面复制你更新的封装，粘贴到你的库文件复盖你的原封装就行了。

每个Part的Pin Name是不可以重复的，你要修改一下的。只有当他们的Type为Power时才可以重复。

如果在前期原理图符号设计中忽略了重复管脚的问题，在出现错误时，在原理图中修改错误的最简捷的处理方法如下例所示：

#1 Error [ALG0050] Duplicate Pin Name "PVIN" found on Package LM20123MH , U22 Pin Number 7: SCHEMATIC1, POWER SUPLLY (6.60, 4.00). Please renumber one of these.

错误信息提示，U22 Pin Number 7为Duplicate Pin Name "PVIN"，则在相应的原理图页面找到该元件U22，选中它。

单击鼠标右键，在弹出菜单中选择Edit Part，

打开元件编辑页面，

按住Ctrl键选中所有重复名称的管脚（Duplicate Pin Name），点击右键选择Edit Properties,

弹出管脚属性编辑窗口：

给其中的重复管脚重新命名，编号。

单击OK按钮关闭，关闭Part Edit窗口：

在弹出的Save Part Instance提示窗口中，选择Update All,

其余两个提示都选YES,更新全部，则在原理图中的所有元件都得到更新。

4.Orcad Capture CIS中原理图符号的管脚编号（Pin Number而不是管脚名称

Pin Name）与Allegro PCB Design中的PCB封装管脚相对应。例如：

与

就不能匹配，PCB封装是以字母开头编号的，所以要把原理图封装的管脚编号与管脚名称改为一致。其实在原理图元件符号设计中，管脚名只是用作用户识别，并不起与PCB封装管脚对应的作用。

5.每次替换元件，包括把原理图中原来的元件删除，再重新放置，都要使用

Tools->Annnotate，对设计重新编号。负责软件认为是放置了一个元件的两个部分，从而产生Error[ALG0045]错误。

6.在Orcad Capture CIS原理图生成元件清单时，从菜单Reports->CIS Bill of

Materials->Standard生成的元件清单和点击工具栏的“Bill of materials”

图标生成的元件清单是不同的，通过后者生成的元件清单包括每种具有相同元件值和相同封装的同种元件的个数。在实际中更实用些。

利用后种方法生成元件清单时的设置：

在其中输入：

Header:Item\tQuantity\tReference\tPart\PCB Footprint

Combined property string:

{Item}\t{Quantity}\t{Reference}\t{Value}\t{PCB Footprint} 生成的元件清单：

7.可以在库文件夹下直接右击“Rename”元件。在Cache中用库中修改后的元

件Replace原来的元件。

8.在用Orcad Capture CIS设计元件符号，给元件管脚命名（Pin Name）时，不

能用以下符号：/ ; ! < > : \ " , *。

而且不能出现同名的管脚。同名管脚加数字1，2，3……来区分，最好是用#1,#2,#3来区分，这样就知道是同一个地上的不同引脚，如果用1，2，3来分的话，DATA1,DATA2,DATA3，它也是用1，2，3来分的，名字也都是data，但不是同一网络。

Cadence的Help文档：

（1）Whenever appropriate the input pins should be placed on the left side of the symbol with outputs on the right.

（2）Pin Naming

Pins should be designated with functional names. Each pin name must

be unique to that symbol and must have a matching entry in the

chips.prt file. Typically, a pin name must be alphanumeric, but you

can have numbers as pin names for scalar pins. The other characters

that are supported . by Design Entry HDL as valid characters in pin

names are as follows: - # $ % + = | ? ^ _ . ( ) ?.

The following are not valid for pin names:

All extended character sets / ; ! < > : \ " , *.

When creating parts manually, place the SIG_NAME properties outside the symbol, next to the pin it is attached to. Text size is not too important on these properties since they are not displayed on the schematic.

Follow low asserted pin names with an asterisk (*) (for example, OE*) or _N (for example OE_N). Do not differentiate low asserted pins with any

other nomenclature. All low asserted pins should appear as bubbles and not straight pin stubs.

9.在使用PCB Editor设计PCB时，在放置（Place）元件之前，要确定PCB在波峰焊或者

回流焊时的移动方向，尤其是贴片元件SMD，要使其两侧焊盘的连线与焊接时PCB的移动方向相垂直，从而可以确定元件的放置方向，然后选择Setup—>Design Parameters

在Design Parameter Editor窗口的Design选项卡中的Symbol选项中设置元件的放置角度。

如果在放置前没有确定元件的放置角度，则在布局时需要逐个调整，很费时间。

10．在用PCB Editor设计PCB，利用Anti Etch分割电源平面或者地平面时,选择Display

—>Color/Visibility,

在Color Dialog中的Stack-Up选项组中，选中要分割的层subclasses与Anti Etch相交

叉的复选框，否则，所画的Anti Etch分割线不可见。

11．对于在同一内电层有多个不同电压电源的PCB，在布局时就应该考虑尽可能将同等级的电压靠近放置，否则会给平面分割带来困难，或者造成电源走线过长，影响电源完整性。

可以用不同的颜色高亮显示所有不同的VCC电源，这样在布局的时候，尽可能将同等级的电压靠近放置，或者他们之间有连通，当然，这要综合考虑外部接口的位置。

12．在PCB Editor中，可以设置显示或者不显示电源和地网络的飞线。选择Editor -> Properties，在右侧控制面板的Find选项卡中的Find by name中选择Net,单击More按钮，弹出Find by Name or Property对话框，点击左侧列表中的电源网络，使其出现在右侧的“Selected objects”列表中，点击Apply

按钮。

在Edit Property对话框中，选择Avalilable Properties列表中的Ratsnest_Schedule,在右侧的Value中选择飞线的显示（与否）方式。所以，有时PCB Editor不显示飞线，不是连接不存在，而是由于设置使其没有显示。

13.在约束规则Physical Constraint Set中的By Layers可以根据阻抗计算的结果设置每一层的走线宽度，以及差分线的走线宽度和间距。

14.对于多引脚的BGA，CPG等封装，再设计焊盘时尽量将其设计的最小，扇出Fanout用的过孔也要与PCB各层对应起来（与焊盘设计相同），并且孔径尽量

小。否则会给扇出和走线带来困难。