模可变计数器设计(Verilog语言)解答
模可变计数器设计
（一）实验目的
1、进一步熟悉实验装置和Quartus n软件的使用；
2、进一步熟悉和掌握EDA 设计流程；
3 、学习简单组合、时序电路的EDA 设计；
4、学习计数器中二进制码到BCD 码的转换技巧；
5、学习实验装置上数码管的输出方法。
（二）设计要求完成设计、仿真、调试、下载、硬件测试等环节，在EDA 实验装置上实现模可变计数器功能，具体要求如下：
1 、设置一个按键控制改变模值，按键按下时模为10-99 之间（具体数值自行确定）的
数，没按下时模为100-199 之间（具体数值自行确定）的数；
2、计数结果用三位数码管十进制显示。
(三) 主要仪器设备
3、微机 1 台
4、QuartusII 集成开发软件 1 套
5、EDA 实验装置 1 套
(四) 实验步骤
主要有三个模块
1：一个模20 和模119 的计数器
2：数码管的显示
3：BCD 的调整
源程序：
module count (clk,m,en,rst,a,sel,SG,d);
input clk,m,en,rst;
output [7:0] SG;
output [2:0] sel;
output a;
(* synthesis, keep *) reg clk1;
(* synthesis, keep *) wire [3:0] gw,sw,bw;
/*(* synthesis, keep *) */reg [3:0]a;
reg [11:0] q;
reg [11:0] model;
reg [7:0] cnt,SG;
reg [2:0] sel;
reg [0:0]d;
output [0:0]d;
always @(posedge clk) begin cnt=cnt+1;
if (cnt==200) begin clk1=1'b1; cnt=0; end
else clk1=1'b0; //200 分频，CLK 为数码管扫描频率，CLK1 为计数频率
if (sel<2) sel=sel+1; else sel=0; end //sel 为数码管选择
always @(sel) begin
case (sel)
0: a=bw; //0 数码管为百位
1: a=sw; //1 数码管为十位
2: a=gw; //2 数码管为个位
default: a=0;
endcase
case (a)
0:SG<=8'b00111111; 1:SG<=8'b00000110;
2:SG<=8'b01011011; 3:SG<=8'b01001111;
4:SG<=8'b01100110; 5:SG<=8'b01101101;
6:SG<=8'b01111101; 7:SG<=8'b00000111;
8:SG<=8'b01111111; 9:SG<=8'b01101111; //8 段译码值default: SG=8'b11111111;
endcase end
always @(m)
if (m) model=12'b000000100000; // 模值20
else model=12'b000100011001; // 模值119
assign gw=q[3:0];
assign sw=q[7:4];
assign bw=q[11:8];
always @(posedge clk1,negedge rst)
begin
if (!rst) q=0;
else if (en)
begin
if (q begin if (gw==9) begin q=q+7; if (sw==9) q=q+96; end //BCD 调整 else q=q+1; end else q=0; end end always @(q) if(qvmodel) d<=0; else d<=1; endmodule 波形仿真: iimulatioin Waveforms Simulation sode : Tilling A. B Master Time Sar 19L9 ns ■[POinler: 39.3^1 us Imeival: 39.32 us Stan ： End: he. 14 us 37.. 42 UH 33. 7 us 39.9B LLS 4k 26 us 54 us 4X B2 us P 1 i 1 1 1 ■ Clk1是计数频率，每来一个 clk1信号q 计数一次 Simula ion Wa^efor? Sinulatlon lode: Tiling 如图所rst=1有效时开始计数 clk 为扫描频率 sel=0时数码管显示百位 a=0 sel=1时数码管显示十位 a=1 sel=2时数码管显示个位 a=3 m=1模20计数器 m=0模119计数器 管脚分配: * I HI I k * Jij 19.3ns J h Roirter. 6fl.H us Interval. 68.09 UE Slarl End. lane <>0 □ S& elk <>1B clkl 曲+ 0-L 玮t T IF L en ^1. n CH- 1±1 sei 尬1. 田Q B i 辭 El 勿 u 3. dM 68.14 us 63.16 us ■ 6E. 18 us I 63.22 us 68. 24 us W [1] X [3]连[01 X [1] X [3]迪[0] X [1] X [3] ? [o] X [1] X [3]址[0] II ： MasierTiiTiB Bar. 68.12 us III SG[0] SG[1] SG[2] SG[3] SG[4] SG[5] SG[6] SG[7] clk PIN_F13 PIN_F14 PIN_F15 PIN_E15 PIN_F16 PIN_F17 PIN_E18 PIN_F18 PIN_C13 en PIN_H8 m rst sel[0] sel[1] sel[2] d[0] PIN_J9 PIN_C5 PIN_G18 PIN_G17 PIN_G16 PIN_G13 （五）实验心得 本实验主要是三大模块的编写，第一次的实验在老师给的参考代码下进行的，不过错误依然很多，主要有几个重点药掌握，一是首先要编写出能够计数的模块，用m 来控制模值的变化m=1 时模值为20 m=0 时模值为119；二是计数模块都是二进制计数的，而要在数码管上显示计数的话就必须进行BCD 调整，并且q 是一个是十二位的寄存器，通过把gw=q[3:0]; sw=q[7:4]; bw=q[11:8] 赋值的方法；一个个的显示在数码管上，由于clk 的频率比较快，所以可以看到三位数码管显示的值，我觉得管脚分配也是比较关键的！一开始我就把个位和百位显示的值搞反了 序列信号发生和检测器设计 （一）实验目的 1、进一步熟悉EDA实验装置和Quartus n软件的使用方法; 2 、学习有限状态机法进行数字系统设计； 3、学习使用原理图输入法进行设计。 （二）设计要求完成设计、仿真、调试、下载、硬件测试等环节，在EDA 实验装置上实现一个串行序列信号发生器和一个序列信号检测器的功能，具体要求如下： 1、先用设计0111010011011010序列信号发生器，其最后6BIT 数据用LED 显示出来; 2、再设计一个序列信号检测器，检测上述序列信号，若检测到串行序列“11101”则 输出为“ 1 ”，否则输出为“ 0”; （三）主要仪器设备 1、微机1台 2、QuartusII 集成开发软件1套 3 、 EDA 实验装置1套（四）实验步骤主要两部分 1 ：序列信号发生器设置q<=16'b0111010011011010; q[0]<=q[15]; Q<=q[15]; q[15:1]<=q[14:0] ; 通过循环移位串行输出 2：序列信号检测器状转移态图一共有六个状态分别为 S = 5'd00000, A = 5'd00001, B = 5'd00011, C = 5'd00110, D = 5'd01101, E = 5'd11010; 东南大学电工电子实验中心 实验报告 课程名称：电路与电子线路实验I 第 3 次实验 实验名称：可变步长计数器的设计 院（系）：吴健雄专业：信息 姓名：学号： 实验室: 502 实验组别： 6 同组人员：实验时间：年月日评定成绩：审阅教师： 一、实验内容要求 1.可变步长计数器的设计 内容： ● 实现N 步长计数器 ● 实现1/N 步长计数器 ● N 为四位二进制数，可现场设置 要求： ● 在Multisim 软件平台上设计实验电路 ● 运行并检验实验结果 二、 实现方案 整个实验的实现方案的框架如图： 在此基本呢框架上添加量程设置，加减，N 与1/N 步长的具体方案。 三、 电路设计 首先，将电路分为两个模块搭建，分别为可变量程可逆计数的功能模块与可变步长的模块。 可逆功能可以通过用74LS160再加非门实现，也可直接用74LS190或74LS192（可加减十进制计数器）来实现。本实验将利用74LS190来实现，并通过逻辑门对计数器进行置数与清零的控制，74LS190引脚图如下图所示： 可变量程功能可以通过利用计数器输出数通过逻辑门的判断将结果输入到置数端，与到达最大值时传送信息到到清零端。 可变步长功能可以用74LS283（全加器）与D触发器控制开关来实现，74LS283引脚图如下所示： 四、电路分析仿真 可变量程加减计数模块 N步长计数器 以上模拟电路可以通过控制不同开关，改变步长，步长可以由1-15变化，当计数为16时灯灭。 五、实验总结 1、本实验让我进一步了解了74LS190计数器的基本原理。基本掌握集成计数器芯片74LS190工作原理及应用。 2、在设计可变量程功能时最开始找不到方法。经过自己的努力和尝试，渐 渐地思路清晰起来，经过多次尝试，实现了设计的要求。 数字系统设计与verilog HDL课程设计 设计题目：实用多功能数字钟 专业：电子信息科学与技术 班级：0313410 学号：031341025 姓名：杨存智 指导老师：黄双林 摘要 本课程设计利用QuartusII软件Verilog VHDL语言的基本运用设计一个多功能数字钟，经分析采用模块化设计方法，分别是顶层模块、alarm、alarm_time、counter_time、clk50mto1、led、switch、bitel、adder、sound_ddd、sound_ddd_du模块，再进行试验设计和软件仿真调试，分别实现时分秒计时、闹钟闹铃、时分秒手动校时、时分秒清零，时间保持和整点报时等多种基本功能。 单个模块调试达到预期目标，再将整体模块进行试验设计和软件仿真调试，已完全达到分块模式设计功能，并达到设计目标要求。 关键字：多功能数字钟、Verilog、模块、调试、仿真、功能 目录 1．课程设计的目的及任务............................................................. 错误！未定义书签。 1.1 课程设计的目的 (3) 1.2 课程设计的任务与要求 (4) 2．课程设计思路及其原理 (4) 3．QuartusII软件的应用 (5) 3.1工程建立及存盘 (5) 3.2工程项目的编译 (5) 3.3时序仿真 (6) 4．分模块设计、调试、仿真与结果分析 (7) 4.1 clk50mto1时钟分频模块 (7) 4.2 adder加法器模块 (7) 4.3 hexcounter16 进制计数器模块 (7) 4.4 counter_time 计时模块 (8) 4.5 alarm闹铃模块 (8) 4.6 sound_ddd嘀嘀嘀闹铃声模块 (9) 4.7 sound_ddd_du嘀嘀嘀—嘟声音模块 (9) 4.8 alarm_time闹钟时间设定模块 (10) 4.9 bitsel将输出解码成时分秒选择模块 (10) 4.10 switch去抖模块 (11) 4.11 led译码显示模块 (11) 4.12 clock顶层模块 (12) 5．实验总结 (13) 5．1调试中遇到的问题及解决的方法 (13) 5.2实验中积累的经验 (14) 5.3心得体会 (14) 6．参考文献 (14) 1.1 课程设计的目的 通过课程设计的锻炼，要求学生掌握V erilog HDL语言的一般设计方法，掌握VerilogHDL语言的基本运用，具备初步的独立设计能力，提高综合运用所学的理论知识独立分析和解决问题的能力，基于实践、源于实践，实践出真知，实践检验真理，培养学生的 模可变计数器设计 (一)实验目的 1、进一步熟悉实验装置和QuartusⅡ软件的使用； 2、进一步熟悉和掌握EDA设计流程； 3、学习简单组合、时序电路的EDA设计； 4、学习计数器中二进制码到BCD码的转换技巧； 5、学习实验装置上数码管的输出方法。 (二)设计要求 完成设计、仿真、调试、下载、硬件测试等环节，在EDA实验装置上实现模可变计数器功能，具体要求如下： 1、设置一个按键控制改变模值，按键按下时模为10-99之间（具体数值自行确定）的 数，没按下时模为100-199之间（具体数值自行确定）的数； 2、计数结果用三位数码管十进制显示。 (三)主要仪器设备 3、微机1台 4、QuartusII集成开发软件1套 5、EDA实验装置1套 (四)实验步骤 主要有三个模块 1：一个模20和模119的计数器 2：数码管的显示 3：BCD的调整 源程序： module count (clk,m,en,rst,a,sel,SG,d); input clk,m,en,rst; output [7:0] SG; output [2:0] sel; output a; (* synthesis, keep *) reg clk1; (* synthesis, keep *) wire [3:0] gw,sw,bw; /*(* synthesis, keep *) */reg [3:0]a; reg [11:0] q; reg [11:0] model; reg [7:0] cnt,SG; reg [2:0] sel; reg [0:0]d; output [0:0]d; always @(posedge clk) begin cnt=cnt+1; if (cnt==200) begin clk1=1'b1; cnt=0; end else clk1=1'b0; //200分频，CLK为数码管扫描频率，CLK1为计数频率 if (sel<2) sel=sel+1; else sel=0; end //sel为数码管选择 always @(sel) begin case (sel) 0: a=bw; //0数码管为百位 1: a=sw; //1数码管为十位 2: a=gw; //2数码管为个位 default: a=0; endcase case (a) 0:SG<=8'b00111111; 1:SG<=8'b00000110; 2:SG<=8'b01011011; 3:SG<=8'b01001111; 4:SG<=8'b01100110; 5:SG<=8'b01101101; 6:SG<=8'b01111101; 7:SG<=8'b00000111; 8:SG<=8'b01111111; 9:SG<=8'b01101111; //8段译码值 default: SG=8'b11111111; endcase end always @(m) if (m) model=12'b000000100000; //模值20 else model=12'b000100011001; //模值119 assign gw=q[3:0]; assign sw=q[7:4]; assign bw=q[11:8]; always @(posedge clk1,negedge rst) begin if (!rst) q=0; else if (en) begin if (q 数字电子技术基础自主实验 班级：1201106 学号：1120110618 姓名: 陈振鑫 姓名班级学号 实验日期节次教师签字成绩 实验名称：计数进制可变的计数器设计 一、实验目的 利用74LS138（3线－8线译码器），74LS253（4选1数据选择器），74LS161（同步十进制加法计数器）三个芯片组合，利用清零法组成模数可以改变的加法计数器。 二、实验设备名称，型号 1.实验电路箱 2.直流稳压电源 3.74LS138、74LS253 、74LS161等芯片 4.导线若干 5.数字万用表 74ls138 74ls161 74ls253 三、实验电路图 四、设计思路及方案 设计思路：将计数器的输出作为译码器的输入端，译码数通过数据选择器，输出低点平，利用同步十进制加法计数器74LS161的清零端将计数器清零。 设计方案：电路图如图上图所示，74LS161计数器输出端QdQcQbQa分别与74LS138的输入端B0B1B2和输入使能端E2（高电平有效）相连，译码器的输出端Y0Y1Y6Y7与四选一数据 选择器输入端相连，输出端与计数器清零端相连。当E3＝1，B2B1B0从000到111变化时Y1～Y7分别被选中，当MN分别取00～11时，便可实现改变计数器当进制。 五、实验步骤 1.检查导线通断后按电路图连好电路，QdQcQbQa端接数码显示管，CP端接手动计数脉冲，MN端设为00，检查无误后接通电源； 2.接通电源连续发动计数脉冲至CP端，观察数码显示，使计数器进入主计数循环； 3.按表测量并记录数据； 4.分别设MN＝01，10，11，重复上述步骤； 5.分析实验结果。 六、仿真结果 课程论文 论文题目基于DE2的交通灯设计完成时间 课程名称Verilog语言设计 任课老师 专业 年级 1.交通信号控制器设计要求与思路 1.1设计背景 FPGA是一种用户根据各自需要而自行构造逻辑功能的数字集成电路,其种类很多,内部结构也不同,但共同的特点是体积小、使用方便。本文介绍了用VerilogHDL语言设计交通灯控制器的方法,并在QuartusII系统对FPGA芯片进行编译下载,由于生成的是集成化的数字电路,没有传统设计中的接线问题,所以故障率低、可靠性高,而且体积非常小。本文通过EDA设计，利用VerilogHDL语言模拟仿真交通灯控制电路。 1.2设计要求 根据交通灯控制器要实现的功能，考虑用两个并行执行的always语句来分别控制A方向和B方向的3盏灯。这两个always语句使用同一个时钟信号，以进行同步，也就是说，两个进程的敏感信号是同一个。每个always语句控制一个方向的3种灯按如下顺序点亮，并往复循环：绿灯----黄灯----红灯，每种灯亮的时间采用一个减法计数器进行计数，计数器用同步预置数法设计，这样只需改变预置数据，就能改变计数器的模，因此每个方向只要一个计数器进行预置数就可以。为便于显示灯亮的时间，计数器的输出均采用BCD码，显示由4个数码管来完成，A方向和B方向各用两个数码管。设定A方向红灯、黄灯、绿灯亮的时间分别为:35s、5s、35s，B方向的红灯、黄灯、绿灯亮的时间分别为:35s、5s、35s。假如要改变这些时间，只需要改变计数器的预置数即可。 1.3设计思路 两个方向各种灯亮的时间能够进行设置和修改，此外，假设B方向是主干道，车流量大，因此B方向通行的时间应该比A方向长。交通灯控制器的状态转换表见下表。表中，1表示灯亮，0表示灯不亮。A方向和B方向的红黄绿分别用R1、Y1、G1、R2、Y2、G2来表示。 模可变计数器设计 V e r i l o g语言 Document serial number【NL89WT-NY98YT-NC8CB-NNUUT-NUT108】 模可变计数器设计 (一)实验目的 1、进一步熟悉实验装置和QuartusⅡ软件的使用； 2、进一步熟悉和掌握EDA设计流程； 3、学习简单组合、时序电路的EDA设计； 4、学习计数器中二进制码到BCD码的转换技巧； 5、学习实验装置上数码管的输出方法。 (二)设计要求 完成设计、仿真、调试、下载、硬件测试等环节，在EDA实验装置上实现模可变计数器功能，具体要求如下： 1、设置一个按键控制改变模值，按键按下时模为10-99之间（具体数值自行确定） 的数，没按下时模为100-199之间（具体数值自行确定）的数； 2、计数结果用三位数码管十进制显示。 (三)主要仪器设备 3、微机1台 4、QuartusII集成开发软件 1套 5、EDA实验装置1套 (四)实验步骤 主要有三个模块 1：一个模20和模119的计数器 2：数码管的显示 3：BCD的调整 源程序： module count (clk,m,en,rst,a,sel,SG,d); input clk,m,en,rst; output [7:0] SG; output [2:0] sel; output a; (* synthesis, keep *) reg clk1; (* synthesis, keep *) wire [3:0] gw,sw,bw; /*(* synthesis, keep *) */reg [3:0]a; reg [11:0] q; reg [11:0] model; reg [7:0] cnt,SG; reg [2:0] sel; reg [0:0]d; output [0:0]d; always @(posedge clk) begin cnt=cnt+1; if (cnt==200) begin clk1=1'b1; cnt=0; end else clk1=1'b0; //200分频，CLK为数码管扫描频率，CLK1为计数频率 if (sel<2) sel=sel+1; else sel=0; end //sel为数码管选择 always @(sel) begin case (sel) 0: a=bw; //0数码管为百位 1: a=sw; //1数码管为十位 2: a=gw; //2数码管为个位 default: a=0; endcase case (a) 0:SG<=8'b00111111; 1:SG<=8'b00000110; 2:SG<=8'b01011011; 3:SG<=8'b01001111; 4:SG<=8'b01100110; 5:SG<=8'b01101101; 6:SG<=8'b01111101; 7:SG<=8'b00000111; 8:SG<=8'b01111111; 9:SG<=8'b01101111; //8段译码值 endcase end always @(m) if (m) model=12'b000000100000; //模值20 assign gw=q[3:0]; assign sw=q[7:4]; assign bw=q[11:8]; 课程设计报告 课程设计名称：EDA课程设计课程名称：数字时钟 二级学院：信息工程学院 专业：通信工程 班级：12通信1班 学号：1200304126 姓名：@#$% 成绩： 指导老师：方振汉 年月日 目录 第一部分 EDA技术的仿真 (3) 1奇偶校验器 (3) 1.1奇偶校验器的基本要求 (3) 1.2奇偶校验器的原理 (3) 1.3奇偶校验器的源代码及其仿真波形 (3) 28选1数据选择器 (4) 2.18选1数据选择器的基本要求 (4) 2.28选1数据选择器的原理 (4) 2.38选1数据选择器的源代码及其仿真波形 (5) 34位数值比较器 (6) 3.14位数值比较器的基本要求 (6) 3.24位数值比较器的原理 (6) 3.34位数值比较器的源代码及其仿真波形 (7) 第二部分 EDA技术的综合设计与仿真（数字时钟） (8) 1概述 (8) 2数字时钟的基本要求 (9) 3数字时钟的设计思路 (9) 3.1数字时钟的理论原理 (9) 3.2数字时钟的原理框图 (10) 4模块各功能的设计 (10) 4.1分频模块 (10) 4.2计数模块（分秒/小时） (11) 4.3数码管及显示模块 (13) 5系统仿真设计及波形图........................... 错误！未定义书签。5 5.1芯片引脚图.................................... 错误！未定义书签。5 5.2数字时钟仿真及验证结果 (16) 5.3数字时钟完整主程序 (17) 6课程设计小结 (23) 7心得与体会 (23) 参考文献 (24) 设计数字钟，内有4组可设置的定时开/关，控制一路开关量输出。定时开关的设置分为单次操作(2011年6月25日8：00开2011年6月26日18：00关)，周期操作（如周三8：00 开，周四16：00关）。数码管显示时间（单位秒）与设置值（单位分钟），用发光二极管表示周期与单次操作。 任务安排： （1)设计任务及要求分析 （2)方案比较及认证说明 （3)系统原理阐述，写出设计方案结构图。 （4)软件设计课题需要说明：软件思想，流程图，源程序及程序注释 （5)调试记录及结果分析、 （6)总结 （7)参考资料5篇以上 （8)附录：程序清单 时间安排： 6月24日：安排设计任务；收集资料；方案选择 6月25日：程序设计 6月26——27日：实验室内调试程序并演示 6月28日：撰写报告 7月1日：交能力拓展训练报告 摘要 单片机在电子产品中的应用越来越广泛，特别是51系列的单片机，由于其使用方便、价格低廉等优势，在市场上占有很大的份额。AT89C51就是51系列中的一个比较成熟的型号，它完全兼容51单片机的指令。 本文详细介绍了基于AT89C51单片机的数字电子钟的设计，本电子钟可以实现日期、时间的显示和调整，带有整点提示和一个闹钟，并且可以显示当前气温。 本设计包括硬件设计和软件设计两部分。主要硬件有：三端稳压器LM7805、AT89C51单片机、字符型液晶显示模块HY1602A和若干按键等。软件大致思路为：使用12MHz的晶振，单片机内部的定时器0工作在方式1，每计数50000个机器周期（即50ms）产生一次中断，中断20次就是一秒，这样就可以实现精确计时的目的，不断扫描按键，如果有按键按下，则对按键做出相应的响应。 关键字：单片机；电子钟； LCD1602； 一．实验目的 （1）学习RISC_CPU的基本结构和原理； （2）了解Verilog HDL仿真和综合工具的潜力； （3）展示Verilog设计方法对软/硬件联合设计和验证的意义； （4）学习并掌握一些常用的Verilog语法和验证方法。 二．实验原理 CPU即中央处理单元的英文缩写，它是计算机的核心部件。计算机进行信息处理可分为两个步骤： （1）将数据和程序（即指令序列）输入计算机的存储器中。 （2）从第一条指令的地址起开始执行该程序，得到所需结果，结束运行。CPU的作用是协调并控制计算机的各个部件并执行程序的指令序列，使其有条不紊地进行。因此它必须具有以下基本功能。 ①取指令——当程序忆在存储器中时，首先根据程序入口地址取出一条程序，为此要发出指令地址及控制信号。 ②分析指令——即指令译码，这是对当前取得的指令进行分析，指出它要求什么操作，并产生相应的操作控制命令。 ③执行指令——根据分析指令时产生的“操作命令”形成相应的操作控制信号序列，通过运算器、存储器及输入/输出设备的执行，实现每条指令的功能，其中包括对运算结果的处理以及下条指令地址的形成。 将CPU的功能进一步细化，可概括如下： （1）能对指令进行译码并执行规定的动作； （2）可以进行算术和逻辑运算； （3）能与存储器和外设交换数据； （4）提供整个系统所需要的控制。 尽管各种CPU的性能指标和结构细节各不相同，但它们所能完成的基本功能相同。由功能分析，可知任何一种CPU内部结构至少应包含下面这些部件：（1）算术逻辑运算部件（ALU）； （2）累加器； （3）程序计数器； （4）指令寄存器和译码器； （5）时序和控制部件。 三.实验内容 通过我们自己动手，设计出一个CPU的软核和固核。这个CPU是一个简化的专门为教学目的而设计的RISC_CPU。在设计中我们不但关心CPU总体设计的合理性，而且还使得构成这个RISC_CPU的每一个模块不仅是可仿真的也都可以综合成门级网表。因而从物理意义上说，这也是一个能真正通过具体电路结构而实现的CPU。为了能在这个虚拟的CPU上运行较为复杂的程序并进行仿真，把寻址空间规定为8K（即13们地址线）字节。 四．实验代码 1.源代码 //----------------------------------clk_gen.v------------------------------ `timescale 1ns/1ns //时间单位1ns,时间单位1ns module clk_gen(clk,reset,fetch,alu_ena); //模块名clk_gen,参数列表（clk,reset,fetch,alu_ena）input clk,reset; //输入clk,reset output fetch,alu_ena; //输出fetch,alu_ena wire clk,reset; //wire型变量clk,reset reg fetch,alu_ena; //reg寄存器型变量fetch,alu_ena reg[7:0]state; //reg寄存器型变量8位的state parameter S1=8'b00000001,S2=8'b00000010,S3=8'b00000100,S4=8'b00001000,S5=8'b00010000,S6=8'b001 00000,S7=8'b01000000,S8=8'b10000000,idle=8'b00000000; //参数型定义8位二进制常量s1,s2,s3,s4,s5,s6,s7,s8,idle always@(posedge clk) //always块时钟触发 if(reset) //如果reset为真 begin //执行begin,and顺序块 fetch<=0; //fetch非阻塞赋值赋为0 alu_ena<=0; //alu_ena非阻塞赋值赋为0 state<=idle; //idle非阻塞赋值给state end else //reset为假执行下面begin语句 begin case(state) //case表达式（state） S1:begin alu_ena<=1; //alu_ena非阻塞赋值赋为1 state<=S2; //state非阻塞赋值赋为S2 end S2:begin alu_ena<=0; //alu_ena非阻塞赋值赋为0 state<=S3; //state非阻塞赋值赋为S3 end 数字电路课程设计报告 ——变模计数器 课程设计任务书 一﹑题目：16进制计数器, 计数器的计数模值可变，计数模M从2~16变化，用多路开关控制M的选择。 原始条件：该系统由计数模值设置开关电路、变模控制模块、16进制计数器、显示驱动电路构成。 二、要求完成设计的主要任务如下：（变模计数器输出状态表如表2-1所示。 电路设计框图如图2-1所示。） 图2-1变模计数器设计框图 一、实验目的 1、设计变模计数器，掌握变模计数器的设计方法，实现二~十六进 制之间的转换。 2、掌握中规模集成计数器74LS85的逻辑功能和使用方法 3、计数器的计数模M值可变，多路开关控制M的选择 二、设计理念 变模开关控制电路： 设置三个开关来控制切换A、B、C三个输入端，就可以实现001到111的进制实现功能。 变模控制电路： 计数器四位输出送4-16译码器，译码器输出接16选1数据选择器，数 据选择器控制端接模设置开关电路（拨码开关）。 显示驱动电路： 计数器输出送显示译码器，再送4段LED显示器。 三、实验原理 通过161计数器计数输出送给4-16译码器，再送给选择器，最后显示驱动。通过计数器的计数模值可变，计数模M从2~16变化，用多路控 制M的选择。 根据变模计数器的引脚图，电路图（如下图所示）。进行变模计数器的设计。 四、实验设备 74LS85 一个 74LS161 一个 74LS00 一个 导线若干 面包板一个 电路板一个 电源线一个 五、实验内容 （1）电路图： 手绘电路图（2）各芯片的引脚图 74LS00引脚图 74LS85引脚图 实验九步长可变的加减计数器 一、实验目的 1.掌握加减法计数器以及特殊功能计数器的的设计原理。 2用VHDL语言设计多功能计数器。 二、实验原理 计数分同步计数器和异步计数器，如果按工作原理和使用情况来分那就更多了。 1.加减工作原理 加减计数也称为可逆计数，就是根据计数控制信号的不同，在时钟脉冲的作用下，计数器可以进行加1计数操作或者减1计数操作。 2.变步长工作原理 如步长为3的加法计数器，计数状态变化为0、3、6、9、12……，步长值由输入端控制。在加法计数时，当计数值达到或超过99时，在计数器下一个时钟脉冲过后，计数器清零；在减法计数时，当计数值达到或小于0时，在计数器下一个时钟脉冲过后，计数器也清零。 三、实验内容 1 设计的计数步长可在0～79之间变化 2 通过仿真或观察波形图验证设计的正确性。 3 编译下载验证结果。 四、设计提示 1.注意IF语句的嵌套。 2.注意加减计数状态的变化，计数值由9变0（加法）及由0变9（减法）各位的变化。 由于计数器为十进制计数器，还应考虑进位或借位后进行加6及减6校正。 五、实验报告要求 1.写出多模加减计数器的VHDL源程序。 2.叙述多模加减计数器的工作原理。 SF = ‘1’加标志，SF=’0’减标志 3.画出计数器工作波形图. LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY CHANGABLE IS PORT(CLK,RESET,SF:IN STD_LOGIC; SIZE:IN STD_LOGIC_VECTOR(6 DOWNTO 0); DO:OUT STD_LOGIC_VECTOR(6 DOWNTO 0) ); END ENTITY CHANGABLE; ARCHITECTURE C_SIZE OF CHANGABLE IS SIGNAL C_COUNT: STD_LOGIC_VECTOR(6 DOWNTO 0); BEGIN PROCESS(CLK,RESET,SF,SIZE) V ARIABLE TP:STD_LOGIC_VECTOR(6 DOWNTO 0); BEGIN IF(RESET = '1')THEN C_COUNT<=(OTHERS=>'0'); ELSIF(CLK'EVENT AND CLK = '1')THEN IF(SF='1')THEN TP:=C_COUNT+SIZE; IF(TP>79)THEN C_COUNT<=(OTHERS=>'0'); ELSE C_COUNT<=C_COUNT+SIZE; END IF; ELSE IF(TP < SIZE)THEN C_COUNT<=(OTHERS=>'0'); ELSE C_COUNT<=C_COUNT-SIZE; END IF; END IF; END IF; DO<=C_COUNT; END PROCESS; END ARCHITECTURE C_SIZE; 基于Verilog的课程设计 直流电机的PWM控制 指导老师：翁嘉民 班级：1031电气自动化技术成员：李高峰9112 王俊才9186 孟令朋9143 目录 1．绪论 (3) 直流电机介绍 (3) 1.1.1直流电机的特点 (3) 1.1.2直流电机的应用 (3) 介绍 (4) 介绍 (4) V ERILOG HDL硬件描述语言 (5) 1.4.1V ERILOG HDL硬件描述语言介绍 (5) 1.4.2V ERILOG HDL功能 (5) PWM脉冲宽度调制介绍 (6) 直流电机的PWM控制 (7) 2．设计原理 (8) 设计原理框图 (8) 原理图 (9) 模块设计 (9) 2.3.1 MOTO_TEST模块 (9) 2.3.4计数器模块 (12) 7实训心得 (13) 参考文献 (13) 直流电机的PWM控制器的设计 1．绪论 直流电机介绍 直流电机是实现直流电能与机械能之间相互转换的一种电力机械，按照直流电机的用途分为直流电动机和直流发电机两类。能够将机械能转换成直流电能的电机称为直流发电机；能够将直流电能转换成机械能的电机称为直流电动机。 1.1.1直流电机的特点 从直流电机与交流电机相比中可以看出，直流电机具有优良的调速性能和启动性能。直流电机具有宽广的调速范围，平滑的无级调速特性，可实现频繁的无级快速启动、制动和反转；过载能力大，能承受频繁的冲击负载；能满足自动化生产系统中各种特殊运行的要求。而直流发电机则能提供无脉动的大功率直流电源，且输出电压可以精确地调节和控制。 1.1.2直流电机的应用 直流电机是交通、工矿、建筑等行业中的常见动力机械，是机电行业人员的重要工作对象和工具。在某些要求调速范围广、速度快、精密度高、控制性能优异的场合，直流电机的应用目前仍占有较大的比重，如大型可逆式轧钢机、内燃机车、矿井卷扬机、造纸和印刷机械、宾馆高速电梯、城市电车、电动自行车、龙门刨床、电力机车、地铁列车、船舶机械、大型精密机床和大型起重机等生产机械中。 人民武装学院Verilog HDL课程设计洗衣机控制器的设计 学生姓名: 周云 学号: PB102027115 专业: 电子信息科学与技术 年级: 2010 级 指导老师: 周骅老师 时间: 2011年12月22日 目录 引言...................................................................................................................... - 3 - 一、设计内容...................................................................................................... - 4 - 1.设计内容.................................................................................................... - 4 - 2.功能............................................................................................................ - 4 - 二、洗衣机控制器的工作原理.......................................................................... - 6 - 1. 洗衣机的工作状态.................................................................................. - 6 - 2. 全自动洗衣过程...................................................................................... - 7 - 3.单独执行某个洗衣程序............................................................................ - 8 - 三、洗衣机的状态转换图.................................................................................. - 9 - 1.洗衣机的状态转换图................................................................................ - 9 - 2. 设计思路.................................................................................................. - 9 - 四、设计程序.................................................................................................... - 11 - 1.全自动洗衣机主程序.............................................................................. - 11 - 2.全自动洗衣机测试程序.......................................................................... - 15 - 五、步骤及仿真图............................................................................................ - 17 - 1.在代码提示框架中完成核心子模块wash_ctrl.v的设计 ................... - 17 - 2.对核心子模块wash_ctrl.v 进行时序仿真 ........................................... - 17 - 六、功能图........................................................................................................ - 20 - 1.设计顶层图形文件，编译.................................................................... - 20 - 2.功能引脚锁定.......................................................................................... - 20 - 心得体会............................................................................................................ - 22 - 一种多功能计数器的设计 摘要：计数器在我们的日常生活中用得非常普遍，在计算机和数字化设备中更是无处不在。自动化生产流水线上对产品的计数更为重要，但一般计数器专用性强，一种计数器只能对某一种材料或特性的产品进行计数，在一定程度上限制了它的计数对象。鉴于此，本设计制作一个能对不同材料的产品进行计数的多功能计数器，扩大一般计数器的应用范围。 关键词：产品；传感器；计数器 abstract：counter is widely used in our life， especially in computer and digital equipment. but with the problem of material and property of products on pipelining， it is restricted badly on this tache. one counter may barely count the products of same material， though broad usage， its simplex function at a certain extent restrict its using in depth. considering the disadvantage of counter， the objective of this design is definite， that is we can make a multifunctional counter， which enlarge its scope of application. key words： product； sensor； counter 1 引言 计数器在生产实践中的广泛应用大家有目共睹，计数器是数字化设备的基石，少了计数器，大大影响其功能。但就计数器本身而言， 课程设计 课程名称__EDA技术综合设计与实践__ 题目名称交通灯控制系统 学生学院信息工程学院 专业班级通信工程08（4） 学号 3108002925 学生姓名高高 指导教师李学易 2011 年12 月26 日 基于FPGA 的交通灯控制器的设计 摘要：Verilog 是广泛应用的硬件描述语言，可以用在硬件设计流程的建模、综合和模拟等多个阶段。随着硬件设计规模的不断扩大，应用硬件描述语言进行描述的CPLD 结构，成为设计专用集成电路和其他集成电路的主流。现代城市在日常运行控制中，越来越多的使用红绿灯对交通进行指挥和管理。而一套完整的交通灯控制系统通常要实现自动控制和手动控制去实现其红绿灯的转换。 基于FPGA 设计的交通灯控制系统电路简单、可靠性好。本设计利用Verilog HDL 语言、采用层次化混合输入方式,可控制4个路口的红、黄、绿、左转四盏信号灯,让其按特定的规律进行变化。在QUARTUSⅡ下对系统进行了综合与仿真。仿真结果表明系统可实现十字路口红绿灯及左转弯控制和倒计时显示，并能够自动控制交通灯转变。通过应用Verilog HDL 对交通灯控制器的设计，达到对Verilog HDL 的理解 关键词：FPGA；交通灯自动控制；V erilog HDL；Quartus Ⅱ 1.交通信号控制器设计要求与思路 1.1设计要求 在交通灯系统中（图1）,路口1、2、3、4均需要红、黄、绿、左转四盏灯(用RYGL分别表示) ,并且每个路口都需要一个倒数的计时器,假设绿灯每次维持的时间是40 s ,黄灯为5 s ,左转灯10s，红灯60s，黄灯亮时以一定的频率闪动。交通灯系统大多是自动控制来指挥交通的,但有时需要由交警手动控制红绿灯,所以要求设 计的该交通信号系统需要具有该功能。 实现设计目标如下： （1）设计一个十字路口的交通灯控制电路，每条路配有红、黄、绿交通信号灯，通过电路对十字路口的两组交通灯的状态实现自动循环控制； （2）实现东西车道和南北车道上的车辆交替运行，绿灯每次维持的时间是40 s ,黄灯为5 s ,左转灯10s，红灯60s； （3）要求黄灯亮5 秒后，红灯才能转为绿灯，黄灯亮时以一定的频率闪动； （4）东西车道和南北车道每次通行的时间不同且可调； 图1 交通灯系统示意图 实验六 Verilog设计分频器/计数器电路 一、实验目的 1、进一步掌握最基本时序电路的实现方法； 2、学习分频器/计数器时序电路程序的编写方法； 3、进一步学习同步和异步时序电路程序的编写方法。 二、实验内容 1、用Verilog设计一个10分频的分频器，要求输入为clock（上升沿有效），reset （低电平复位），输出clockout为4个clock周期的低电平，4个clock周期的高电平），文件命名为。 2、用Verilog设计一异步清零的十进制加法计数器，要求输入为时钟端CLK（上升沿）和异步清除端CLR（高电平复位），输出为进位端C和4位计数输出端Q，文件命名为。 3、用Verilog设计8位同步二进制加减法计数器，输入为时钟端CLK（上升沿有效）和异步清除端CLR（低电平有效），加减控制端UPDOWN，当UPDOWN为1时执行加法计数，为0时执行减法计数；输出为进位端C和8位计数输出端Q，文件命名为。 4、用VERILOG设计一可变模数计数器，设计要求：令输入信号M1和M0控制计数模，当M1M0=00时为模18加法计数器；M1M0=01时为模4加法计数器；当M1M0=10时为模12加法计数器；M1M0=11时为模6加法计数器，输入clk上升沿有效，文件命名为。 5、VerilogHDL设计有时钟时能的两位十进制计数器，有时钟使能的两位十进制计数器的元件符号如图所示，CLK是时钟输入端，上升沿有效；ENA是时钟使能控制输入端，高电平有效，当ENA=1时，时钟CLK才能输入；CLR是复位输入端，高电平有效，异步清零；Q[3..0]是计数器低4位状态输出端，Q[7..0]是高4位状态输出端；COUT是进位输出端。 三、实验步骤 实验一：分频器 1、建立工程 西安电子科技大学 长安学院课程设计实验报告 姓名： 学号： 指导老师： 自动计数器课程设计 摘要：自动计数器在日常生活中屡见不鲜，它是根据不同的情况设定的，能够通过技术功能实现一些相应的程序，如通过自动计数器来实现自动打开和关闭各种电器设备的电源。广泛用于路灯，广告灯，电饭煲等领域。 自动计数器给人们生产生活带来了极大的方便，而且大大地扩展了自动计数器的功能。诸如自动定时报警器、按时自动打铃、时间程序自动控制、定时广播、自动启闭电路，定时开关烤箱、甚至各种定时电器的自动启用等，所有这些，都是以自动计数器为基础的。由于它的功能强劲，用途广泛，方便利用，所以在这个电子科技发展的时代，它是一个很好的电子产品。如在洗衣机的定时控制以及路灯等一些人们不能再现场控制的操控。都可以利用自动计数器来完成这样的功用。可见此系统所能带来的方便和经济效益是相当远大的。因此，研究自动计数器及扩大其应用，有着非常现实的意义。 本次课设设计是检验理论学习水平、实践动手能力及理论结合实际的能力，要求具有一定的分析处理问题能力和自学能力的一个比较重要得实践课程。通过这样的过程，使我们的论文及实践水平有一次较为全面的检查，同时也使我们硬件方面的能力有所提高，对以后的学习有这非常重要的意义。 关键词：电器设备；自动计数器；电源 指导老师签名： 1. 设计任务及方案 1.1设计任务 设计并制作一个自动计数器，NE555构成时钟信号发生器，CD4518为二，十进制加计数器，CD4543为译码驱动器，调节R17课调节555的震荡频率，C1为充放电电容，电容越大，充点时间越长，振荡频率越低。 介绍了一种新型的自动计数器设计方法，以NE555构成计数脉冲信号发生器，CD4518为二/十进制加法计数器，CD4543为译码驱动器，与按键、数码管等较少的辅助硬件电路相结合，实现对LED数码管进行控制。本系统具有体积小、硬件少、电路结构简单及容易操作等优点。 本计数器可将机械或人工计数方式变为电子计数，并且采用ＬＥＤ数码显示，简单直观，可适用于诸多行业，以满足现代生产、生活等方面的需求。随着生产技术的不断改善和提高，在现代化生产的许多场合都可以看到计数器的使用。本计数器具有低廉的造价以及控制简单等特点。通过对计数脉冲的转换可使本计数器应用更为广泛。 2.电路原理 2.1 元器件的设计与参数 本小组设计的电路原理图所涉及的元器件有：电压为+5V的直流稳压电源；最大电阻为100K的滑动变阻器R17一个；有极性电容C1一个；无极性电容C2和C3; 开关SW一个；电阻R1~~R16总共16个；芯片有：NE555,CD4518,CD4543;以及共阴极7段数码显示器两个。东南大学可变步长计数器
数字系统设计与verilog HDL课程设计
模可变计数器设计(Verilog语言)概览
计数进制可变的计数器设计
verilog课程设计—交通灯
模可变计数器设计Verilog语言
Verilog HDL数字时钟课程设计
定时计数器设计.
Verilog课程设计
变模计数器
实验九_步长可变的加减计数器
基于Verilog的课程设计
Verilog HDL课程设计
一种多功能计数器的设计
verilog课程设计—交通灯1
实验六verilog设计分频器计数器电路答案
自动计数器课程设计..