锁相环

如今，数字电路，特别是大规模集成数字电路技术的发展，给通信技术领域的发展提供了更有力的支持。各种电子产品潮水般涌现入各个领域。电子线路以其制作简单、易于控制、可靠性强、体积小、成本低廉等优点，以广泛应用于各个行业，电子产品无处不在，电子技术无处不用。随着新器件的不断面市，新电路出现了更多的新功能，新的设计如雨后春笋般涌现！电子系统设计的多样化和复杂化的发展趋势，推动着EDA（电子设计自动化）软件的发展和完善进程。

传统的实现载波提取的部件通常是由CMOS 集成电路构成4046数字锁相环，中小规模TTL 集成电路74系列构成平方律部件和分频电路。这类的载波提取部件工作频率低，可靠性差。正因为大规模数字电路的发展，现在可将数字锁相环，平房律部件以及分频器直接写入FPGA，完成载波提取的功能。

现场可编程门阵列(FPGA)的出现是超大规模集成电路技术和计算机辅助设计技术发展

的结果。FPGA 器件集成度高、体积小，具有通过用户编程实现专门应用的功能。他允许电路设计者利用基于计算机的开发平台，经过设计输入、仿真、测试和校验，直到达到预期的结果。使用FPGA 器件可以大大缩短系统的研制周期，减少资金投入。更吸引人的是，采用FPGA 器件可以将原来的电路板级产品集成为芯片级产品，从而降低了功耗，提高了可靠性，同时还可以很方便地对设计进行在线修改。FPGA 器件成为研制开发的理想器件，特别适合产品地样机开发和小批量生产，因此有时人们也把FPGA 称为可编程的ASIC。另一方面，20世纪90年代以后高精密度PLD 在生产工艺、器件地编程和测试技术等方面都有了飞速的发展。例如CPLD 的集成度一般可达数千甚至上万门，ALTERA 公司推出的EPM9560，其单密度达到12000个可用门，包括多达50个宏单元，216个用户I/O 引脚，

并能提供15ns 的脚至脚延时，16位计数器的最高工作频率为118MHZ。可编程逻辑器件的技术的高速发展。技术上使传统的“自下而上”的设计方法，变为一种新的“自顶向下”的设计方法，设计者可以利用计算机对系统进行方案设计和功能划分，系统的关键电路可以采用一片或几片专用的集成电路（ASIC）来实现，因而使系统的体积、重量减小，功耗降低，而且具有高性能、高可靠性和保密性好等有点。

本次毕设运用FPGA 进行实现，在技术上跟上了时代的发展。该设计过程中用到了Altera 公司的可编程逻辑器件EPM7064SLC44-10。这种芯片是Altera 公司生产的MAX7000系列。MAX7000系列是Altera 公司速度最快的高速可编程逻辑器件系列，是采用先进的CMOS EEPROM 技术制造的EPLD。MAX7000系列（包括MAX7000A、MAX7000E 和MAX7000S）的集成度为600～10000可用门，32～1024个宏单元，以及36～212个用户I/O 引脚。这些基于EEPROM 的器件能够提供快至4.5ns 的组合传输延迟，16位计数器工作频率可达192.3MHz。此外，MAX7000的输入寄存器的建立时间非常短，能提供多个系统时钟且由可编程的速度/功耗控制。MAX7000E 是MAX7000系列的增强型，具有更高的集成度。MAX7000S 器件也具有MAX7000E 期间的增强特性，通过工业标准四引脚JTAG 接口实现在

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本次毕业设计采用的是直接法提取载波，设计中的全数字锁相环设计实现方式思路综合了触发型数字锁相环路（FF-DPLL）和超前-滞后型数字锁相环路（LL-DPLL）的设计思路，鉴相器使用的是触发型数字锁相环路（FF-DPLL）中的触发型鉴相器其中的一类：异或门鉴相器，而数字环路滤波器（DLF）和数控振荡器（DCO）则按照导前-滞后型数字锁相环路（LL-DPLL）的设计思路实现。

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EDA技术、ASIC技术、FPGA和VHDL语言的介绍

1.1EDA技术介绍

随着半导体技术、集成技术和计算机技术的发展，电子系统的设计方法和设计手段发生了很大的变化。特别是进入到20世纪如年代以后，EDA(电子设计自动化)技术的发展和普及给电子系统的设计带来了革命性的变化，并已渗透到电子系统设计的各个领域。

EDA技术的狭义定义为以大规模可编程逻辑器件为设计载体，以硬件描述语言为系统逻辑描述的主要表达方式，以计算机、大规模可编程器件的开发软件及实验开发系统为设计工具，自动完成用软件方式描述的电子系统到硬件系统的逻辑编译、逻辑化简、逻辑分割、逻辑综合及优化、布局布线、逻辑仿真，直至完成对于特定目标芯片的适配编译、逻辑映射、编程下载等工作，最终形成集成电子系统或专用集成芯片的一门多学科融合的新技术。

在半导体技术方面，可编程技术被广泛地应用到器件的设计上，给数字系统的设计带来了很大的灵活性。传统的数字系统设计只能对电路板进行设计，通过设计电路板来实现系统功能。利用EDA工具，采用可编程器件，通过设计芯片宋实现系统功能，这种方法称为基于芯片的设计方法。新的设计方法能够由设计者定义器件的内部逻辑和管脚，将原来由电路板设计完成的大部分工作放在芯片的设计中进行。这样不仅可以通过芯片设计实现多种数字逻辑系统功能，而且由于管脚定义的灵活性，大大减轻了电路图设计和电路板设计的工作量和难度，从而有效地增强了设计的灵性，提高了工作效率。同时，基于芯片的设计可以减少芯片的数量，缩小系统体积，降低能源消耗，提高系统的性能和可靠性。

可编程逻辑器件和EDA技术给今天的硬件系统设计者提供了强有力的工具，使得电子系统的设计方法发生了质的变化。传统的“固定功能集成块+连线”的设计方法正逐步地退出历史舞台，而基于芯片的设计方法正在成为现代电子系统设计的主流。现在，只要拥有一台计算机、—套相应的EDA软件和空白的可编程逻辑器件芯片，在实验室里就可以完成数字系统的设计和生产。可以说，当今的数字系统设计已经离不开可编程逻辑器件和EDA设计工具。

1.2ASIC技术

现代电子产品的复杂度日益加深，一个电子系统可能由数万个中小规模集成电路构成，这就带来了体积大、功耗大、可靠性差的问题，解决这一问题的有效方法就是采用ASIC(Application Specific Integrated Circuits)芯片进行设计。ASIC(Application Specific Integrated Circuits)直译为“专用集成电路”，它是面向专门用途的电路，以此区别于标准逻辑(Standard Logic)、通用存储器、通用微处理器等电路。目前在集成电路界，朋汇被认为是用户专用集成电路(Customer Specific IC)．即它是专门为一个用户设计和制造购。换言之，它是根据某一用户的特定要求，

ASIC的概念早在20世纪60年代就有人提出，但由于当时设计自动化程度低，加上工艺基础、市场和应用条件均不具备．因而没有得到适时发展。进入20世纪80年代后，随着半导体集成电路的工艺技术、支持技术、设计技术、测试评价技术的发展，汇集成度大大提高，电子整机、电子系统高速更新换代的竞争态势不断加强，为开发周期短、成本低、功能强、可靠性高以及专利性与保密性好的专用集成电路创造了必要而充分的发展条件，并很快形成了用ASIC取代中、小规模集成电路来组成电子系统或整机的技术热潮。

ASIC按照设计方法的不同可分为：全定制ASIC，半定制ASIC，可编程ASIC（也称为可编程逻辑器件）。设计全定制ASIC芯片时，设计师要定义芯片上所有晶体管的几何图形和工艺规则，最后将设计结果交由IC厂家掩膜制造完成。优点是：芯片可以获得最优的性能，即面积利用率高、速度快、功耗低。缺点是：开发周期长，费用高，只适合大批量产品开发。半定制ASIC芯片的版图设计方法有所不同，分为门阵列设计法和标准单元设计法，这两种方法都是约束性的设计方法，其主要目的就是简化设计，以牺牲芯片性能为代价来缩短开发时间。

1.3FPGA、CPLD技术的介绍

FPGA是英文Field Programmable Gate Array的缩写，即现场可编程门阵列，可编程逻辑芯片与上述掩膜ASIC的不同之处在于：设计人员完成版图设计后，在实验室内就可以烧制出自己的芯片，无须IC厂家的参与，大大缩短了开发周期。可编程逻辑器件自七十年代以来，经历了PAL、GAL、CPLD、FPGA几个发展阶段，其中CPLD/FPGA属于高密度可编程逻辑器件，目前集成度已高达200万门/片，它将掩膜ASIC集成度高的优点和可编程逻辑器件设计生产方便的特点结合在一起，特别适合于样品研制或小批量产品开发，使产品能以最快的速度上市，而当市场扩大时，它可以很容易的由掩膜ASIC实现，因此开发风险也大为降低。上述ASIC芯片，尤其是CPLD/FPGA器件，已成为现代高层次电子设计方法的实现载体。FPGA是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。

FPGA采用了逻辑单元阵列LCA（Logic Cell Array）这样一个新概念，内部包括可配置逻辑模块CLB（Configurable Logic Block）、输出输入模块IOB（Input Output Block）和内部连线（Interconnect）三个部分。FPGA的基本特点主要有：1）采用FPGA设计ASIC电路，用户不需要投片生产，就能得到合用的芯片。

2）FPGA可做其它全定制或半定制ASIC电路的中试样片。

3）FPGA内部有丰富的触发器和I／O引脚。

4）FPGA是ASIC电路中设计周期最短、开发费用最低、风险最小的器件之一。

5）FPGA采用高速CHMOS工艺，功耗低，可以与CMOS、TTL电平兼容。

可以说，FPGA芯片是小批量系统提高系统集成度、可靠性的最佳选择之一。

FPGA的品种很多，有XILINX的XC系列、TI公司的TPC系列、ALTERA公司的FIEX 系列等。

FPGA是由存放在片内RAM中的程序来设置其工作状态的，因此，工作时需要对片内的RAM进行编程。用户可以根据不同的配置模式，采用不同的编程方式。加电时，FPGA 芯片将EPROM中数据读入片内编程RAM中，配置完成后，FPGA进入工作状态。掉电后，FPGA 恢复成白片，内部逻辑关系消失，因此，FPGA能够反复使用。FPGA的编程无须专用的FPGA 编程器，只须用通用的EPROM、PROM编程器即可。当需要修改FPGA功能时，只需换一片EPROM即可。这样，同一片FPGA，不同的编程数据，可以产生不同的电路功能。因此，FPGA 的使用非常灵活。

FPGA有多种配置模式：并行主模式为一片FPGA加一片EPROM的方式；主从模式可以支持一片PROM编程多片FPGA；串行模式可以采用串行PROM编程FPGA；外设模式可以将FPGA作为微处理器的外设，由微处理器对其编程。

CPLD（Complex Programmable Logic Device）复杂可编程逻辑器件，内部结构为“与或阵列”。该结构来自于典型的PAL、GAL器件的结构。任意一个组合逻辑都可以用“与—或”表达式来描述，所以该“与或阵列”结构能实现大量的组合逻辑功能。CPLD 是最新型的可编程逻辑器件，几乎可适用于所有的门阵列和各种规模的数字集成电路，它的诸多特点使其特别适合于产品的样品开发与小批量生产。CPLD主要是由可编程逻辑单元围绕中心的可编程互连矩阵单元组成，其中LMC逻辑结构较复杂，并具有复杂的I/O 单元互连结构，可由用户根据需要生成特定的电路结构，完成一定的功能。到90年代，CPLD发展更为迅速，不仅具有电擦除特性，而且出现了边缘扫描机在线可编程等高级特性。Altera公司生产的MAX+PlusⅡ可编程逻辑开发软件，提供了一种与工作平台、器件结构无关的设计环境。用户无需十分精通CPLD内部的复杂结构，只要从集成软件包的元件库中调入原理图，它使Altera通用CPLD系列设计者能方便的进行设计输入，支持文本、图形和波形等设计输入方法，可任意组合建立起有层次的单器件或多器件设计，并支持多种标准CAD设计输入，也可用硬件语言AHDL/VHDL来描述复杂的设计。他也支持快速设计处理，包括MAX+PlusⅡ编译、设计规则检查、逻辑综合与试配、多器件划分、自动错误定位等。此外，他的校验与编程包括定时仿真、功能仿真、多器件仿真、定时分析和期间编程，还支持标准CAE设计校验。

1.4VHDL语言的介绍

硬件描述语言（HDL-Hardware Description Language）是一种用于设计硬件电子系统的计算机语言，它用软件编程的方式来描述电子系统的逻辑功能、电路结构和连接形式，与传统的门级描述方式相比，它更适合大规模系统的设计。例如一个32位的加法器，利用图形输入软件需要输入500至1000个门，而利用VHDL语言只需要书写一行A=B+C即可，而且VHDL语言可读性强，易于修改和发现错误。早期的硬件描述语言，如ABEL-HDL、AHDL，是由不同的EDA厂商开发的，互相不兼容，而且不支持多层次设计，

1985年美国国防部正式推出了VHDL(Very High Speed IC Hardware Description Language)语言，1987年IEEE采纳VHDL为硬件描述语言标准（IEEE STD-1076）。VHDL是一种全方位的硬件描述语言，包括系统行为级、寄存器传输级和逻辑门级多个设计层次,支持结构、数据流、行为三种描述形式的混合描述，因此VHDL几乎覆盖了以往各种硬件描述语言的功能，整个自顶向下或自底向上的电路设计过程都可以用VHDL来完成，先从系统级功能设计开始，对系统高层模块进行行为描述和功能仿真。系统的功能验证完成后，将抽象的高层设计自项向下逐级细化，直到与所用可编程逻辑器件相对应的逻辑描述。另外，VHDL还具有以下优点：VHDL的宽范围描述能力使它成为高层次设计的核心，将设计人员的工作重心提高到了系统功能的实现与调试，只需花较少的精力用于物理实现。VHDL可以用简洁明确的代码描述来进行复杂控制逻辑的设计，灵活且方便，而且也便于设计结果的交流、保存和重用。VHDL语言还可以描述与工艺有关的信息，工艺参数可以通过设计文件语言参数来调整，不会因工艺变化与发展而使VHDL设计过时，方便了工艺的转换。VHDL是一个标准语言，为众多的EDA厂商支持，因此移植性好。

载波提取原理

同步是通信系统中一个重要的实际问题。当采用同步解调或相干检测时，接收端需要提供一个与发射端调制载波同频同相的相干载波。这个相干载波的获取就称为载波提取或称为载波同步。通信系统中的同步又可分为载波同步、位同步、帧同步、网同步几大类。数字通信中，除了有载波同步的问题外，还有位同步的问题。因为消息是一串连续的信号码元序列，解调时常需知道每一个码元的起止时刻。因此，接收端必须产生一个用作定时脉冲序列，它和接收的每一个码元的起止时刻一一对齐。我们把在接收端产生与接收码元的重复频率和相位一致的定时脉冲序列的过程称为码元同步或位同步，而称这个定时脉冲序列为码元同步脉冲或位同步脉冲。数字通信中的消息数字流总是用若干码元组成一个"字"，又用若干"字"组成一"句"。因此，在接收这些数字流时，同样也必须知道这些"字"、"句"的起止时刻，在接收端产生与"字"、"句"起止时刻相一致的定时脉冲序列，统称为群同步或者帧同步。当通信是在两点之间进行时，完成了载波同步、位同步和帧同步之后，接收端不仅获得了相干载波，而且通信双方的时标关系也解决了，这时，接收端就能以较低的错误概率恢复出数字信息。然而，随着数字通信的发展，特别是计算机通信及计算机网络的发展，通信系统也由点对点的通信发展到多点间的通信，

这时，多个用户相互联结而组成了数字通信网。显然，为了保证通信网内各用户之间可靠地进行数据交换，还必须实现网同步，即在整个通信网内有一个统一的时间节拍标准。

在通信系统中，同步具有相当重要的地位。通信系统能否有效地、可靠地工作，很大程度上依赖于有无良好的同步系统。同步系统性能的降低，会直接导致通信系统性能的降低，甚至使通信系统不能工作。可以说，在同步通信系统中，同步是进行信息传输的前提，正因为如此，为了保证信息的可靠传输，要求同步系统应有更高的可靠性。

提取载波的方法一般分为两类：一类是在发送有用信号的同时在适当的频率位置上，插入一个(或多个)称作导频的正弦波，接收端就由导频提取出载波，这类方法称为插入导频法，接受端可以用锁相环路的窄带跟踪性能来提取这个导频；另一类是不用专门发送导航而在接收端直接从发送信号中提取载波，常用的相移键控信号等，在其信号中并不含有载频的分量，用普通的锁相环路无从提取，需设计特殊的锁相环路，即所谓抑制载波跟踪环，才能完成载波同步的功能，这类方法称为直接法。

在抑制载波系统中无法从接收信号中直接提取载波。例如：DSB、VSB、SSB 和2PSK 本身都不含有载波分量或含有一定的载波分量也难以从已调信号中分离出来。为了获取载波同步信息，可以采取插入导频的方法。插入导频是在已调信号的频谱中再加入一个低功率的线谱（其对应的正弦波形即称为导频信号）。在接收端可以容易地利用窄带滤波器把它提取出来，经过适当的处理形成接收端的相干载波。显然，导频的频率应当与载频有关或者就是载频。

插入导频的传输方法有多种，基本原理相似。这里仅介绍抑制载波的双边带信号（DSB）的插入导频法。在DSB 信号中插入导频时，导频的插入位置应该在信号频谱为零

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线

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2.1所示为插入导频的一种方法，从载频图可以看出，在载频处，已调信号的频谱分量为零，载频附近的频谱分量也很小，这样就便于插入导频以及解调适时易于滤出它。插入的导频并不是加入调制器的载波，而是将该载波移相90°后的"正交载波"。其发端原理图如图2.2所示。当发射端使用90°移相后的正交载波作为导频信号时，在接收端低通滤波器的输出中没有直流分量如图2.1；将载波频率的信号直接作为导频信号，这时，在接收端低通滤波器中可以观察到有直流分量存在，如图2.2所示。这个直流分量将通过低通滤波器对数字信号产生影响，这就是在发射端插入正交导频信号的原因。

图2.1插入导频法一

图2.2插入导频法一的原理图

另外，插入导频法提取载波要使用窄带滤波器，这个窄带滤波器也可以用锁相环来代替，这是因为锁相环本身就是一个性能良好的窄带滤波器，因而使用锁相环后，载波提取的性能将有改善。

本设计方案采用直接法提取载波，在直接法中，抑制载波的双边带信号虽然不包含载波分量，但对该信号进行某些非线性变换后，就可以直接从其中提取出载波分量来。通常使用的直接法有平方变换（平方环）法和同相正交环法（Costas法）。

2.1平方变换法和平方环法

设调制信号为m(t),m(t)中无直流分量，则抑制载波的双边带信号为

m(t)cos t

c ω接收端将该信号进行平方变换，即经过一个平房律部件后就得到

e(t)＝m (t)cos t＝m (t)／2＋m (t)cos2t／2

22c ω22c ω由上面的式子可以看出，虽然前面假设了m(t)中无直流分量，但m (t)却有直流分量，2而e(t)表示式的第二项中包含有2频率的分量。若用一窄带滤波器将2频率分量滤c ωc ω出，在进行二分频，就获得所需的载波。根据这种分析所得出的平方变换法提取载波的方框图如图2.3所示。若调制信号m(t)=1，该抑制载波的双边带信号就成为二相移相±信号，这时

e(t)＝[m(t)cos t]=1／2+cos2t／2

c ω2c ω因而，用图1.3所示的方框图同样可以提取出载波。

图2.3平方变换法示意图

由于提取载波的方框图中用了一个二分频电路，故提取出的载波存在180°的相位含糊问题。对于移相信号而言，解决这个问题的常用方法是采用前面已介绍过的相对相移。

平方变换法提取载波方框图中的2f 窄带滤波器若用锁相环代替，就称为平方环法c 提取载波。由于锁相环具有良好的跟踪、窄带滤波和记忆性能，平方环法比一般的平方变换法具有更好的性能。因此，平方环法提取载波应用较为广泛。

2.2科斯塔斯（Costas）环法

该方法也称为同相正交环法，是另一种常用的载波提取方法。加于两个相乘器的本地信号分别为压控振荡器的输出信号cos(t+)和它的正交信号sin(t+),一般设c ωθc ωθ置为与要提取的载波频率非常接近的频率值,因此通常称这种环路为同相正交环，有时也称这种环路为科斯塔斯（Costas）环。需要指出的是，Costas 环的工作频率是载波频率本身，而平方环的工作频率是载波频率的两倍。因此当载波频率较高时，Costas 环可以更容易实现且具有相对较高的可靠性。另外，通信系统中常使用多相位移相调制，同样可以使用类似平方法和多相Costas 环的方法实现载波信号的提取。如图2.4所示就是一个四相位Costas 环法的载波提取电路原理图。

图2.4科斯塔斯（Costas）环法示意图

两种载波提取方法的比较：

直接法的优缺点主要表现在以下几方面：

(1)不占用导频功率．因此信噪功率比可以大一些；

(2)可以防止插入导频法中导频和信号间由于滤波不好而引起的互相干扰，也可以防止

信道不理想引起导频相位的误差；

(3)有的调制系统不能用直接法（如SSB系统）。

插入导频法的优缺点主要表现在以下几方面：

(1)有单独的导频信号，一方面可以提取同步载波，另一方面可以利用它作为自动增益控制；

(2)有些不能用直接法提取同步载波的调制系统只能用插入导频法；

(3)插入导频法要多消耗一部分不带信息的功率。因此，与直接法比较，在总功率相同条件下实际信噪功率比要小一些。

考虑到VHDL的特点和可操作性，本设计采用平方环法进行载波提取。将平方变换法中的2fc的窄带滤波器替换为锁相环即为平方环法。图2.5所示的是平方环的原理图。

图2.5平方环法示意图

载波同步系统的性能

载波同步系统的主要性能指标是效率、精度、同步建立时间和同步保持时间。在以上四个性能指标中，对于效率的指标没有必要讨论，因为载波提取的方法本身就确定了效率的高低。所谓高效率就是为了获得载波信号尽量少消耗发送功率。用直接法提取裁波时，发端不专门发送导频，因而效率高。而用插入导频法时，由于插入导频要消耗一部分功率因而使系统的效率降低。因此，下面主要对其它三个指标作必要的讨论。

3.1精度

所谓高精度，就是提取出的载波应是相位尽量精确的相干载波也就是相位误差应该尽量小。

相位误差通常由稳态相差和随机相差组成，稳态相差主要是指载波信号通过同步信号提取电路以后在稳态下所引起的相差。随机相差是由于随机噪声的影响而引起同步信号的相位误差。实际的同步系统中，由于同步信号提取电路的不同．信号和噪声形式的不同，相位误差的计算方法也就不同。

3.1.1稳态相差?

当利用窄带滤波器提取载波时，假设所用的窄带滤波器为一个简单的单调谐回路，其Q 值一定。那么，当回路的中心频率ω0载波频率ω1不相等时，就会使输出的载波同步信号引起一个稳态相差Δφ。若ω0与ω1之差为Δω，且Δω较小时，可得

(2.1)

由式（2.1）可见Q 值越高，所引起的稳态相差越大。当利用锁相环构成同步系统时，当锁相环压控振荡器输出与输入载波信号之间会存在频率差

时，它也会引起稳态相差。该稳态相差可以表示式(2.2)(2.2)

式中

为环路直流增益。只要使足够大，就可以足够小。同时观察式(2.1)和式(2.2)可以看到，无论采用何种方法进行载波同步的提取，

都是产生稳态相位误差的重要因素。3.1.2随机相差

由于随机的高斯噪声叠加在载波信号上，会使载波同步信号产生随机的相位误差。公式(2.3)给出了一个载波信号(设初始相位为零)叠加上高斯噪声后的相位分布为

（2.2）

式中，为概率积分：

()x φ------------------------------

装----------------

订-----------------线

----------------------------------cos 21()[1)2r r f e e θθθφθπ?=+

2/2

()x t

x e dt

φ?

?∞

=

当信噪比较大，即式中的

x较大时，由可近似为

()x

φ

(2.5)

2/2

()1

x

x

φ

?

≈?

把它代入式（2.3）后得

(2.6)

sin2

()r

f eθ

θθ?

=

上式是载波信号加噪声后的相位分布，因为已假设载波信号的初始相位为零，故所得实际上就是相位误差的分布。如果再设较小，即得

()

fθ

n

θ

()

n

fθ

n

θ

(2.7)

2

()n r

n

fθ

θ?

=

将式2.4与正态分布的表示式相比就可看出，随机相差的方差与信噪比r有如下

n

θ2

n

θ

的关系

(2.8)

2

1

2

n r

θ=

这样，对一个载波同步系统来说，不仅可以用信噪比r，也可用来衡量随机相差的大

2

n

θ

小。在后面讨论同步系统的性能时，我们将用随机相差的均方根值来衡量随机相差，

n

θ

称它为相位抖动，即有

?

σ

(2.9)

?

σ==

下面以窄带滤波器提取载波为例来分析所产生的随机相差。若已知该滤波器的电压传输函数，噪声为高斯白噪声，其单边功率谱密度为，则可求出该滤波器的等效噪声带

宽。例如，对于由LC元件组成的单回路，其等效噪声带宽为(2.10)

式中，Q为贿赂的品质因数；为窄带滤波器的中心频率。经过窄带滤波器后的噪声功率就为，于是仅考虑高斯白噪声情况下，窄带滤波器的输出信噪比为(2.11)然后由式2.8就可以计算出随机相差。

由式(2.9)、(2.10)、(2.11)可见，滤波器的Q值越高，随机相差越小。但由式(2.1)又可以看出，Q值越高，稳态相差约大。可见，在用这种窄带滤波器提取载波时，稳态

相差和随机相差对其Q值的要求是相互矛盾的。

3.2建立时间和保待时间

载波同步系统的建立时间和保持时间也将以锁相环提取载波来作讨论。

r

t

t

我们仍假设所用的窄带滤波器为一简单的单调谐回路，并设回路的谐振频率与Q值已

ω经给定。如果在t＝0时刻将信号接入回路，则表示输出电压建立过程的电压表示式为

(2.10)

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装

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订

-----------------

线

----------------------------------

ω

2.10）的曲线示于图2．1。曲线的起始部分，包络逐渐增大。设t＝时输出电压s t u()的包络达到KU，认为这时同步信号已建立，将u()的表示式代入式（2.10）中，

s t s t 可求得(2.11)

同理，如果在t＝0时将接入回路的信号断开，则表示回路输出信号保持过程的电压表示式为

(2.12)

020()cos t Q u t Ue t ωω?=式（2.12）示于图3.1曲线的末尾部分，其包络逐渐衰减。也设t＝时输出电压u()s t s t 的包络达到KU，认为此时同步信号已经消失。将达一条件代入式(2.11）后，就可求得保持时间为

(2.13)

021ln s Q t k ω=如果用建立时间和保持时间内的载波周期数内和从来表面则由式(2.11)和式(2.12)s N 可得

(2.14)01ln 1s s Q N t f k π==?(2.15)0001ln 1Q N t f k π

==?通常令k=1/e，则可求得=0.14Q (2.16)0N =0.318Q (2.17)s N 图3.1载波同步的建立与保持

由式(2.16)和式(2.17)可以看出，建立时间短和保持时间长也是有矛盾的，Q 值高，保持时间虽然可以长，但建立时问也长了。反之，若Q 值低，建立时间虽然短，但保持时间也短了。

------------------------------装

----------------

订-----------------

线

----------------------------------021ln 1s Q t k ω=?

全数字锁相环（DPLL）

4.1概述

锁相环路已在模拟和数字通信及无线电电子学等各个领域中得到了极为广泛的应用，特别是在数字通信的调制解调和位同步中常常要用到各种各样的锁相环。锁相就是利用输入信号与输出信号之间的相位误差自动调节输出相位使之与输入相位一致，或保持一个很小的相位差。模拟锁相环路（APLL）已在模拟和数字通信已经无线电电子学领域获得极为广泛的应用。随着大规模、超高速数字集成电路的发展以及计算机的普及运用，为研究和制作全数字锁相环路（ADPLL）提供了极为有利的条件。数字锁相环是在模拟锁相环的基础上发展起来的。开始，只是把模拟环路的部分数字化，后来才出现了全数字锁相环路。数字锁相环除具有数字电路的优点外，还解决了若干模拟环遇到的难题，如直流零点漂移、部件饱和、必须进行初始校准等，此外还具有对离散样值的实时处理能力。所谓全数字化，就是环路部件数字化，采用数字鉴相器（DPD）、数字环路滤波器（DLF）、数控振荡器（DCO）构成的锁相环。目前，全数字锁相环路研究日趋成熟，并已制成全数字化锁相环路FSK 信号解调器、PSK 信号解调器、位时钟提取器及同步载

波提取器等。全数字化锁相环的共同特点是：

1.电路完全数字化，使用逻辑门电路和触发器电路。系统中只有“导通”和“截止”两种工作状态，受外界和电源的干扰的可能性大大减小，电路容易集成，易于制成全集成化的单片全数字锁相环路。因而系统的可靠性大大提高。

2.全数字锁相环路还缓和或消除了模拟锁相环路中电压控制振荡器（VCO）的非线性以及环路中使用运算放大器和晶体管后而出现的饱和及运算放大器和鉴相器的零漂等对环路性能的影响。

3.数字锁相环路的环路部件甚至整个环路都可以直接用微处理机来模拟实现。

4.全数字锁相环路中，因模拟量转变为数字量所引入的量化误差和离散控制造成的误差，只要系统设计得当，均可以被忽略。

而本设计所要实现的是集成度更高的全数字锁相环，即DPLL。所谓全数字化，就是环路部件全部数字化，采用数字鉴相器(DPD)、数字环路滤波器(DLF)、数控振荡器(DC0)构成的锁相环路。全数字锁相环的基本结构如下图

4.1所示：

图4.1全数字锁相环的基本结构

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ZC-DPLL）,触发型数字锁相

环路（FF-DPLL），导前-滞后型数字锁相环路（LL-DPLL）和奈奎斯特速率采样型数字锁相环路（NR-DPLL）。下面简要介绍一下四类数字锁相环的原理。

4.2全数字锁相环路四大类

4.2.1过零检测型数字锁相环（ZC-DPLL）

这种数字锁相环路采用过零采样数字鉴相器，即本地位算信号在输入信号取过零点上采样后进行A／D 变换，得到数字相位误差信号输出。过零型数字锁相环路还可进一步分为正向过零采样型数字锁相环路(Z —DPLL)和双向过零采样型数字锁相环(Z -1C 2C DPLI。)。对于Z -DPLI 使用的鉴相器必须加上取样换向选择器。由Nalali 提出的

2C Z —DPLL 的功能图示于图4.2。Z —DPLL 的突出优点是采样鉴相器简单，即整个取样1C 1C 鉴相器可以用一块受DCO 钟控的A／D 转换器来实现。

4.2过零型数字锁相环路（ZC-DPLL）原理图4.2.2触发型数字锁相环路（FF-DPLL）触发型全数字锁相环路使用的数字鉴相器是触发器型数字鉴相器。其特点是利用输入信号和本地估算信号的正向(或负N)过零点对触发器进行触发，在触发器的置“0”和置“1”的时间间隔内，得到相位误差信号。置“0”和置“1”的时间间隔宽度就表征了输入信号和本地估算信号之间的相位误差大小。由Drogin 提出的FF—DPLL 功能图示于图3.2。图中用本地高速时钟在鉴相周期内进行可逆计数，从而获得量化了的相位误差序列。送到数字环路滤波器过滤，并输出数字控制序列去控制DCO

的时钟周期。触发型数字锁相环路的基本结构如下图4.3所示：

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4.3触发型数字锁相环路基本机构

4.2.3超前-滞后型数字锁相环路（LL-DPLL）

这种数字锁相环路采用的鉴相器是超前滞后型数字鉴相器。超前滞后型数字鉴相器在每一个周期内得到输入信号的相位比本地估算信号相位超前或滞后的信息。因此，这种鉴相器的相位误差输出只有超前成滞后两种状态。然后将误差相位的超前或滞后信息送到序列滤波器(一种专用的数字滤波器)，产生对DC0的“加”或“扣”脉冲控制指令去改变DC0的时钟周期，使本地估算信号的相位向输入信号相位靠拢。由Cessna 和Levy 提出的LL—DPLL 的功能框图示于下图

4.4

图4.4超前-滞后型数字锁相环路基本结构

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奈奎斯特速率采样型数字锁相环路（NR-DPLL）

在这种数字锁相环路中，对输入信号的采样按奈奎斯特速率进行。也就是说，对输入信号进行A／D 变换的采样频率必须按奈奎斯特速率进行，以使输入信号能够依据奈奎斯特取样定理再现。A／D 变换后的输入信号与本地估算信号进行数字相乘，得到需要的相位误差数字信号，以完成鉴相功能。采用这种鉴相器的数字锁相环路称为奈奎斯特型数字锁相环路(NR—DPLL)。Larimore 提出的NR—DFLL 功能框图示于图4.5。图中的采样鉴相器由两个正交模拟乘法器(在模拟乘法器里由恒频振荡器输出的正交信号分别与输入信号相乘)、清除型积分器和A／D 变换器及数字乘法器等构成。鉴相器输出的相

位误差信号经由数字滤波器过滤后作为DCO 的控制信号。这里的DCO 由一个正弦／余弦函数发生器来代替。

综上所述，DPLL 可以技采样鉴相器的类型分为四类。通常第一、二、三类称为非均匀采样DPLL。第四类称为均匀采样DPLL。图4.5奈奎斯特速率采样型数字锁相环路原理图

本设计中的全数字锁相环设计思路综合了触发型数字锁相环路（FF-DPLL）和超前-滞后型数字锁相环路（LL-DPLL）的设计思路，鉴相器使用的是触发型数字锁相环路（FF-DPLL）中的触发型鉴相器其中的一类：异或门鉴相器，而数字环路滤波器（DLF）和数控振荡器（DCO）则按照导前-滞后型数字锁相环路（LL-DPLL）的设计思路实现。详细的设计过程在下一章节中给出。

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全数字锁相环的设计

由于Maxplus II 平台具有功能强大，易用性，与大规模可编程集成器件FPGA 和VHDL 语言的良好兼容性等等优点，所以本设计选择在Maxplus II 平台下进行对全数字锁相环的设计。在这一章节中，先对第一种全数字锁相环的工作原理做一个简要地介绍；再对全数字锁相环的三个部分：鉴相器，数字环路滤波器（DLF）和数控振荡器（DCO）的设计思路与过程进行详尽的阐述。第二种实现方法将在下一章节中详细介绍。

5.1全数字锁相环的原理（DPLL）

全数字锁相环的结构框图如图5.1所示。其中数字鉴相器由异或门构成，数字环路滤波器由变模可逆计数器构成，数控振荡器由加/减脉冲控制器和除N 计数器组成。可逆计数器和加/减脉冲控制器的时钟频率分别为M 和2N 。这里的是环路的中心频0f 0f 0f 率，也就是输入信号的频率。一般情况下M 和N 为2的整数次幂。时钟2N 经除H 1u 0f （=M/2N）计数器得到。

异或门鉴相器用于比较输入信号与数控振荡器输出信号的相位差，其输出信号

1u 2u 作为可逆计数器的计数方向控制信号。当为低电平时（和有同极性时）

，可逆d u d u 1u 2u 计数器做“加”计数。反之，当为高电平时，可逆计数器做“减”计数。当环路锁定d u 时，和正交，鉴相器的输出信号为50%占空比的方波，此时定义相位误差为零。1u 2u d u 在这种情况下，可逆计数器“加”与“减”的周期相同，只要可逆计数器的k 值足够大（k>M/4），其输出端就不会产生进位或借位脉冲。这时，加/减脉冲控制器只对其时钟进行二分频，使和的相位保持正交。在环路未锁定的情况，若=0时，它使可逆1u 2u d u 计数器向上加计数，并导致仅为脉冲产生，仅为脉冲作用到加/减脉冲控制器的“加”控制端i，该控制器便在二分频过程中加入半个时钟周期。反之，若=1，可逆计数器d u 减计数，并将发出借位脉冲到加/减脉冲控制器的“减”输入端d，于是，该控制器便在二分频的过程中减去半个周期。这个过程是这个连续发生的。加/减脉冲控制器的输出经过除N 计数器后，使得本地估算信号的相位受到调整控制，最终达到锁定状态。全

2u 数字锁相环路框图如下图5.1所示：

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5.1

全数字锁相环路框图

5.2全数字锁相环各部分的设计

5.2.1鉴相器的设计思路常用的鉴相器有两种类型：异或门(XOR)鉴相器和边沿控制鉴相器(ECPD)，本设计采用的是触发型数字锁相环路（FF-DPLL）中的异或门鉴相器。同时异或门也分很多种，但根据本设计的实际情况，输入信号是经过整形限流的2PSK 矩形方波，信d u 号较为规整，所以鉴相时，不需要非常复杂的逻辑电路对其进行处理，可以直接送入异或门中，与本地估算信号进行相位比较。异或门鉴相器比较输入信号Fin 相位和2u 输出信号Fout 相位之间的相位差Фe=Фin-Фout，并输出误差信号Se 作为K 变模可逆计数器的计数方向信号。环路锁定时，Se 为一占空比50%的方波，此时的绝对相为差为90°。因此异或门鉴相器相位差极限

为±

90°。输入信号与本地估算信号超前与滞后时，鉴相器输出的波形如下图5.2所示：

1

u 2u ------------------------------装

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