定点补码阵列乘法器(6x6)

沈阳航空航天大学

课程设计报告

课程设计名称：计算机组成原理课程设计课程设计题目：定点补码阵列乘法器的设计

院（系）：计算机学院

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沈阳航空航天大学课程设计报告

第1章总体设计方案 (1)

1.1设计原理 (1)

1.2设计环境 (3)

第2章详细设计方案 (4)

2.1顶层方案图的设计与实现 (4)

2.1.1创建顶层图形设计文件 (4)

2.1.2器件的选择与引脚锁定 (5)

2.2功能模块的设计与实现 (6)

2.2.1补码阵列乘法模块的设计与实现 (6)

2.2.2细胞模块的设计与实现 (6)

2.3仿真调试 (9)

第3章编程下载与硬件测试 (11)

3.1编程下载 (11)

3.2硬件测试及结果分析 (11)

参考文献 (13)

附录（阵列乘法器模块电路原理图） (14)

第1章总体设计方案

1.1 设计原理

补码阵列乘法器可以直接求出两个补码的相乘积，由于符号位也参加运算，运算速度比起原码阵列乘法器快得多。

六位阵列乘法器的原理框图如图 1.1所示，A=A5A4A3A2A1A0 B=B5B4B3B2B1B0且A为被乘数的输入端，B为乘数的输入端，P=(P11)P10P9P8P7P6P5P4P3P2P1P0为乘积的输出端，P10为符号位。

六位阵列乘法器的整体设计包含25个加法器模块。与原码阵列乘法器不同的是，直接补码阵列乘法器除了采用0类全加器之外，还采用了1类和2类全加器，以对应于输入补码符号位的负的位权值。

表1.1 四类全加器功能表

顶层的六位阵列乘法器采用原理图设计输入方式，在以25个加法器为基础而构成的六位阵列乘法器，其主要以六个被乘数输入端、六个乘数输入端以及十一

个乘积输出端为主。

设被乘数和乘数(均为补码)分别为A＝(a5) a4 a3a2a1a0，B＝(b5)b4b3b2b1b0，其中a4和b4是符号位，用括号括起来是表示这一位具有负的位权值。根据补码和真值的转换可以知道，

补码A的真值a＝a5×(－25)＋a4×24＋a3×23＋a2×22＋a1×21＋a0×20；

补码B的真值b＝b5×(－25) + b4×24＋b3×23＋b2×22＋b1×21＋b0×20；

即在将补码直接转换成真值时，符号位取负权值，其余位取正权值。

该方案称为三段阵列乘法器,其中右上角三角形中用0 类全加器,左上角三角形中用1 类全加器,

最后两行平行四边形用2 类全加器。

此阵列乘法器只假设两乘数A 、B 只有5 位,即字长为5 (符号位1 位,数值4 位) 。

所有全加器的输入输出端凡带小圆圈,表示带负权。

①0 类全加器的输入端为:正上和右平两个输入端为本位两个加数X 、Y ,右斜输入端为低位进位Z ;

输出端为:正下为本位和S ,左斜为向高位进位C。

②1 类全加器的低位进位Z 和本位和S 带负权,故有输入端为:正上输入端为低位进位Z (带负权) ,

而右平和右斜两个输入端为本位两个加数X 、Y;输出端为:正下为本位和S (带负权) , 左斜为向高位进

位C。

③2 类全加器的非最后行的输入端为:正上和右平两个输入端为本位两个加数X 、Y(带负权) ,右斜输

入端为低位进位Z ;输出端为:正下为本位和S ,左斜为向高位进位C(带负权) 。最后行的输入端为:右上

斜和右下斜两个输入端为本位两个加数X 、Y(带负权) ,正上输入端为低位进位Z ;输出端为:正下为本位

和S ,左斜为向高位进位C(带负权) 。

图1.1定点补码阵列乘法器原理框图

1.2 设计环境

·硬件环境：伟福COP2000型计算机组成原理实验仪、XCV200实验板、微机；

·EDA环境：Xilinx ISE EDA设计软件、ModulSim EDA仿真软件。

第2章详细设计方案

2.1 顶层方案图的设计与实现

顶层方案图实现六位阵列乘法器的逻辑功能，采用原理图设计输入方式完成，电路实现基于XCV200可编程逻辑芯片。在完成原理图的功能设计后，把输入/输出信号安排到XCV200指定的引脚上去，实现芯片的引脚锁定。

2.1.1创建顶层图形设计文件

顶层图形文件主要由六位被乘数输入端、六位乘数输入端和十一位乘积输出模块组装而成的一个完整的设计实体。可利用Xilinx Foundation 3.1模块实现顶层图形文件的设计，顶层图形文件结构如图2.1所示。

图2.1 定点补码阵列乘法器顶层图形文件结构

2.1.2器件的选择与引脚锁定

（1）器件的选择

由于硬件设计环境是基于伟福COP2000型计算机组成原理实验仪和XCV200实验板，故采用的目标芯片为Xlinx XCV200可编程逻辑芯片。

（2）引脚锁定

把顶层图形文件中的输入/输出信号安排到Xlinx XCV200芯片指定的引脚上去，实现芯片的引脚锁定，各信号及Xlinx XCV200芯片引脚对应关系如表2.1所示。

表2.1 信号和芯片引脚对应关系

2.2 功能模块的设计与实现

六位补码阵列乘法器是以25个加法器模块为基础而实现的，加法器模块中还包括2个两端输入的与门和1个全加器，设计时这两个模块用原理图设计输入方式实现。

2.2.1补码阵列乘法模块的设计与实现

六位阵列乘法模块由25个基本加法器模块构成，共有6个被乘数输入端6个乘数输入端和12个乘积的输出端。其设计过程如下：

（1）原理图设计输入方式

A=A5A4A3A2A1A0

B=B5B4B3B2B1B0

P=(P11)P10P9P8P7P6P5P4P3P2P1P0

（2）创建元件图形符号

为了能在图形编辑器（原理图设计输入方式）中调用基本加法器模块，需要为这25个加法器模块创建3个元件图形符号，可用Xilinx Foundation 3.1编译器的Create Symbol模块实现。

（3）功能仿真

对创建的三类基本加法器模块进行功能仿真，验证其功能的正确性，可用Xilinx Foundation 3.1编译器的Simulator模块实现。

2.2.2细胞模块的设计与实现

细胞模块即三类全加器。三类全加器形成的原理图设计分别如图2.3、图2.4、图2.5表示，其设计过程如下：

（1）原理图设计输入方式

图2.3 0类全加器原理图

图2.4 1类全加器原理图

图2.5 2类全加器原理图（2）创建元件图形符号

为了能在图形编辑器（原理图设计输入方式）中调用此加法器，需要为加法器创建一个元件图形符号，可用Xilinx Foundation 3.1编译器的Create Symbol模块实现。

（3）功能仿真

对创建的加法器元件进行功能仿真，验证其功能的正确性，可用Xilinx Foundation 3.1编译器的Simulator模块实现。加法器的功能仿真波形如图2.4所示。

图2.6 0类全加器功能仿真波形

图2.7 1类全加器功能仿真波形

图2.8 2类全加器功能仿真波形

表2.2 四类全加器真值表

2.3 仿真调试

仿真调试主要验证设计电路逻辑功能、时序的正确性，本设计中主要采用功能仿真方法对设计的电路进行仿真。

（1）建立仿真波形文件及仿真信号选择

功能仿真时，首先建立仿真波形文件，选择仿真信号，对选定的输入信号设置参数，选定的仿真信号和设置的参数如表2.3所示。

表2.3 仿真信号选择和参数设置（举例）

（2）功能仿真结果与分析

功能仿真波形结果如图2.5所示，仿真数据结果如表2.4所示。对表2.3与表2.4的内容进行对比，可看出功能仿真结果是正确的，进而说明电路设计的正确性。

图2.5 功能仿真波形结果

表2.4 仿真数据结果(举例)

第3章编程下载与硬件测试

3.1 编程下载

利用COP2000实验箱、XCV200实验板的编程下载功能，将得到的1037*.bit 文件下载到XCV200实验板的XCV200可编程逻辑芯片中，此时该元件可实现四位阵列乘法器的功能。

3.2 硬件测试及结果分析

利用XCV200实验板进行硬件功能测试。一位全加器的输入数据通过XCV200实验板的输入开关实现，输出数据通过XCV200实验板的液晶显示管实现，其对应关系如表3.1所示。

表3.1 XCV200实验板信号对应关系

利用表2.4中的输入参数作为输入数据，逐个测试输出结果，即用XCV200实验板的开关K0\K1输入数据，同时观察发光二极管的输出。

取[A]补=001000 [B]补=111011理论计算结果为：[A*B]补=11111011000 乘积结果则在XCV200实验板上显示为如图3.1所示：

图3.1 XCV200实验板显示

如图3.1所示：K0(7)K0(6)K0(5)K0(4)K0(3)K0(2)=001000 ，

K1(7)K1(6)K1(5)K1(4)K1(3)K1 (2) =111011，（B7）B6B5B4B3B2B1B0A7A6A5A4=（1）11111011000测试结果正确，所以补码阵列乘法器电路设计正确。

参考文献

[1] 曹昕燕.EDA技术实验与课程设计［M］.北京：清华大学出版社，2006

[2] 范延滨.微型计算机系统原理、接口与EDA设计技术[M].北京：北京邮电大

学出版社，2006

[3] 王爱英.计算机组成与结构(第4版)[M].北京：清华大学出版社，2006

[4]百中英.计算机组成原理题解、题库与实验(第3版)[M].北京：科学出版社，

2001

[5] 王尔乾. 数字逻辑及数字集成电路.北京：清华大学出版社，1996

[6] 杨天行. 计算机技术.北京：国防工业出版社，1999

[7] 李勇、裘式纲等. 计算机原理与设计.长沙：国防大学出版社，1989

附录（阵列乘法器模块电路原理图）

沈阳航空工业学院课程设计报告

计算机组成原理阵列乘法器课程设计报告

. 课程设计

. 教学院计算机学院课程名称计算机组成原理题目4位乘法整列设计专业计算机科学与技术班级2014级计本非师班姓名唐健峰同组人员黄亚军指导教师 2016 年10 月 5 日

1 课程设计概述 1.1 课设目的计算机组成原理是计算机专业的核心专业基础课。课程设计属于设计型实验，不仅锻炼学生简单计算机系统的设计能力，而且通过进行设计及实现，进一步提高分析和解决问题的能力。同时也巩固了我们对课本知识的掌握，加深了对知识的理解。在设计中我们发现问题，分析问题，到最终的解决问题。凝聚了我们对问题的思考，充分的锻炼了我们的动手能力、团队合作能力、分析解决问题的能力。 1.2 设计任务设计一个4位的二进制乘法器：输入信号：4位被乘数A（A1,A2,A3,A4）, 4位乘数B（B1,B2,B3,B4）, 输出信号：8位乘积q(q1,q2,q3,q4,q5,q6,q7,q8). 1.3 设计要求根据理论课程所学的至少设计出简单计算机系统的总体方案，结合各单元实验积累和课堂上所学知识，选择适当芯片，设计简单的计算机系统。（1）制定设计方案：我们小组做的是4位阵列乘法器，4位阵列乘法器主要由求补器和阵列全加器组成。（2）客观要求要掌握电子逻辑学的基本内容能在设计时运用到本课程中，其次是要思维灵活遇到问题能找到合理的解决方案。小组成员要积极配合共同达到目的。

2 实验原理与环境 2.1 1.实验原理计算机组成原理，数字逻辑，maxplus2是现场可编程门阵列，它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。用乘数的每一位去乘被乘数，然后将每一位权值直接去乘被乘数得到部分积，并按位列为一行每一行部分积末位与对应的乘数数位对齐，体现对应数位的权值，将各次部分积求和得到最终的对应数位的权值。 2.2 2.实验环境 2.2.1双击maxplu2II软件图标，启动软件（1）.新建工程，flie->new project ....，出现存储路径的选项框，指定项目保存路径并且为工程命名，第三行设置实体名，保持与工程名一致。点击OK

计算机组成原理_阵列乘法器设计

沈阳航空航天大学课程设计报告课程设计名称：计算机组成原理课程设计课程设计题目：阵列乘法器的设计与实现院（系）：计算机学院专业：计算机科学与技术班级：学号：姓名：指导教师：完成日期：2014年1月10日

沈阳航空航天大学课程设计报告 _______________________________________________________________________________ 目录第1章总体设计方案 (1) 1.1设计原理 (1) 1.2设计思路 (2) 1.3设计环境 (3) 第2章详细设计方案 (3) 2.1总体方案的设计与实现 (4) 2.1.1总体方案的逻辑图 (4) 2.1.2器件的选择与引脚锁定 (4) 2.1.3编译、综合、适配 (5) 2.2功能模块的设计与实现 (5) 2.2.1一位全加器的设计与实现 (6) 2.2.2 4位输入端加法器的设计与实现 (7) 2.2.3 阵列乘法器的设计与实现 (10) 第3章硬件测试 (13) 3.1编程下载 (13) 3.2 硬件测试及结果分析 (13) 参考文献 (15) 附录（电路原理图） (16)

第1章总体设计方案 1.1 设计原理阵列乘法器采用类似人工计算的方法进行乘法运算。人工计算方法是用乘数的每一位去乘被乘数，然后将每一位权值对应相加得出每一位的最终结果。如图1.1所示，用乘数的每一位直接去乘被乘数得到部分积并按位列为一行，每一行部分积末位与对应的乘数数位对齐，体现对应数位的权值。将各次部分积求和，即将各次部分积的对应数位求和即得到最终乘积的对应数位的权值。为了进一步提高乘法的运算速度，可采用大规模的阵列乘法器来实现，阵列乘法器的乘数与被乘数都是二进制数。可以通过乘数从最后一位起一个一个和被乘数相与，自第二位起要依次向左移一位，形成一个阵列的形式。这就可将其看成一个全加的过程，将乘数某位与被乘数某位与完的结果加上乘数某位的下一位与被乘数某位的下一位与完的结果再加上前一列的进位进而得出每一位的结果，假设被乘数与乘数的位数均为4位二进制数，即m=n=4,A×B可用如下竖式算出，如图1.1所示。 X 4 X 3 X 2 X 1 =A × Y 4 Y 3 Y 2 Y 1 =B X 4Y 1 X 3 Y 1 X 2 Y 1 X 1 Y 1 X 4Y 2 X 3 Y 2 X 2 Y 2 X 1 Y 2 X 4Y 3 X 3 Y 3 X 2 Y 3 X 1 Y 3 (进位) X4Y4 X3Y4 X2Y4 X1Y4 Z 8 Z 7 Z 6 Z 5 Z 4 Z 3 Z 2 Z 1 图1.1 A×B计算竖式 X 4 ,X 3 ,X 2 ,X 1 ,Y 4 ,Y 3 ,Y 2 ,Y 1 为阵列乘法器的输入端，Z 1 -Z 8 为阵列乘法器的输出端，该逻辑框图所要完成的功能是实现两个四位二进制既A(X)*B(Y)的乘法运算，其计算结果为C(Z) (其中A(X)=X 4X 3 X 2 X 1 ，B(Y)=Y 4 Y 3 Y 2 Y 1 ， C(Z)=Z 8Z 7 Z 6 Z 5 Z 4 Z 3 Z 2 Z 1 而且输入和输出结果均用二进制表示 )。阵列乘法器的总原理如图1.2所示。

定点补码一位乘法器方案

个人资料整理仅限学习使用课程设计报告课程设计名称：计算机组成原理课程设计课程设计题目：定点补码一位乘法器的设计院<系）：计算机学院专业：计算机科学与技术班级：学号：姓名：指导教师：完成日期：2018年1月15日

目录第1章总体设计方案1 1.1设计原理1 1.2设计思路2 1.3设计环境4 第2章详细设计方案5 2.1顶层方案图的设计与实现5 2.1.1创建顶层图形设计文件5 2.1.2器件的选择与引脚锁定6 2.2功能模块的设计与实现7 2.2.1求补电路模块的设计与实现7 2.2.2 控制电路模块的设计与实现8 2.2.3选择器模块的设计与实现10 第3章编程下载与硬件测试12 3.1编程下载12 3.2硬件测试及结果分析12 参考文献14 附录<电路原理图）15

第1章总体设计方案 1.1设计原理 <1）用[X]补×[Y]补直接求[X×Y]补讨论当相乘的两个数中有一个或二个为负数的情况，在讨论补码乘法运算时，对被乘数或部分积的处理上与原码乘法有某些类似，差别仅表现在被乘数和部分积的符号位要和数值一起参加运算。若[Y]补=Y0Y1Y2…Yn 当Y0为1时，则有Y=－1＋Yi×2-i 故有X×Y=X×Yi×2-1－X当Y为负值时，用补码乘计算[X×Y]补，是用[X]补乘上[Y]补的数值位，而不理[Y]补符号位上的1，乘完之后，在所得的乘积中再减X，即加－[X]补。实现补码乘法的另一个方案是比较法，是由BOOTH最早提出的，这一方法的出发点是避免区分乘数符号的正负，而且让乘数符号位也参加运算。技巧上表现在分解乘数的每一位上的1为高一位的一个+1和本位上的一个-1：X×Y=X×<－1＋Yi×2i）<逐项展开则得）=X×[－Y0＋Y1×2-1＋Y2×2-2＋…＋Yn×2-n]=X×[－Y0＋(Y1－Y1×2-1>＋(Y2×2-1－Y2×2-2>＋…＋(Yn×2-(n-1>－Yn×2-n>]<合并相同幂次项得）=X×[(Y1－Y0>＋(Y2－Y1> ×2-1＋…＋(Yn－Yn-1> ×2-(n-1>＋(0－Yn> ×2-n]=X× ×X]补 P2=[2-1(P1＋(Yn－Yn-1> ×X>]补 … Pi=[2-1(Pn-i＋(Yn-I+2－Yn-I+1> ×X>]补 … Pn=[2-1(Pn-1＋(Y2－Y1> ×X>]补 Pn+1=[ (Pn＋(Y1－Y0> ×X>]补则最终补码乘积为[X*Y]补=[Pn+1]补

八位乘法器VHDL及功能模块说明

EDA课程设计报告实验名称：八位乘法器

目录一.引言 1.1 EDA技术的概念?? 1.2 EDA技术的特点?? 1.3 EDA设计流程?? 1.4 VHDL介绍?? 二．八位乘法器的设计要求与设计思路??2.1 设计目的?? 2.2 设计要求?? 三．八位乘法器的综合设计?? 3.1 八位乘法器功能?? 3.2 八位乘法器设计方案?? 3.3 八位乘法器实体设计?? 3.4 八位乘法器VHDL设计?? 3. 5八位乘法器仿真图形?? 心得体会?? 参考文献??

一、引言 1.1 EDA技术的概念 EDA是电子设计自动化（Electronic Design Automation）的缩写，在20世纪90年代初从计算机辅助设计（CAD）、计算机辅助制造（CAM）、计算机辅助测试（CAT）和计算机辅助工程（CAE）的概念发展而来的。EDA技术就是以计算机为工具，设计者在EDA软件平台上，用硬件描述语言HDL完成设计文件，然后由计算机自动地完成逻辑编译、化简、分割、综合、优化、布局、布线和仿真，直至对于特定目标芯片的适配编译、逻辑映射和编程下载等工作。 1.2 EDA技术的特点利用EDA技术进行电子系统的设计，具有以下几个特点：①用软件的方式设计硬件；②用软件方式设计的系统到硬件系统的转换是由有关的开发软件自动完成的；③设计过程中可用有关软件进行各种仿真；④系统可现场编程，在线升级；⑤整个系统可集成在一个芯片上，体积小、功耗低、可靠性高。因此，EDA技术是现代电子设计的发展趋势。 1.3 EDA设计流程典型的EDA设计流程如下: 1、文本/原理图编辑与修改。首先利用EDA工具的文本或图形编辑器将设计者的设计意图用文本或图形方式表达出来。 2、编译。完成设计描述后即可通过编译器进行排错编译，变成特定的文本格式，为下一步的综合做准备。 3、综合。将软件设计与硬件的可实现性挂钩，是将软件转化为硬件电路的关键步骤。 4、行为仿真和功能仿真。利用产生的网表文件进行功能仿真，以便了解设计描述与设计意图的一致性。 5、适配。利用FPGA/CPLD布局布线适配器将综合后的网表文件针对某一具体的目标器件进行逻辑映射操作，其中包括底层器件配臵、逻辑分割、逻辑优化、布局布线。适配报告指明了芯片内资源的分配与利用、引脚锁定、设计的布尔方程描述情况。

定点补码一位乘法器的设计与实现

课程设计报告课程设计名称：计算机组成原理课程设计课程设计题目：定点补码一位乘法器的设计与实现院（系）：计算机学院专业：计算机科学与技术班级：学号：姓名：指导教师：完成日期：2012年1月13日

目录第1章总体设计方案 (1) 1.1设计原理 (1) 1.2设计思路 (1) 1.3设计环境 (2) 第2章详细设计方案 (3) 2.1顶层方案图的设计与实现 (3) 2.1.1创建顶层图形设计文件 (3) 2.1.2器件的选择与引脚锁定 (4) 2.1.3编译、综合、适配 (5) 2.2功能模块的设计与实现 (5) 2.2.1 取补模块的设计与实现 (5) 2.2.2选择器模块的设计与实现 (7) 2.2.3 乘数补码移位寄存器模块的设计与实现 (11) 2.2.4 部分积移位寄存器模块的设计与实现 (13) 2.3仿真调试 (14) 第3章编程下载与硬件测试 (16) 参考文献 (17) 附录（电路原理图） (18)

第1章总体设计方案 1.1 设计原理在计算两个补码相乘时，可以通过Booth算法来实现定点补码一位乘的功能。布斯(Booth)算法采用相加和相减的操作计算补码数据的乘积，Booth算法对乘数从低位开始判断，根据后两个数据位的情况决定进行加法、减法还是仅仅进行移位操作。讨论当相乘的两个数中有一个或二个为负数的情况，在讨论补码乘法运算时，对被乘数或部分积的处理上与原码乘法有某些类似，差别仅表现在被乘数和部分积的符号位要和数值一起参加运算。 Booth乘法规则如下：假设X、Y都是用补码形式表示的机器数，[X]补和[Y]补=Ys.Y1Y2…Yn，都是任意符号表示的数。比较法求新的部分积，取决于两个比较位的数位，即Yi+1Yi 的状态。首先设置附加位Yn+1=0，部分积初值[Z0]补=0。当n≠0时，判断YnYn+1，若YnYn+1=00或11，即相邻位相同时，上次部分积右移一位，直接得部分积。若YnYn+1=01，上次部分积加[X]补，然后右移一位得新部分积。若YnYn+1=10，上次部分积加[-X]补，然后右移一位得新部分积。当n=0时，判YnYn+1(对应于Y0Y1)，运算规则同(1)只是不移位。即在运算的最后一步，乘积不再右移。 1.2 设计思路首先要采用原码值输入，乘数和被乘数皆为8位。而且根据补码一位乘法运算规则：(1) 如果yn = yn+1，部分积[ zi ] 加0，再右移一位；(2) 如果yn yn+1 = 01，部分积加[ x ]补，再右移一位；(3) 如果yn yn+1 = 10，部分积加[ - x]补，再右移一位；这样重复进行n+1 步，但最后一步不移位。包括一位符号位，所得乘积为2n+1 位，其中n 为尾数位数。设计一个二输入三选一选择器对可能的三种情况进行选择。当选择器中输入

原码、反码与补码知识讲解

2.2 原码、反码与补码在计算机内的数（称之为“机器数”）值有3种表示法：原码、反码和补码。所谓原码就是带正、负号的二进制数，即最高位为符号位，“0”表示正，“1”表示负，其余位表示数值的大小。反码表示法规定：正数的反码与其原码相同；负数的反码是对其原码逐位取反，但符号位除外。补码表示法规定：正数的补码与其原码相同；负数的补码是在其反码的末位加1。由此可见，这三种表示法中，关键是负数的表示方式不一样。 2.2.1 正负数表示、定点数与浮点数在计算机内，通常把1个二进制数的最高位定义为符号位，用“0”表示正数，“1”表示负数；其余位表示数值。规定小数点位置固定不变的数称为“定点数”；小数点的位置不固定，可以浮动的数称为“浮点数”。 2.2.2 原码原码表示法是定点数的一种简单的表示法。用原码表示带符号二进制数时，符号位用0表示正，1表示负；数值位保持不变。原码表示法又称为符号-数值表示法。 1. 小数原码表示法设有一数为x，则原码表示可记作[x]原（下标表示）。例如，X1= ＋1010110 ；X2= -1001010 原码表示数的范围与二进制位数有关。设二进制小数X=±0.X1X2…Xm，则小数原码的定义如下：例如：X=+0.1011时，根据以上公式可得[X]原=0.1011；X=－0.1011时，根据以上公式可得[X]原= 1-（-0.1011）=1.1011=1.1011 当用8位二进制来表示小数原码时，其表示范围为：最大值为0.1111111，其真值约为（0.99）10 ；最小值为1.1111111，其真值约为（-0.99）10。根据定义，小数“0”的原码可以表示成0.0…0或1.0…0。 2. 整数原码表示法整数原码的定义如下：例如：X=+1101时，根据以上公式可得[X]原=01101；X=－1101时，根据以上公式可得[X]原=24-（-1101）=10000+1101=11101 当用8位二进制来表示整数原码时，其表示范围为：最大值为01111111，其真值为（127）10 ；最小值为11111111，其真值为（-127）10 。同样，整数“0”的原码也有两种形式，即00…0和10…0。 2.2.3 反码用反码表示带符号的二进制数时，符号位与原码相同，即用0表示正，用1表示负；数值位与符号位相关，正数反码的数值位和真值的数值位相同；而负数反码的数值位是真值的数值位按位变反。 1. 小数反码表示法设二进制小数X=±0.x1x2…xm，则其反码定义为：例如，X=+0.1011时，根据以上公式可得［X］反=0.1011；当X=-0.1011时，根据以上公式可得[X］反=2-2-4+X=10.0000-0.0001-0.1011=1.0100。根据定义，小数“0”的反码有两种表示形式，即0.0…0和1.1…1。 2. 整数反码表示法设二进制整数X=±Xn-1Xn-2…X0，则其反码定义为：例如，X=+1001时，根据以上公式可得［X］反= 01001；当X=-1001时，根据以上公式可得［X］反= （25-1）+X= （100000-1）+（-1001）= 11111-1001=10110 同样，整数“0”的反码也有两种形式，即00…0和11…1。

补码一位乘法

计算机组成原理第三章运算方法与运算器3.4 补码一位乘法

1补码一位乘法的基本方法设[X]补= X0X1X2X3…X n[Y]补= Y0Y1Y2Y3…Y n 可证明： [X?Y]补= [X]补?( 0.Y1Y2Y3…Yn) –Y0? [X]补进一步展开合并后可得： n [x?y]补=[x] 补?∑(y i+1-y i)2-i (符号位参加运算) i=0

1补码一位乘法的基本方法 [x?y] 补=[x] 补? (y i+1-y i)2-i (符号位参加运算) 补码一位乘法的运算规则如下: (1)如果y n+1=y n,部分积加0，部分积算术右移1位； (2)如果y n+1y n=10,部分积加[x]补，部分积算术右移1位； (3)如果y n+1y n=01,部分积加[-x]补，部分积算术右移1位. 重复进行n＋1步，但最后一步不移位。包括一位符号位，所得乘积为2n＋1位，其中n为数据位位数.

1补码一位乘法的基本方法几个特殊问题的处理 [x ?y] 补=[x] 补? (y i+1- y i )2-i (符号位参加运算) 设[X]补= X 0X 1X 2X 3…X n [Y]补= Y 0Y 1Y 2Y 3…Y n (1)i=n 时,y n+1=？(2)y n+1是哪个寄存器？ (3)算术右移的对象有哪些？y n+1=0 在乘数寄存器Y 后增加的一位部分积和乘数寄存器均右移

2补码一位乘法的举例例1 已知X= +1101 Y=+1011 用补码一位乘法求X?Y 解：[X]补=01101 [Y]补=01011 [–X]补=10011 部分积乘数说明 000000 010110Y n+1< Y n部分积+[–X]补 + 110011 110011 →111001101011结果右移一位,Y n+1= Y n部分积+0 + 000000 111001 →111100 110101结果右移一位, Y n+1> Y n部分积+[X]补 + 001101 001001

计算机组成原理阵列乘法器课程设计报告.

课程设计

教学院计算机学院课程名称计算机组成原理题目4位乘法整列设计专业计算机科学与技术班级2014级计本非师班姓名唐健峰同组人员黄亚军指导教师 2016 年10 月 5 日

补码的绝对值补码的运算

(3).补码的绝对值（称为真值）【例4】-65的补码是10111111 若直接将10111111转换成十进制，发现结果并不是-65，而是191。事实上，在计算机内，如果是一个二进制数，其最左边的位是1，则我们可以判定它为负数，并且是用补码表示。若要得到一个负二进制数的绝对值（称为真值），只要各位（包括符号位）取反，再加1，就得到真值。如：二进制值：10111111（-65的补码）各位取反：01000000 加1：01000001（+65的补码）编辑本段代数加减运算 1、补码加法 [X+Y]补 = [X]补 + [Y]补【例5】X=+0110011,Y=-0101001，求[X+Y]补[X]补=00110011 [Y]补=11010111 [X+Y]补 = [X]补 + [Y]补 = 00110011+11010111=00001010 注：因为计算机中运算器的位长是固定的，上述运算中产生的最高位进位将丢掉，所以结果不是100001010，而是00001010。 2、补码减法 [X-Y]补 = [X]补 - [Y]补 = [X]补 + [-Y]补其中[-Y]补称为负补，求负补的方法是：所有位（包括符号位）按位取反；然后整个数加1。【例6】1+（-1） [十进制] 1的原码00000001 转换成补码：00000001 -1的原码10000001 转换成补码：11111111 1+（-1）=0 00000001+11111111=00000000 00000000转换成十进制为0 0=0所以运算正确。 3、补码乘法设被乘数【X】补=X0.X1X2……Xn-1，乘数【Y】补=Y0.Y1Y2……Yn-1, 【X*Y】补=【X】补×【Y】补，即乘数（被乘数）相乘的补码等于补码的相乘。编辑本段补码的代数解释任何一个数都可以表示为-a=2^(n-1)-2^(n-1)-a; 这个假设a为正数，那么-a就是负数。而根据二进制转十进制数的方法，我们可以把a表示为： a=k0*2^0+k1*2^1+k2*2^2+……+k(n-2)*2^(n-2) 这里k0,k1,k2,k(n-2)是1或者0，而且这里设a的二进制位数为n位，即其模为2^(n-1),而2^(n-1)其二项展开是:1+2^0+2^1+2^2+……+2^(n-2)，而式子：-a=2^(n-1)-2^(n-1)-a中，2^(n-1)-a代入 a=k0*2^0+k1*2^1+k2*2^2+……+k(n-2)*2^(n-2)和2^(n-1)=1+2^0+2^1+2^2+……+2^(n-2) 两式，2^(n-1)-a＝(1-k(n-2))*2^(n-2)+(1-k(n-3))*2^(n-3)+…… +(1-k2)*2^2+(1-k1)*2^1+(1-k0)*2^0+1,而这步转化正是取反再加1的规则的代数原理所在。因为这里k0,k1,k2,k3……不是0就是1，所以1－k0,1-k1,1-k2的运算就是二进制下的取反，而为什么要加1，追溯起来就是2^(n-1)的二项展开式最后还有一项1的缘故。而 -a=2^(n-1)-2^(n-1)-a中，还有-2^(n-1)这项未解释，这项就是补码里首位的1，首位1在

计算机组成原理第六章答案

1. 写出下列各数的原码、反码、补码、移码（用8位二进制表示），其中MSB是最高位（符号位），LSB是最低位。如果是小数，则小数点在MSB之后；如果是整数，则小数点在LSB之后。 (1)-59/64 (2)27/128 (3)-127/128 (4)用小数表示-1 (5)用整数表示-1 (6)-127 (7)35 (8)-128 2. 设[x]补=x0.x1x2x3x4，其中x i取0或1，若要使x＞－0.5，则x0、x1、x2、x3、x4的取值应满足什么条件？ 3. 若32位定点小数的最高位为符号位，用补码表示，则所能表示的最大正数为，最小正数为，最大负数为，最小负数为；若32位定点整数的最高位为符号位，用原码表示，则所能表示的最大正数为，最小正数为，最大负数为，最小负数为。 4. 若机器字长为32位，在浮点数据表示时阶符占1位，阶码值占7位，数符占1位，尾数值占23位，阶码用移码表示，尾数用原码表示，则该浮点数格式所能表示的最大正数为，最小正数为，最大负数为，最小负数为。 5. 某机浮点数字长为18位，格式如图2.35所示，已知阶码（含阶符）用补码表示，尾数（含数符）用原码表示。 (1)将(-1027)10表示成规格化浮点数； (2)浮点数(0EF43)16是否是规格化浮点数？它所表示的真值是多少？图2.35 浮点数的表示格式 6. 有一个字长为32位的浮点数，格式如图2.36所示，已知数符占1位；阶码占8位，用移码表示；尾数值占23位，尾数用补码表示。图2.36 浮点数的表示格式请写出：

(1)所能表示的最大正数； (2)所能表示的最小负数； (3)规格化数所能表示的数的范围。 7. 若浮点数x的IEEE754标准的32位存储格式为(8FEFC000)16，求其浮点数的十进制数值。 8. 将数(-7.28125)10转换成IEEE754标准的32位浮点数的二进制存储格式。 9. 已知x=-0.x1x2…x n，求证：[x]补=+0.00…01。 10. 已知[x]补=1.x1x2x3x4x5x6，求证：[x]原=+0.000001。 11. 已知x和y，用变形补码计算x+y，同时指出运算结果是否发生溢出。 (1)x=0.11011 y=-0.10101 (2)x=-10110 y=-00011 12. 已知x和y，用变形补码计算x-y，同时指出运算结果是否发生溢出。 (1)x=0.10111 y=0.11011 (2)x=11011 y=-10011 13. 已知[x]补=1.1011000，[y]补=1.0100110，用变形补码计算2[x]补+1/2[y]补=？，同时指出结果是否发生溢出。 14. 已知x和y，用原码运算规则计算x+y，同时指出运算结果是否发生溢出。 (1)x=0.1011，y=-0.1110 (2)x=-1101，y=-1010 15. 已知x和y，用原码运算规则计算x-y，同时指出运算结果是否发生溢出。 (1)x=0.1101，y=0.0001 (2)x=0011，y=1110 16. 已知x和y，用移码运算方法计算x+y，同时指出运算结果是否发生溢出。 (1)x=-1001，y=1101 (2)x=1101，y=1011

quartus II 软件做4的位乘法器设计(vhdl 语言)

用quartus II 软件设计4位乘法器 1. 并行乘法的算法：下面根据乘法例题来分析这种算法，题中M4，M3，M2，M1是被乘数，用M表示。N4，N3，N2，N1是乘数，用N表示 2.乘法模块 Library ieee; Use ieee.std_logic_1164.all; Use ieee.std_logic_unsigned.all; Entity and4a is Port(a:in std_logic_vector(3 downto 0); en:in std_logic; r:out std_logic_vector(3 downto 0)); End and4a; Architecture behave of and4a is Begin Process(en,a(3 downto 0)) Begin If (en='1') then r<=a; Else r<="0000"; End if; End process; End behave;

3.加法模块 Library ieee; Use ieee.std_logic_1164.all; Entity ls283 is Port (o1,o2:in std_logic_vector(3 downto 0); res:out std_logic_vector(4 downto 0)); End ls283; Architecture behave of ls283 is Begin Process(o1,o2) Begin res<=('0'&o1)+('0'&o2); End process; End behave;

有关补码的知识及运算规则

1.第一篇数值在计算机中表示形式为机器数,计算机只能识别0和1,使用的是二进制,而在日常生活中人们使用的是十进制,"正如亚里士多德早就指出的那样,今天十进制的广泛采用,只不过我们绝大多数人生来具有10个手指头这个解剖学事实的结果.尽管在历史上手指计数(5,10进制)的实践要比二或三进制计数出现的晚."(摘自<<数学发展史>>有空大家可以看看哦~,很有意思的).为了能方便的与二进制转换,就使用了十六进制(2 4)和八进制(23).下面进入正题. 数值有正负之分,计算机就用一个数的最高位存放符号(0为正,1为负).这就是机器数的原码了.假设机器能处理的位数为8.即字长为1byte,原码能表示数值的范围为 (-127~-0 +0~127)共256个. ? 有了数值的表示方法就可以对数进行算术运算.但是很快就发现用带符号位的原码进行乘除运算时结果正确,而在加减运算的时候就出现了问题,如下: 假设字长为8bits ( 1 )?10-? ( 1 )10?=? ( 1 )10?+ ( -1 )10?= ?( 0 )10 (00000001)原?+ (10000001)原?= (10000010)原?= ( -2 )?显然不正确. ? 因为在两个整数的加法运算中是没有问题的,于是就发现问题出现在带符号位的负数身上,对除符号位外的其余各位逐位取反就产生了反码.反码的取值空间和原码相同且一一对应. 下面是反码的减法运算: ?( 1 )10?-? ( 1 )?10=? ( 1 )?10+ ( -1 )?10= ?( 0 )10 ?(00000001)?反+ (11111110)反?=? (11111111)反?=? ( -0 ) ?有问题. ( 1 )10?-? ( 2)10?=? ( 1 )10?+ ( -2 )10?= ?( -1 )10 (00000001)?反+ (11111101)反?=? (11111110)反?=? ( -1 )?正确问题出现在(+0)和(-0)上,在人们的计算概念中零是没有正负之分的.(印度人首先将零作为标记并放入运算之中,包含有零号的印度数学和十进制计数对人类文明的贡献极大). 于是就引入了补码概念. 负数的补码就是对反码加一,而正数不变,正数的原码反码补码是一样的.在补码中用(-128)代替了(-0),所以补码的表示范围为:

补码一位乘法之较正法的公式推导

在定点乘法运算中，补码乘法分为补码一位乘法和补码两位乘法。而补码一位乘法又分为较正法和比较法（Booth算法）两种。其中，较正法是比较法的基础。因此，掌握较正法是学习补码一位乘法的关键。下面，我们就对较正法进行深入分析。一、较正法公式 [XY]补= [X]补*(0.Y1,Y2, … ,Y n) + [-X]补*Y0 其中，X、Y是两个定点数的真值，[Y]补=Y0.Y1,Y2, … ,Y n，Y0是符号位。为了推导出此公式，我们分情况来进一步分析。 1、Y=0 在这种情况下，[Y]补=Y=0.0,0, … ,0=0。 [XY]补=0 =[X]补*(0.0,0, … ,0)+[-X]补*0 =[X]补*(0.Y1,Y2, … ,Y n)+[-X]补*Y0 2、X>=0, Y>0 在这种情况下，[X]补=X，[Y]补=Y，且Y0=0。不难看出， [XY]补=XY =[X]补*Y =[X]补*(Y0.Y1,Y2, … ,Y n)+[-X]补*0 =[X]补*(0.Y1,Y2, … ,Y n)+[-X]补*Y0 到此为止，我们还有两种情况尚未讨论，一种情况是X<0, Y>0，一种情况是Y<0。前一种情况是本文讨论的重点。与很多教材上的推导方法不同，本文采用与原码一位乘法相对照来证明此种情况。此方法用到的知识点有原码一位乘法和补码移位规则。首先，我们先来回顾一下这两个知识点。二、原码一位乘法原码一位乘法基本上是从手算法则演变过来的。我们知道，两个数相乘的手算法则是“绝对值相乘；同号得正，异号得负”。原码一位乘法也采用这种方法。设[X]原=X s.X1,X2, … ,X n [Y]原=Y s.Y1,Y2, … ,Y n 因为[X]原=X，[Y]原=Y，[XY]原=XY 所以[XY]原=[X]原*[Y]原

移位相加型8位硬件乘法器设计

合肥学院课程设计报告题目：移位相加型8位硬件乘法器系别：电子信息与电气工程系专业：通信工程班级： 13通信工程（1）班学号：姓名：导师：石朝毅成绩： 2016年 6 月 11 日

移位相加型8位硬件乘法器设计摘要本次设计是基于时序结构的8位移位相加型乘法器,使用软件QuartusII进行仿真设计。完成此乘法器，我们需要首先设计该乘法器的组件，包括REGSHT模块、SREG8BT模块、AND8B模块和ADDER8BT模块，并对所有元件进行仿真，无误后可进行乘法器的设计。设计方法使用的是元件例化，具体原理是通过逐项相加来实现乘法功能，最终完成整体的VHDL程序设计并仿真。关键词：时序；乘法器；元件例化

目录第一章前言............................................ 错误!未定义书签。设计概述............................................. 错误!未定义书签。问题提出与原理..................................... 错误!未定义书签。设计需要........................................... 错误!未定义书签。第二章设计过程及结果.................................. 错误!未定义书签。设计思路............................................. 错误!未定义书签。设计须知........................................... 错误!未定义书签。基本步骤........................................... 错误!未定义书签。设计代码及仿真....................................... 错误!未定义书签。元件REGSHT设计代码及仿真结果...................... 错误!未定义书签。元件SREG8BT设计代码及仿真结果..................... 错误!未定义书签。元件AND8B设计代码及仿真结果....................... 错误!未定义书签。元件ADDER8BT设计代码及仿真结果.................... 错误!未定义书签。总模块设计代码及仿真结果........................... 错误!未定义书签。第三章总结............................................ 错误!未定义书签。致谢................................................... 错误!未定义书签。

乘位阵列乘法器设计

乘位阵列乘法器设计集团文件版本号：（M928-T898-M248-WU2669-I2896-DQ586-M1988）

课程设计报告课程设计题目： 4乘4位阵列乘法器设计学生姓名：杨博闻学号专业：计算机科学与技术班级： 1120701 指导教师：汪宇玲 2014年 1月 4日

一、设计目的 1．掌握乘法器的原理及其设计方法。 2 ．熟练应用CPLD 设计及 EDA 操作软件。二、设计设备 1．TDN-CM+或 TDN-CM++教学实验系统一套。 2 ·PC 微机一台。 3·ispDesignEXPERT 软件模型机数据通路结构框图三、设计原理本实验用 CPLD 来设计一个 4 ×4 位乘法器，相对于画电路图输入，用 ABEL 语言描述是比较方便的。其算式如下（其中括号中的数字表示在 ABEL 源程序描述中的功能块调用编号）： a3 a2 a1 a0 × b3 b2 b1 b0 ---------------------------------------------------------------------------------------------------------- a3b0(10) a2b0(6) a1b0(3) a0b0(1) a3b1(13) a2b1(9) a1b1(5) a0b1(2)

a3b2(15) a2b2(12) a1b2(8) a0b2(4) ＋ a3b3(16) a2b3(14) a1b3(11) a0b3(7) ----------------------------------------------------------- ------------------------------------------------ p7 p6 p5 p4 p3 p2 p1 p0 四、设计步骤 1．安装EDA 软件打开计算机电源，进入 Windows 系统，安装上述 ispDesignEXPERT 软件。安装完成后，桌面和开始菜单中则建有 ispDesignEXPERT 软件图标。 2．用ispDesignEXPERT 软件根据上述乘法的逻辑原理用ABEL 语言编写功能描述程序。其在 1032 芯片中对应的管脚如图： 3．编辑、编译和下载使用 ispDesignEXPERT 软件编辑源程序并进行编译，然后打开实验系统电源，将生成的 JEDEC 文件下载到 ispLSI1032 中去。 4 ．连接实验电路按下图连接实验电路。 5 ．给定操作数，观察乘法器输出将 SWITCH UNIT 单元中的 SW-B、AR 开关置为低电平状态。在 INPUT DEVICE 单元中的 8 个开关的高 4 位为乘数 A ，低四位为被乘

补码乘法

补码乘法因符号位参与运算,可以完成补码数的“直接”乘法,而不需要求补级。这种直接的方法排除了较慢的对2求补操作,因而大大加速了乘法过程。首先说明与直接的补码乘法相联系数学特征。对于计算补码数的数值来说,一种较好的表示方法是使补码的位置数由一个带负权的符号和带正权的系数。今考虑一个定点补码整数 [N]补＝a n－1a n－2…a1a0,这里a n－1是符号位。根据[N]补的符号,补码数[N]补和真值N 的关系可以表示成： N＝ n－2 ＋∑a i2i当a n－1＝ 0([N]补为正)时i＝0 n－2 －[1＋∑(1－a i)2i] 当a n－1＝ 1([N]补为负)时i＝0 如果我们把负权因数－2n－1强加到符号位a n－1上,那么就可以把上述方程组中的两个位置表达式合并成下面的统一形式： (2.29) (2.30) [例19] 已知: [N]补＝ 01101,[－N]补＝10011,求[N]补,[－N]补具有的数值。 [解:]

常规的一位全加器可假定它的3个输入和 2个输出都是正权。这种加法器通过把正权或负权加到输入/输出端,可以归纳出四类加法单元。如右表，0类全加器没有负权输入； 1类全加器有1个负权输入和2个正权输入；依次类推。对0类、3类全加器而言有： S ＝XYZ ＋XYZ ＋XYZ ＋XYZ C ＝XY ＋YZ ＋ZX 对1类、2类全加器,则有 S ＝XYZ ＋XYZ ＋XYZ ＋XYZ C ＝XY ＋XZ ＋YZ 表2.3 四类一般化全加器的名称和逻辑符号注意,0类和3类全加器是用同一对逻辑方程来表征的,它和普通的一位全加器(0类)是一致的。这是因为3类全加器可以简单地把0类全加器的所有输入输出值全部反向来得到,反之亦然。 1类和2类全加器之间也能建立类似的关系。由于逻辑表达式具有两级与一或形式,可以用 “与或非”门来实现,延迟时间为2T 。利用混合型的全加器就可以构成直接补码数阵列乘法器。设被乘数A 和乘数B 是两个5位的二进制补码数,即 A ＝(a 4)a 3a 2a 1a 0

四川大学数电课程设计(四位二进制无符号数乘法器 ).

数字电子技术基础课程设计报告学院电气信息学院专业姓名学号设计题目四位二进制无符号数乘法器

目录 1设计任务描述 (1) 1.1设计描述 (1) 1.2设计概述 (1) 2通用器件实现 (1) 2.1方案一与门和全加器组合逻辑电路 (1) 2.1.1设计思路 (1) 2.1.2仿真测试 (2) 2.1.3优缺点分析 (3) 2.2方案二多种通用集成芯片组合逻辑电路 (3) 2.2.1设计思路 (3) 2.2.2仿真测试 (5) 2.2.3优缺点分析 (7) 3使用硬件描述语言——Verilog实现 (7) 3.1设计目的 (7) 3.2设计要求 (7) 3.3硬件语言描述 (7) 3.4BASY2板结果附图 (9) 4结论与心得体会 (11) 4.1结论 (11) 4.2心得体会 (11)

1设计任务描述 1.1设计描述设计一个乘法器，实现两个四位二进制数的乘法。两个二进制数分别是被乘数3210A A A A 和乘数3210B B B B 。被乘数和乘数这两个二进制数分别由高低电平给出。乘法运算的结果即乘积由电平指示灯显示的二进制数。做到保持乘积、输出乘积，即认为目的实现，结束运算。 1.2设计概述 4位二进制乘法器在实际中具有广泛应用。它是一些计算器的基本组成部分，其原理适用于很多计算器和大型计算机，它涉及到时序逻辑电路如何设计、分析和工作等方面。通过此电路更深刻的了解时序逻辑部件的工作原理，从而掌握如何根据需要设计满足要求的各种电路图，解决生活中的实际问题，将所学知识应用于实践中。 2通用器件实现 2.1方案一与门和全加器组合逻辑电路 2.1.1设计思路手动实现两个四位二进制乘法的计算，应为以下过程： 1 23456781 2341234111100011 10111010 0001 10110111 101C C C C C C C C A A A A B B B B 设乘数为1234A A A A (下标数字大则为高位),被乘数为1234B B B B ，使乘数从低位到高位依次与被乘数相乘，得到四个四位二进制加数，再依次对四个加数错位相加，得到八位的二进制的乘法运算结果。依次算法，两个四进制乘数由8个单刀双掷开关接地（低电平0）和接5V（高电平1）进行输入，乘数A 从低位到高位依次与被乘数B 相乘过程可用二输入与门实现，共得到四个加数16个与运算结果，乘数最低位1A 与被乘数作与运算的四位结果的最低位即是乘法运算结果的最低位1C ；依次用三个四位全加器对四个加数进行全加运算，运算时输入两个四位二进制数，输入进位信号接地为0，低级的全加器的运算结果进位信号作为与下一个加数进行全加运算的被加数的最高位，四位全加运算结果的最低位作为输出结果，并从低到高位的依次输出432C C C 、、，最后一个全加器运算过后得到进位信号是八位二进制计算结果的最高位8C ，剩余的高三位输出分别为567C C C 、、，将8位输出结果直接在通过电阻到地保护的发光二极管表示。