四位二进制加法器课件设计

课题名称与技术要求

课题名称：

四位二进制加法器设计

技术要求：

1)四位二进制加数与被加数输入

2)二位数码管显示

摘要

本设计通过八个开关将A3,A2,A1,A0和B3,B2,B1,B0信号作为加数和被加数输入四位串行进位加法器相加，将输出信号S3,S2,S1,S0和向高位的进位

C3通过译码器Ⅰ译码，再将输出的Y3,Y2,Y1,Y0和X3,X2,X1,X0各自分别通过一个74LS247译码器，最后分别通过数码管BS204实现二位显示。

本设计中译码器Ⅰ由两部分组成，包括五位二进制译码器和八位二进制输出器。信号S3,S2,S1,S0和向高位的进位C3输入五位二进制-脉冲产生器，将得到的n（五位二进制数码对应的十进制数）个脉冲信号输入八位二进制输出器，使电路的后续部分得以执行。

总体论证方案与选择

设计思路：两个四位二进制数的输入可用八个开关实现，这两个二进制数经全加器求和后最多可以是五位二进制数。本题又要求用两个数码管分别显示求和结果的十进制十位和各位，因此需要两个译码器Ⅱ分别译码十位和

个位。综上所述，需要设计一个译码器Ⅰ，能将求和得到的五位二进制数译成八位，其中四位表示这个五位二进制数对应十进制数的十位，另四位表示个位。而译码器Ⅱ有现成的芯片可选用，此处可选74LS247，故设计重点就在译码器Ⅰ。

加法器选择

全加器：能对两个1位二进制数进行相加并考虑低位来的进位，即相当于3个1位二进制数相加，求得和及进位的逻辑电路称为全加器。或：不仅考虑两个一位二进制数相加，而且还考虑来自低位进位数相加的运算电路，称为全加器。

1)串行进位加法器

构成：把n位全加器串联起来，低位全加器的进位输出连接到相邻的高位全加器的进位输入。

优点：电路比较简单。

最大缺点：进位信号是由低位向高位逐级传递的，运算速度慢。

2)超前进位加法器

为了提高运算速度，必须设法减小或消除由于进位信号逐级传递所消耗的时间，于是制成了超前进位加法器。

优点：与串行进位加法器相比，（特别是位数比较大的时候）超前进位加法器的延迟时间大大缩短了。

缺点：电路比较复杂。

综上所述，由于此处位数为4（比较小），出于简单起见，这里选择串行进位加法器。

译码器Ⅱ选择

译码是编码的逆过程，将输入的每个二进制代码赋予的含意“翻译”过来，给出相应的输出信号。译码器是使用比较广泛的器材之一，主要分为：变量译码器和码制译码器，其中二进制译码器、二-十进制译码器和显示译码器三种最典型，使用十分广泛。显示译码器又分为七段译码器和八段

译码器，此处选择七段译码器。

综上所述，最终选择74LS247译码器。

数码管选择

此处选七段发光二极管（LED ）显示器，LED 数码管要显示BCD 码所表示的十进制数字就需要有一个专门的译码器，该译码器不但要有译码功能，还要有相当的驱动能力。上述选取了74LS247译码器，为了与该译码器配用，因此选取BS204数码管。

总体设计

原理框图

总电路图

十位

个位

数码管

说明：通过八个开关将A3,A2,A1,A0和B3,B2,B1,B0信号作为加数和被加数输入四位串行进位加法器相加，将输出信号S3,S2,S1,S0和向高位的进位

C3通过译码器Ⅰ译码，再将输出的Y3,Y2,Y1,Y0和X3,X2,X1,X0各自分别通过一个74LS247译码器，最后分别通过数码管BS204实现二位显示。

单元设计

加数与被加数输入

分别用八个开关实现加数和被加数的输入，开关闭合表示1，开关打开表示0。详见总电路图。

加法器设计

两个一位二进制数相加，叫做半加，实现半加操作的电路，称为半加器。所谓“半加”，就是只考虑两个加数本身的求和，而没有考虑地位来的进位数。

半加器逻辑图及符号

全加器可用两个半加器和一个或门组成，如图所示。A i和B i在第一个半加器中相加，得出的和再跟C i-1在第二个半加器中相加，即得出全加和S i。两个半加器的进位数通过或门输出作为本位的进位数C i。

全加器也是一种组合逻辑电路，其图形符号如下图所示。

全加器逻辑图及符号

四位二进制串行进位加法器逻辑图（详细电路图见附录三）如下：

译码器Ⅰ设计

译码器Ⅰ组成如下图：

说明：由全加器得到的和（最多5位）从A端输入，经五位二进制-脉冲

产生器，得到n（五位二进制数码对应的十进制数）个脉冲信号，并将其输入八位二进制输出器，在B端得到八位二进制数码，其中4位表示十进制的十位数，另4位表示十进制的个位数。此为译码器工作流程。

八位二进制输出器真值表见附录五

由真值表写出驱动方程：

J0=K0=1

J1=K1=X0

J2=K2=X1·X0

J3=K3=X2·X1·X0+X2·X1·X0

X1·X0

J5=K5=Y0·X3·X2·X1·X0

八位二进制输出器电路图见附录四

译码器Ⅱ（74LS247译码器）设计

74LS247引脚图

74LS247功能表

七段显示译码器的主要功能是把“8421”二-十进制代码译成对应于数码管的七字段信号，驱动数码管，显示出相应的十进制数码。

数码管设计

半导体七段显示器分为共阴极接法和共阳极接法两种，此处为了与74LS247译码器配套选用BS204共阳极数码管。

LED数码管共阳极接法LED显示器

心得体会

通过本次课程设计，我加深了对所学知识的理解，并对某些知识进行了很好地应用，如J-K触发器等。同时，我也更加强化了自己查阅资料的能力，这有助于提高我的自学能力，整个过程中我还有请教同学。总之，本次课程设计更加激发了我的学习欲望，有利于我后续课程的学习。

当然，在这次课设中，我也遇到了不少问题，如对于译码器Ⅰ的处理，这个问题还没完全解决，最近几天也查过资料和咨询过同学，但由于时间紧迫等原因，对于其中如何由五位二进制数激发得到n（五位二进制数码对应的十进制数）个脉冲信号还是没能很好地解决，看来只能留待以后去思考了。

总之，这次课设让我收获不少。

参考文献

[1] 数字电路逻辑设计（第三版）王毓银主编高等教育出版社

[2] 电子技术李春茂主编科学技术文献出版社

[3] 数字电子技术基础解题指南唐竞新主编清华大学出版社

附录

附录一：特别说明

本论文中译码器Ⅰ组成图及附录中各图表纯属原创，原理图为讨论之结果，其它图表有借鉴参考文献，文中某些概念性描述也来

源于文献，如与他人论文中某些部分存在相似之处，敬请明鉴。

附录二：元件材料清单

74LS247译码器2个

BS204共阳极数码管 2个

510Ω电阻14个

与门13个

或门3个

异或门7个

J-K触发器6个附录三：串行进位加法器详细电路图

附录四：八位二进制输出器电路图

四位二进制同步加法计数器(缺0011 0100 0101 0110)

成绩评定表

课程设计任务书

摘要本次课设题目为四位二进制加法计数器（缺0011 0100 0101 0110）。首先在QuartusII8.1中建立名为count16的工程，用四位二进制加法计数器的VHDL语言实现了四位二进制加法计数器的仿真波形图，同时进行相关操作，锁定了所需管脚，将其下载到实验箱。然后，在Multisim软件中，通过选用四个时钟脉冲下降沿触发的JK触发器和同步电路，画出其时序图，卡诺图，建立相关方程，做出相关计算，完成四位二进制加法计数器（缺0011 0100 0101 0110）的驱动方程。在Multisim软件里画出了四位二进制加法计数器的逻辑电路图。经过运行，分析由红绿灯的亮灭顺序及状态，和逻辑分析仪里出现波形图。说明四位二进制加法计数器顺利完成。关键词：计数器；VHDL语言；仿真；触发器。

目录一、课程设计目的 (1) 二、设计框图 (1) 三、实现过程 (2) 1、QUARTUS II实现过程 (2) 1.1建立工程 (2) 1.2编译程序 (7) 1.3波形仿真 (10) 1.4 仿真结果分析 (14) 1.5引脚锁定与下载 (14) 2、MULTISIM实现过程 (16) 2.1求驱动方程 (16) 2.2画逻辑电路图 (19) 2.3逻辑分析仪的仿真 (20) 2.4结果分析 (21) 2.5自启动判断 (22) 四、总结 (23) 五、参考书目 (24)

一、课程设计目的 1 了解同步加法计数器工作原理和逻辑功能。 2 掌握计数器电路的分析、设计方法及应用。 3 学会正确使用JK 触发器。二、设计框图状态转换图是描述时序电路的一种方法，具有形象直观的特点，即其把所用触发器的状态转换关系及转换条件用几何图形表示出来，十分清新，便于查看。在本课程设计中，四位二进制同步加法计数器用四个CP 下降沿触发的JK 触发器实现，其中有相应的跳变，即跳过了0011 0100 0101 0110四个状态，这在状态转换图中可以清晰地显示出来。具体结构示意框图和状态转换图如下： 1010 101111001101111011110 /1 /1000 101101110010000100000/0/0/0/0/0/0/0/0/0/????←????←????←????←????←↓↑???→????→????→????→????→? B:状态转换图

四位二进制加法器课程设计

课题名称与技术要求课题名称：四位二进制加法器设计技术要求： 1)四位二进制加数与被加数输入 2)二位数码管显示摘要本设计通过八个开关将A3,A2,A1,A0和B3,B2,B1,B0信号作为加数和被加数输入四位串行进位加法器相加，将输出信号S3,S2,S1,S0和向高位的进位 C3通过译码器Ⅰ译码，再将输出的Y3,Y2,Y1,Y0和X3,X2,X1,X0各自分别通过一个74LS247译码器，最后分别通过数码管BS204实现二位显示。本设计中译码器Ⅰ由两部分组成，包括五位二进制译码器和八位二进制输出器。信号S3,S2,S1,S0和向高位的进位C3输入五位二进制-脉冲产生器，将得到的n（五位二进制数码对应的十进制数）个脉冲信号输入八位二进制输出器，使电路的后续部分得以执行。总体论证方案与选择设计思路：两个四位二进制数的输入可用八个开关实现，这两个二进制数经全加器求和后最多可以是五位二进制数。本题又要求用两个数码管分别显示求和结果的十进制十位和各位，因此需要两个译码器Ⅱ分别译码十位和

个位。综上所述，需要设计一个译码器Ⅰ，能将求和得到的五位二进制数译成八位，其中四位表示这个五位二进制数对应十进制数的十位，另四位表示个位。而译码器Ⅱ有现成的芯片可选用，此处可选74LS247，故设计重点就在译码器Ⅰ。加法器选择全加器：能对两个1位二进制数进行相加并考虑低位来的进位，即相当于3个1位二进制数相加，求得和及进位的逻辑电路称为全加器。或：不仅考虑两个一位二进制数相加，而且还考虑来自低位进位数相加的运算电路，称为全加器。 1)串行进位加法器构成：把n位全加器串联起来，低位全加器的进位输出连接到相邻的高位全加器的进位输入。优点：电路比较简单。最大缺点：进位信号是由低位向高位逐级传递的，运算速度慢。 2)超前进位加法器为了提高运算速度，必须设法减小或消除由于进位信号逐级传递所消耗的时间，于是制成了超前进位加法器。优点：与串行进位加法器相比，（特别是位数比较大的时候）超前进位加法器的延迟时间大大缩短了。缺点：电路比较复杂。综上所述，由于此处位数为4（比较小），出于简单起见，这里选择串行进位加法器。译码器Ⅱ选择译码是编码的逆过程，将输入的每个二进制代码赋予的含意“翻译”过来，给出相应的输出信号。译码器是使用比较广泛的器材之一，主要分为：变量译码器和码制译码器，其中二进制译码器、二-十进制译码器和显示译码器三种最典型，使用十分广泛。显示译码器又分为七段译码器和八段

同步二进制加法计数器

同步二进制加法计数器 F0302011 5030209303 刘冉计数器是用来累计时钟脉冲（CP脉冲）个数的时序逻辑部件。它是数字系统中用途最广泛的基本部件之一，几乎在各种数字系统中都有计数器。它不仅可以计数，还可以对CP 脉冲分频，以及构成时间分配器或时序发生器，对数字系统进行定时、程序控制操作。此外，还能用它执行数字运算。 1、计数器的特点：在数字电路中，把记忆输入CP脉冲个数的操作叫做计数，能实现计数状态的电子电路称为计数器。特点为（1）该电路一般为Moore型电路，输入端只有CP信号。（2）从电路组成看，其主要组成单元是时钟触发器。 2、计数器分类 1) 按CP脉冲输入方式，计数器分为同步计数器和异步计数器两种。同步计数器：计数脉冲引到所有触发器的时钟脉冲输入端，使应翻转的触发器在外接的CP脉冲作用下同时翻转。异步计数器：计数脉冲并不引到所有触发器的时钟脉冲输入端，有的触发器的时钟脉冲输入端是其它触发器的输出，因此，触发器不是同时动作。 2) 按计数增减趋势，计数器分为加法计数器、减法计数器和可逆计数器三种。加法计数器：计数器在CP脉冲作用下进行累加计数（每来一个CP脉冲，计数器加1）。 3) 按数制分为二进制计数器和非二进制计数器两类。二进制计数器：按二进制规律计数。最常用的有四位二进制计数器，计数范围从0000到1111。异步加法的缺点是运算速度慢，但是其电路比较简单，因此对运算速度要求不高的设备中，仍不失为一种可取的全加器。同步加法优点是速度快，虽然只比异步加法快千分之一甚至几千分之一秒，但对于计数器来讲，却是十分重要的。所以在这个高科技现代社会中，同步二进制计数器应用十分广泛。下图为三位二进制加法计数器的电路图。图1 三位二进制计数器图示电路为对时钟信号计数的三位二进制加法计数器或称为八进制加法计数器。该电路的经典分析过程: 1.根据电路写出输出方程、驱动方程和状态方程 2. 求出状态图 3.检查电路能否自启动 4.文字叙述逻辑功能解：

四位二进制加法器课程设计报告

《电工与电子技术基础》课程设计报告题目 4位二进制加法器学院（部）专业班级学生姓名学号 5月日至 6月日共周

目录技术要求·2 摘要·2 第一章系统概述 1、总体设计思想·2 2、系统框图·3 3、工作原理·3 第二章单元电路设计及分析 1、加法器的选择·4 2、译码器Ⅰ的选择·8 3、译码器Ⅱ的选择·11 4、数码管的选择·13 第三章系统综述及总体电路图 1、系统综述·14 2、总体电路图·15 3、仿真结果·15 第四章结束语收获与体会·16 鸣谢·17 附录 1、元件材料清单·17 2、部分元器件引脚图·17 参考文献··17

4位二进制加法器课题名称与技术要求课题名称：四位二进制加法器设计技术要求： 1)四位二进制加数与被加数输入 2)二位数码管显示摘要本设计通过八个数据开关将A4,A3,A2,A1和B4,B3,B2,B1信号作为加数和被加数输入四位二进制并行进位加法器相加，将输出信号S4,S3,S2,S1和向高位的进位C4通过译码器Ⅰ译码，再将输出的X4,X3,X2,X1和Y4,Y3,Y2,Y1各自分别通过一个 74248J译码器，最后分别通过数码管HVH实现二位显示。本设计中译码器Ⅰ由三部分组成，包括一个2输入四与非门(74LS08D)、一个4位二进制全加器(74LS283N)和一个3输入或门(4075BD_5V)。信号S4,S3,S2,S1和向高位的进位C4输入译码器Ⅰ，将得到的两组4位BCD码输出，将这两组4位BCD码分别输入BCD－7段译码／升压输出驱动器(74248J),使电路的后续部分得以执行。第一章系统概述 1、总体设计思想设计思路：两个4位二进制数的输入可用八个数据开关实现，这两个二进制数经全加器求和后最多可以是5位二进制数。而本题要求用两位数码管分别显示求和结果的十进制十位和各位，因此需要两个译码器Ⅱ分别译码十位和个位。综上所述，需要设计一个译码器Ⅰ，能将求和得到的五位二进制数译成8位BCD码，其中4位表示这个5位二进制数对应十进制数的十位，另4位表示个位。而译码器Ⅱ有现成的芯片可选用，此处可选74LS248，故本课题设计重点就在译码器Ⅰ。

四位二进制加法计数器课程设计

成绩评定表学生姓名郝晓鹏班级学号1103060129 专业通信工程课程设计题目四位二进制加法计数器评语组长签字：成绩日期20 年月日

课程设计任务书学院信息科学与工程学院专业通信工程学生姓名郝晓鹏班级学号1103060129 课程设计题目四位二进制加法计数（缺0010 0011 1101 1110）实践教学要求与任务: 1、了解数字系统设计方法。 2、熟悉VHDL语言及其仿真环境、下载方法。 3、熟悉Multisim仿真环境。 4、设计实现四位二进制加计数（缺0010 0011 1101 1110）工作计划与进度安排: 第一周：熟悉Multisim及QuartusII环境，练习数字系统设计方法。包括采用触发器设计和超高速硬件描述语言设计，体会自上而下、自下而上设计方法的优缺点第二周：1.在QuartusII环境中仿真实现四位二进制加计数（缺0100 0101 1001 1010 ）。 2.在Multisim环境中仿真实现四位二进制加计数，缺（0100 0101 1001 1010），并通过虚拟仪器验证其正确性。指导教师： 201 年月日专业负责人： 201 年月日学院教学副院长： 201 年月日

摘要本文采用在MAXPLUSⅡ环境中用VHDL语言实现四位二进制加法计数（缺0010 0011 1101 1110），在仿真器上显示结果波形，并下载到目标芯片上，在实验箱上观察输出结果。在Multisim环境中仿真实现四位二进制加法计数器（缺0010 0011 1101 1110），并通过虚拟仪器验证其正确性。关键词：MAXPLUSⅡ环境；VHDL语言；四位二进制加计数；Multisim环境

8位串行二进制全加器

只用一位二进制全加器为基本元件和一些辅助的时序电路，设计一个8位串行二进制全加器。 Vhdl代码如下：顶层文件如下： library ieee; use ieee.std_logic_1164.all; entity f8_adder is port(a,b:in std_logic_vector(7 downto 0); c0:in std_logic; s:out std_logic_vector(7 downto 0); c1:out std_logic); end f8_adder; architecture bhv of f8_adder is signal cout:std_logic_vector(7 downto 1); component f_adder is port(ain,bin,cin:in std_logic; cout,sum:out std_logic); end component; begin u1: f_adder port map(ain=>a(0),bin=>b(0),cin=>c0,sum=>s(0),cout=>cout(1)); u2: f_adder port map(ain=>a(1),bin=>b(1),cin=>cout(1),sum=>s(1),cout=>cout(2)); u3: f_adder port map(ain=>a(2),bin=>b(2),cin=>cout(2),sum=>s(2),cout=>cout(3)); u4: f_adder port map(ain=>a(3),bin=>b(3),cin=>cout(3),sum=>s(3),cout=>cout(4)); u5: f_adder port map(ain=>a(4),bin=>b(4),cin=>cout(4),sum=>s(4),cout=>cout(5)); u6: f_adder port map(ain=>a(5),bin=>b(5),cin=>cout(5),sum=>s(5),cout=>cout(6)); u7: f_adder port map(ain=>a(6),bin=>b(6),cin=>cout(6),sum=>s(6),cout=>cout(7)); u8: f_adder port map(ain=>a(7),bin=>b(7),cin=>cout(7),sum=>s(7),cout=>c1); end bhv; 全加器描述： library ieee; use ieee.std_logic_1164.all; entity f_adder is port(ain,bin,cin:in std_logic; cout,sum:out std_logic); end f_adder; architecture fd1 of f_adder is

利用全加器电路创建四位二进制加法器

一.课程设计的目的： 1、学习并了解MATLAB软件。 2、尝试用Simulink建模。 3、实现对数字电路的防真设计。 4、利用全加器电路创建四位二进制加法器。二.课程设计题目描述及要求：利用所学的数字电路的基本知识和MUTLAB软件中Simulink的应用学习，完成对数字电路的仿真设计。用各种各样的组合逻辑电路设计全加器，输出曲线，再利用全加器设计电路创建四位二进制加法器电路图，给出输出。三．MATLAB软件简介： MATLAB是MathWorks公司于1984年推出的一套高性能的数值计算可视化软件，集数值分析、矩阵运算、信号处理和图形显示于一体。MATLAB是由Matrix 和Laboratory单词的前三个字母组合而成的，其含义是矩阵实验室。 Simulink是MATLAB最重要的组件之一，是实现动态系统建模、仿真的一个集成环境。它支持线性和非线性系统，连续时间、离散时间，或者两者的相结合的仿真，而且系统是多进程的。Simulink是从底层开发的一个完整的仿真环境和图形界面，它把MATLAB的许多功能都设计成一个个直观的功能模块，把需要的功能模块连接起来就可以实现所需要的仿真功能。Simulink仿真应用于数字电路、数字信号处理、通信仿真、电力系统仿真、宇航仿真等领域。由于数字系统中高低电平分别用0和1表示，因此数字电路问题往往可以转化为一个数字上的逻辑问题。MATLAB提供了逻辑运算模块和各种触发器模块，可以方便的进行数字电路的设计和仿真。借助于组合电路仿真常用模块Logic and Bit Operations子库中的Local Operator模块，将其拖到所建的untitled窗口中，然后鼠标左键双击该模块弹出的Block Parameters/Logical Operator对话框，按Operator栏后的黑三角来选择所需要的门电路标识符，如：AND、OR、NAND、NOR、XOR、NOT中的一个，并依次设置所需的输入、输出端子个数，之后按OK 键确定。利用这些基本门电路组成加法器逻辑电路。四．课程设计的内容： 1、1位全加器的设计。所谓全加器，就是带进位输入和进位输出的加法器。1位全加器有3个输入，分别是加

8位二进制加法计算器

一：本实验设计的是一个8为二进制加法计算器，其功能就是对两个八位的二进制数执行加法运算，并可以异步清零。二：电路可划分为三部分：半加器、全加器和复位电路。 1、半加器: 真值表 a b so co 0 0 0 0 0 1 1 0 1 0 1 0 1 1 0 1 电路图 2全加器：由半加器和或门组成电路图 3复位电路：复位电路通过en控制，当en为‘1’时，执行加法运算，输出正确的值，当en为‘0’时，输输出及结果为全0. 三：实验波形仿真和VHDL 1、仿真图：

2、VHDL代码 1)半加器h_adder： library ieee; use ieee.std_logic_1164.all; entity h_adder is port (a,b :in std_logic; co,so :out std_logic); end entity h_adder; architecture fh1 of h_adder is begin so <= not(a xor (not b));co <= a and b ; end architecture fh1; 2)或门or2a： library ieee; use ieee.std_logic_1164.all; entity or2a is port (a,b :in std_logic; c: out std_logic); end entity or2a; architecture one of or2a is begin c <= a or b ; end architecture one; 3)全加器f_adder： library ieee;

数字逻辑4位二进制加法器实验

实验2 4位二进制加法器的设计 2．1 实验目的进一步熟悉Quartus Ⅱ的基本操作方法，并利用原理图输入设计方法设计简单组合电路，掌握层次化设计的方法，通过4位全加器的设计掌握利用EDA 工具进行电子系统设计的流程。 2．2 原理提示一个4位二进制加法器可以由4个全加器构成，各全加器之间的进位以串行方式实现，即将低位的进位输出CO 与相邻的高一位全加器的进位位Ci 相连，最低进位位接“0”。实验原理图如下。 2．3实验内容采用Quartus Ⅱ基于图形的设计方法，在实验1的基础上，按层次化结构实现4位全加器的设计。完成原理图输入、编译、进行波形仿真验证。（仿真时要对所有输入、输出端进行）。 2．4实验步骤（1）为本项设计任务建立工程。启动Quartus Ⅱ，新建一个工程，有关操作如下图。将实验1中已设计好的原理图文件fualladd.bdf 拷贝到D:\0501\exp2下。在实验1中fualladd.bdf 是顶层设计文件，而在本实验中，fualladd.bdf 将作为底层设计文件使用。 ∑C i C o ∑C i C o ∑C i C o a 0b 0a 1b 1a 2b 2a 3b 3s 0s 1s 2s 3c o ∑C i C o 0

建立本工程的顶层设计。点击“File/New”→“Block Diagram/Schematic File”→“OK”，将Block1.dbf 另存为add4. dbf。add4. dbf是本工程的顶层设计文件。（2）点击“File / Open…”将fualladd.bdf 文件打开。（3）将fualladd.bdf制作成一个符号块，以便在add4. dbf中调用。点击“File / Create/Update / Create Symble Files For Currenf Fils”，弹出对话框（文件名一栏应出现fualladd.bsf），点击“保存”。于是，生成全加器的符号块文件fualladd.bsf。（4）在add4. dbf的绘图区放置全加器符号。右击add4. dbf的绘图区，弹出浮动菜单，选择“Insert / Symbol…”弹出如下对话框：(在实验1中是怎样放置一个符号的？在这里也能用吗？试试看) 按图操作。结果在add4. dbf的绘图区放置了一个全加器符号。（5）完成顶层设计。按下图操作，完成4位二进制加法器的设计。存盘。操作说明：符号的旋转右击待旋转的符号，弹出浮动菜单，选择“Rotate by Degrees / 90”可反时针旋转90°。

八位二进制加法器课程设计

长安大学电子技术课程设计课题名称______________ 班级______________ 姓名______________ 指导教师日期______________

前言 8位二进制加法器，它的功能主要是实现两个8位二进制数的相加，其结果的范围应该在00000000到111111110之间，即000到510之间。加法器在实际应用中占据着十分重大的地位，从我们呱呱坠地起，到小学，到初中，到高中，到大学，到工作，等等。我们能离开加法吗，不能！加法可以说是一切运算的基础，因此8位二进制加法器的设计是很有必要的。那么我们如何设计一个8位二进制加法器呢？在实际应用中，我们通常输入的是十进制数，一个八位二进制数所对应的最大的十进制数是255，于是输入两个范围在000到255之间的数，首先通过二-十进制编码器将输入的三位十进制数的个位、十位、百位分别转换为8421BCD码，得到两个十二位字码，再通过加法器将它们相加，逢10进1，得到一个新的十二位字码，再用7447数字显示译码器将这个十二位字码还原到原来的三位十进制数。最后输出的就是一个三位十进制数，其范围在000到510之间。通过上述方法我们实现了八位二进制数的相加，从而达到了题目的要求。为实现上述目的，我们需要查阅相关资料。通过查阅，理解以及加以运用，我们认识到了收集资料的不易性，但同时也得到了不少收获，可以说是有苦有甜。同时，虽然我们基本设计出了这个八位二进制加法器，但是不必可避免地会产生一些问题，比如说在连线上可能有更简便的途径，在元件的选用上可能还有其它更简便的方法，在控制上可能还不够精简，等等。我们希望在以后的实践中能找出更好的方法，也希望能吸取这次设计中的不足，逐渐改善。另外，在电子设计的过程中，与同组同学之间的合作配和是十分重要的。我在此次设计中也充分认识到这一点的重要性，我相信这次的电子设计能够为我们将来的工作奠定一定的基础。

《四位二进制》汪洋

《电工与电子技术基础》课程设计报告题目四位二进制加法器学院（部）汽车学院专业汽车运用工程班级2013220202 学生姓名汪洋学号201222020227 6 月20 日至6 月2 7 日共1 周

四位二进制加法器一．主要技术指标和要求（1）四位二进制加数与被加数输入；（2）二位数码管显示。二．摘要四位二进制加法器的设计包括：1、四位二进制加数和被加数的输入，2、两个数的相加运算及和的输出，3、将两个数的和通过译码器显示在数码管上。二进制数的输入可以通过数据开关实现，用加法器可以进行二进制数的加法运算。两个四位二进制数相加后的和在十进制数的0~30内，其中产生的进位和对十进制数十位的判断和显示是重点和难点，这需要通过译码器来实现。最后用两个BS204数码管进行二位显示。三.总体方案的论证及选择通过数据开关将A3,A2,A1,A0和B3,B2,B1,B0信号作为加数和被加数输入到超前进位加法器74LS283的8个输入端实现，四位二进制相加，将输出信号S4,S3,S2,S1和向高位的进位C1通过一译码器译码。再将输出X4,X3,X2,X1和Y4,Y3,Y2,Y1分别通过一个74LS247译码器，最后分别通过共阳极数码管BS204实现二位显示。

1.加法器的选择加法器是一种逻辑组合电路，主要功能是实现二进制数的算数加法运算。加法器有两种：串行进位加法器和超前进位加法器。串行进位加法器高位的运算必须等到低位的加法运算完成后送来的进位才能进行，虽然电路简单，但运行速度慢，位数越多，进位越慢；超前进位加法器是由逻辑电路根据输入信号同时形成各位向高位的进位，使各位的进位直接由加数和被加数决定，而不依赖低位的进位，省去了逐级进位所用的时间，因此这种加法器速度快，所以我们选择超前进位加法器，其型号有多种，再此，选择74LS283型加法器。 2.译码器的选择译码器是一种具有“翻译”功能的逻辑电路，这种电路能将输入二进制代码的各种状态，按照其原意翻译成对应的输入信号。译码器是组合逻辑电路的一个重要器件。译码器的种类有多种，其中显示译码器最典型，应用广泛，其又分为七段译码器和八段译码器，在此选择七段译码器，可供选择的译码器有74LS247,74LS47,74LS248,74LS48四种，74LS247，74LS47的引脚排列分别和74LS248,74LS48的引脚排列一模一样，功能也差不多，但前两者控制共阳极数码管，后两者控制共阴极数码管，最终我们选择74LS247译码器。 74LS247型七段显示译码器的主要功能是把8421BCD译成对应于数码管的7个字段信号并驱动数码管，显示出相应的十进制数码。

十进制4位加法计数器设计

洛阳理工学院十进制 4 位加法计数器系别：电气工程与自动化系姓名：李奇杰学号：B10041016

十进制4位加法计数器设计设计要求：设计一个十进制4位加法计数器设计设计目的： 1.掌握EDA设计流程 2.熟练VHDL语法 3.理解层次化设计的内在含义和实现设计原理通过数电知识了解到十进制异步加法器的逻辑电路图如下 Q3 则可以通过对JK触发器以及与门的例化连接实现十进制异步加法器的设计设计内容 JK JK触发器的VHDL文本描述实现： --JK触发器描述 library ieee; use ieee.std_logic_1164.all; entity jk_ff is

port( j,k,clk: in std_logic; q,qn:out std_logic ); end jk_ff; architecture one of jk_ff is signal q_s: std_logic; begin process(j,k,clk) begin if clk'event and clk='0' then if j='0' and k='0' then q_s <= q_s; elsif j='0' and k='1' then q_s <= '0'; elsif j='1' and k='0' then q_s <= '1'; elsif j='1' and k='1' then q_s <= not q_s; end if; end if; end process; q <= q_s; qn <= not q_s; end one; 元件门级电路：与门VHDL文本描述实现： --与门描述library ieee; use ieee.std_logic_1164.all;

四位二进制加法器电工电子课程设计

长安大学电子技术课程设计 4位二进制加法器专业车辆工程班级22010901 姓名韩塽指导教师顾樱华日期2011、6、26

目录一、技术要求 (2) 二、摘要 (2) 三、总体设计方案的论证及选择 (2) 1、加法器的选取 (2) 2、译码器的选取 (2) 3、数码管的选取 (3) 四.设计方案的原理框图，总体电路图，接线图及说明 (3) 1、总体原理图 (3) 2、总体接线图 (4) 五.单元电路设计，主要元器件选择与电路参数计算 (4) 1、逻辑开关 (4) 2、加法器设计 (5) 3、译码器设计 (7) 4、数码管设计 (9) 六、收获与体会 (10) 七、参考文献 (11) 八、附件（元器件清单） (12) 评语 (13)

一.技术要求 1.四位二进制加数与被加数输入 2.二位数码管显示二.摘要该设计主要包括两个部分：一是用加法器实现四位二进制加数与被加数的输入，二是将相加产生的二进制和数用二位数码管显示，在此设计中加法器是重点，数码显示是难点。数码显示采用计数器，译码器七段译码显示管来实现。加法器分为半加器和全加器，半加器只能实现两个一位二进制数的相加，其只考虑两个加数本身的求和而不考虑低位来的进数位。目前使用最广泛的二进制加法器是二进制并行加法器。三.总体设计方案的论证及选择 1.加法器的选取二进制并行加法器是一种能并行产生两个n位二进制算术和的组合逻辑电路。按其进位方式的不同，可分为串行进位二进制并行加法器和超前进位二进制并行加法器两种类型。所以根据加法器的工作速度选取超前进位加法器。这里供选取的超前进位加法器有74LS283，CT74LS283，SN74LS283，DM74LS283，HD74LS283，M74LS283 可供选择。由于我们是非电专业，对电子器件的选取要求不高，为使设计简单起见所以选74LS283加法器。 2.译码器的选取译码器是一种具有“翻译”功能的逻辑电路，这种电路能将输入二进制代码的各种状态，按照其原意翻译成对应的输出信号。译码器是组合逻辑电路的一个重要的器件，在显示译码器的选择上有七段译码器和八段译码器。此

EDA课程设计八位二进制全加器

EDA设计说明书课程名称： EDA技术实用教程设计题目：八位二进制全加器院系：电子信息与电气工程学院学生姓名：学号：专业班级：指导教师：李响年 6 月 1

1. 设计目的熟悉利用QuartusⅡ的原理图输入法设计简单的组合电路，掌握层次化设计的方法，并经过一个八位全加器的设计把握利用EDA软件进行原理图输入方式的电子线路设计的详细流程。 2. 设计原理 2.1 一位全加器的原理一位全加器能够用两个半加器及一个或门连接而成，因此需要首先完成半加器的设计。在本设计中，将采用原理图输入法来完成设计。一位全加器的设计步骤： ①为本项工程设计建立文件夹； ②输入设计项目和存盘； ③将设计项目设计成可调用的元件； ④设计全加器顶层文件； ⑤将设计项日设置成工程和时序仿真。 2.2 八位全加器的原理一个八位全加器能够由八个一位全加器构成，加法器之间的进位能够用串行方式实现，即将低位加法器的进位输出cout 与相邻的高位加法器的最低进位输入信号cin 相接。

3. 设计方案与仿真 3.1 一位全加器的设计与仿真全加器的实现是以半加器的实现为基础的，因此，要设计全加器应首先设计一个一位的半加器。半加器的实现方案为： ①为此项工程建立文件夹； ②在基本元件库中，选中需要的元件，将元件（包含元件 and2、not 、xnor 和输入输出引脚input、output）调入原理图编辑窗口中； ③将己设计好的原理图文件存盘； ④将所设计的半加器设置成可调用的元件。用原理图输入法所设计的半加器原理图如图3-1所示，利用QuartusⅡ软件平台，根据图3-1所示电路，可生成一个半加器元件符号，如图3-2所示。在半加器的基础上，为了建立全加器的顶层文件，必须再打开一个原理图编辑窗口，方法同上。其中，所选择的元件包含半加器、或门和输入输出引脚，由此可得到如图3-3所示的全加器原理图；进而可生成个全加器元件符号，如图3-4所示。图3-1 半加器原理图图3-2 半加器元件符号

设计一个四位二进制计数器

1、要求：设计一个四位二进制计数器，将计数结果由数码管显示，显示结果为十进制数。数码管选通为低电平有效，段码为高电平有效。分析：VHDL 描述包含五部分：计数器、将四位二进制数拆分成十进制数的个位和十位、二选一的数据选择器、七段译码、数码管选通控制信号线定义为信号 library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity counter3 is Port ( clk:in STD_LOGIC; clk1 : in STD_LOGIC; clr : in STD_LOGIC; en : in STD_LOGIC; co : out STD_LOGIC; scanout:out std_logic_vector(1 downto 0); ledout:out std_logic_vector(6 downto 0)); end counter3; architecture Behavioral of counter3 is signal cnt:std_logic_vector(3 downto 0); signal cnt1:std_logic_vector(3 downto 0); signal cnt2:std_logic_vector(3 downto 0); signal hex:std_logic_vector(3 downto 0); signal scan:std_logic_vector(1 downto 0); en clr

EDA8位二进制并行加法器

实验二：8位加法器的设计 1．实验目的（1）学习Quartus Ⅱ/ISE Suite/ispLEVER软件的基本使用方法。（2）学习GW48-CK或其他EDA实验开发系统的基本使用方法。（3）了解VHDL程序的基本结构。 2.实验内容设计并调试好一个由两个4位二进制加法器级联而成的8位二进制并行加法器，并用GW48-CK或其他EDA实验开发系统（事先应选定拟采用的实验芯片的型号）进行硬件验证。3．实验要求（1）画出系统的原理图，说明系统中各主要组成部分的功能。（2）编写各个VHDL源程序。（3）根据系统的功能，选好测试用例，画出测试输入信号波形或编号测试程序。（4）根据选用的EDA实验开发装置编好用于硬件验证的管脚锁定表格或文件。（5）记录系统仿真、逻辑综合及硬件验证结果。（6）记录实验过程中出现的问题及解决办法。 4.实验条件（1）开发条件：Quartus Ⅱ 8.0。（2）实验设备：GW48-CK实验开发系统。（3）拟用芯片：EPM7128S-PL84。 5.实验设计 1）系统原理图为了简化设计并便于显示，本加法器电路ADDER8B的设计分为两个层次，其中底层电路包括两个二进制加法器模块ADDER4B，再由这两个模块按照图2.1所示的原理图构成顶层电路ADDER8B。 ADDER4B 图2.1 ADDER4B电路原理图

A8[7..0] 图 2.1 ADDER8B电路原理图 2）VHDL程序加法器ADDER8B的底层和顶层电路均采用VHDL文本输入，有关VHDL程序如下。ADDER4B的VHDL源程序： --ADDER4B.VHD LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY ADDER4B IS PORT(C4:IN STD_LOGIC; A4:IN STD_LOGIC_VECTOR(3 DOWNTO 0); B4:IN STD_LOGIC_VECTOR(3 DOWNTO 0); S4:OUT STD_LOGIC_VECTOR(3 DOWNTO 0); CO4: OUT STD_LOGIC); END ENTITY ADDER4B; ARCHITECTURE ART OF ADDER4B IS SIGNAL S5:STD_LOGIC_VECTOR(4 DOWNTO 0); SIGNAL A5,B5:STD_LOGIC_VECTOR(4 DOWNTO 0); BEGIN A5<='0'&A4; B5<='0'&B4; S5<=A5+B5+C4; S4<=S5(3 DOWNTO 0); CO4<=S5(4); END ARCHITECTURE ART; ADDER8B的VHDL源程序： --ADDER8B.VHD LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY ADDER8B IS

四位二进制加法计数器

学院信息学院专业通信工程姓名陈洁学号02 设计题目数字系统课程设计内容四位二进制加法计数器技术参数和要求0000→0001→0010→0011→0110→0111→1000→1001→1010→1011→1100→→1101→1110→1111→0000 缺0100→0101 设计任务 1.按要求设计VHDL程序， 2.在Xinlinx Ise环境中运行程序并输出仿真波形。工作进度和安排第18周： 1.学习Xinlinx Ise软件知识，熟悉软件相关操作； 2.学习multsim软件知识，熟悉其在画逻辑电路时的应用； 3.查阅相关资料，学习时序逻辑电路设计知识。第20周： 1.按要求编写程序代码，； 2.运行并输出仿真波形； 3.程序下载到电路板测试； 4.利用multsim软件，设计时序电路； 5.运行并验证结果； 6.撰写报告。指导教师（签字）：年月日学院院长（签字）：年月日

目录一．数字系统简介 (3) 二．设计目的和要求 (3) 三．设计内容 (3) 四．VHDL程序设计 (3) 五．波形仿真 (11) 六. 逻辑电路设计 (12) 六．设计体会 (13) 七．参考文献 (13)

一．数字系统简介在数字逻辑设计领域，迫切需要一种共同的工业标准来统一对数字逻辑电路及系统的描述，这样就能把系统的设计分解为逻辑设计（前端），电路实现（后端）和验证桑相互独立而又相关的部分。由于逻辑设计的相对独立性就可以把专家们设计的各种数字逻辑电路和组件建成宏单元或软件核，即ip库共设计者引用，设计者可以利用它们的模型设计电路并验证其他电路。VHDL这种工业标准的产生顺应了历史潮流。二．设计目的和要求 1、通过《数字系统课程设计》的课程实验使电子类专业的学生能深入了解集成中规模芯片的使用方法。 2、培养学生的实际动手能力，并使之初步具有分析，解决工程实际问题的能力。三．设计内容四位二进制加计数，时序图如下： 0000→0001→0010→0011→0110→0111→1000→1001→1010→1011→1100→→1101→1110→1111 →0000 缺0100→0101 。由JK触发器组成4位异步二进制加法计数器。四．VHDL程序设计四位二进制加计数，缺0100，0101（sw向上是0(on)；灯亮为0） LIBRARY IEEE; USE entity count10 is PORT (cp,r:IN STD_LOGIC; q:OUT STD_LOGIC_VECTOR(3 DOWNTO 0) ); end count10; ARCHITECTURE Behavioral OF count10 IS SIGNAL count:STD_LOGIC_VECTOR(3 DOWNTO 0) ; BEGIN PROCESS (cp,r) BEGIN if r='0' then count<="0000"; elsiF cp'EVENT AND cp='1' THEN if count="0011" THEN count <="0110"; ELSE count <= count +1; END IF; end if; END PROCESS; q<= count; end Behavioral;

八位二进制加法器论文

前言本次课程设计介绍了一种基于数字电子技术的八位二进制加法器,实现了如下功能: 1、八位二进制加数与被加数输入 2、三位数码管显示 3、三位十进制加数与被加数的输入该电路系统主要分为八位二进制加法器和三位十进制加法器两个系统：八位二进制加法器系统由二进制输入电路、二进制加法运算电路、二进制码到十进制8421BCD码的转换电路和三位数码管显示输出4个模块组成；三位十进制加法器系统由十进制的输入电路、三位十进制8421BCD码加法运算电路、四位数码管显示输出3个模块组成。设计过程：首先由本小组三名同学：夏程鉴，邢晓理，王维在互联网以及图书馆查阅了相关资料与文献，并参考了清华大学出版社06年版《数字电子技术基础》等参考教材，进行了资料整理以及设计构思。随后三名组员分工设计，由邢晓理同学设计输入系统电路，王维同学设计加法系统电路，夏程鉴同学设计二进制_十进制BCD码转换系统电路和输出系统。最后将电路模块整合为一个整体电路系统，并应用Multisim软件进行了设计电路图的绘制和仿真检验。

目录前言 (1) 摘要 (3) 关键词 (3) 设计要求 (3) 一、设计方案简介 1、方案一 (4) 2、方案二 (5) 3、方案三 (6) 二、单元电路设计与分析 1、八位二进制加数与被加数输入(邢晓理) (7) 2、八位二进制数的加法运算(王维) (8) 3、二进制数转换为十进制8421BCD码(夏程鉴) (9) 4、八位二进制加法器总体电路图 (13) 5、十进制加数与被加数输入(邢晓理) (14) 6、三位BCD码加法器(王维) (15) 7、三位十进制加法器总体电路图 (16) 元件明细表 (17) 结束语 (18) 参考文献 (19) 鸣谢 (19) 评语 (20)

4位二进制加法器课程设计

长安大学电工与电子技术课程设计题目：4位二进制加法器学院：汽车学院专业：汽车运用工程班级：姓名：学号：指导老师：李三财

目录一、课题名称与技术要求··························· 二、摘要········································· 三、总体设计方案论证及选择······················· 1、方案论证与选择······························ 2、加法器的选取································ 3、译码器的选取································ 4、数码管的选取································ 四、设计方案的原理框图、总体电路原理图及说明····· 1、原理框图···································· 2、总体电路原理图······························ 3、说明········································ 五、单元电路设计、主要元器件选择及电路参数计算··· 1、单元电路设计································ 2、主要元器件选择······························ 六、收获与体会及存在的问题······················· 七、参考文献····································· 八、附件·········································