数字电压表的综合设计报告

数字电压表的综合设计

一、设计任务

1、使用状态机实现对模数转换芯片TLC549的采样控制，实现一个简易的电压表。并将硬件验证结果与测量电压值进行比较。

二、整体设计

1、本次设计是利用FPGA控制 TLC549，将 AD转换后的电压值读出，并显示在数码管。模块一为TLC549主控制模块，模块二为bcd1即一位BCD码加减模块，模块三为lookup即A/D转换BCD码模块，模块四为scan_led数码显示模块。然后将模块生成为相应器件，按照原理图连接，得出相应波形及数据。由FPGA构成的ASIC的三部分电路（如结构示意图所示）：

（1）用有限状态机设计的A/D转换控制电路；

（2）将8位数字量DB0-DB7转换成3位BCD码电压值的转换路；

（3）3位LED显示器的译码显示电路；

结构示意图

2、原理框图

3、模数转换-TLC549 ADC的介绍

(1)TLC549各引脚功能如下：

●ANALOG IN，模拟量输入端；

●sclk，串行时钟输入端；

●cs，芯片选择，低有效；

●DATA OUT，数字量输出端；

●GND，模拟接地；

●REF+，基准电压输入端；

●REF-，基准电压负端；

●VCC，正电源电压端。

(2)TCL549的工作时序图

当片选 CS为低电平时，串行输人数据才能被移入移位寄存器。当 CS为低电平时，在每一个SCLK时钟的上升沿将DIN的一位数据移入移寄存器。注意，二进制最高有效位被导前移入。接着， CS的上升沿才将移位寄存器的数据锁存，供DAC电路进行转换；当片选CS为高电平时，串行输人数据不能被移入移位寄存器。注意．CS的上升和下降都必须发生在SCLK为低电平期间。

三、模块设计

模块一

module tcl549c(clk,cs,sdata,clk_ad,reset,dataout);

input clk,reset,sdata;

output cs,clk_ad;

output[7:0]dataout;

reg cs,clk_ad_r,clk_r;

reg[7:0]dataout,dataout_r;

reg[7:0]count;

reg[2:0]temp;

reg[3:0]cnt;

reg mark;

reg flag;

parameter [2:0]s0=0,s1=1,s2=2;

reg[2:0]c_st;

always@(posedge clk)

begin if(count<119)count<=count+1;

else begin clk_r<=~clk_r;count=0;end

end

always@(posedge clk)

begin clk_ad_r<=~clk_r;end

assign clk_ad=clk_ad_r;

always@(posedge clk_r or negedge reset)

begin if(!reset) c_st<=s0;

else case(c_st)

s0:begin cs<=1;mark<=0;

if(temp==3)begin temp<=0;c_st<=s1;end

else begin temp<=temp+1;c_st<=s0;end

end

s1:begin cs<=0;mark<=1;

c_st=s2;

end

s2:begin cs<=0;mark<=1;

if(flag==1)c_st<=s0;

else c_st<=s2;

end

default:c_st<=s0;

endcase

end

always@(posedge clk_ad_r)

begin

if(mark==1)

if(cnt==8)begin cnt<=0;flag<=1;end

else begin cnt<=cnt+1;flag<=0;end

end

always@(posedge clk_ad_r)

begin

if(mark==1)

if(flag==1)dataout<=dataout_r;

else dataout_r={dataout_r[6:0],sdata};//串转并end

endmodule

模块二

/*功能：一位BCD码加减法模块

输入参数：标准时钟clk，被减数/加数dataa，减数/加数datab，低位来的借位/进位cin

输出参数：向高位的借位/进位cout，差/和result*/

module bcd1(dataa, datab,cin, cout, result);

input [3:0] dataa;

input [3:0] datab;

input cin;

output reg cout;

output [3:0]result;

reg [4:0]result_r;

assign result=result_r;

always @(*)

begin

result_r = dataa + datab + cin; // 二进制加法

if((result_r > 4'd9 )) //||((result_r == 4'd0)&&(dataa != 0))||((result == 4'd1)&&(dataa != 0)&&(result_ab == 4'd0))

/*当结果大于9时，补6，当结果由不同时为0的加数相加得0时，补6*/ begin

result_r = result_r + 4'd6;

cout = 1;

end

else

begin

result_r = result_r;

cout =0;

end

end

endmodule

模块三

module lookup(V,q);

input [7:0]V;

output [11:0]q;

reg [11:0]q;

reg [11:0]HB,LB;

wire d1,d2,d3;

always@(V)

begin case(V[7:4]) //--A/D值的高4位转换成3位BCD码

4'b1111: HB<=12'b001001000000; //--2.40

4'b1110: HB<=12'b001000100100; //--2.24

4'b1101: HB<=12'b001000001000; //--2.08

4'b1100: HB<=12'b000110010010; //--1.92

4'b1011: HB<=12'b000101110110; //--1.76

4'b1010: HB<=12'b000101100000; //--1.60

4'b1001: HB<=12'b000101000100; //--1.44

4'b1000: HB<=12'b000100101000; //--1.28

4'b0111: HB<=12'b000100010010; //--1.12

4'b0110: HB<=12'b000010010110; // --0.96

4'b0101: HB<=12'b000010000000; // --0.80

4'b0100: HB<=12'b000001100100; //--0.64

4'b0011: HB<=12'b000001001000; //--0.48

4'b0010: HB<=12'b000000110010; //--0.32

4'b0001: HB<=12'b000000010110; //--0.16

4'b0000: HB<=12'b000000000000; // --0.00

default: HB<=12'b111111111111;

endcase

case(V[3:0]) //--A/D值低4位变为3位BCD码

4'b1111: LB<=12'b000000010101; // --0.15

4'b1110: LB<=12'b000000010100; // --0.14

4'b1101: LB<=12'b000000010011; // --0.13

4'b1100: LB<=12'b000000010010; // --0.12

4'b1011: LB<=12'b000000010001; // --0.11

4'b1010: LB<=12'b000000010000; // --0.10

4'b1001: LB<=12'b000000001001; // --0.09

4'b1000: LB<=12'b000000001000; // --0.08

4'b0111: LB<=12'b000000000111; // --0.07

4'b0110: LB<=12'b000000000110; // --0.06

4'b0101: LB<=12'b000000000101; // --0.05

4'b0100: LB<=12'b000000000100; // --0.04

4'b0011: LB<=12'b000000000011; // --0.03

4'b0010: LB<=12'b000000000010; // --0.02

4'b0001: LB<=12'b000000000001; // --0.01

4'b0000: LB<=12'b000000000000; // --0.00

default: LB<=12'b111111111111;

endcase

end

bcd1

u1(.dataa(LB[3:0]),.datab(HB[3:0]),.result(q[3:0]),.cin(1'b0),.cout(d 1));

bcd1

u2(.dataa(LB[7:4]),.datab(HB[7:4]),.result(q[7:4]),.cin(d1),.cout(d2) );

bcd1

u3(.dataa(LB[11:8]),.datab(HB[11:8]),.result(q[11:8]),.cin(d2),.cout( d3));

endmodule

模块四

module scan_led(clk_1k,d,dig,seg); //模块名scan_led

input clk_1k; //输入时钟

input[11:0] d; //输入要显示的数据

output[7:0] dig; //数码管选择输出引脚

output[7:0] seg; //数码管段输出引脚

reg[7:0] seg_r; //定义数码管输出寄存器

reg[7:0] dig_r; //定义数码管选择输出寄存器

reg[3:0] disp_dat; //定义显示数据寄存器

reg[2:0]count; //定义计数寄存器

assign dig = dig_r; //输出数码管选择

assign seg = seg_r; //输出数码管译码结果

always @(posedge clk_1k) //定义上升沿触发进程

begin

if(count<2)

count <= count + 1'b1;

else count<=0;

end

always @(posedge clk_1k)

begin

case(count) //选择扫描显示数据

3'd0:disp_dat = d[11:8]; //第一个数码管

3'd1:disp_dat = d[7:4]; //第二个数码管

3'd2:disp_dat = d[3:0]; //第三个数码管

endcase

case(count) //选择数码管显示位

3'd0:dig_r = 8'b01111111; //选择第一个数码管显示

3'd1:dig_r = 8'b10111111; //选择第二个数码管显示

3'd2:dig_r = 8'b11011111; //选择第三个数码管显示endcase

case(count)

3'd0:seg_r[7]=0;

3'd1:seg_r[7]=1;

3'd2:seg_r[7]=1;

endcase

end

always @(disp_dat)

begin

case(disp_dat) //七段译码

4'h0:seg_r[6:0] = 7'b1000000; //显示0

4'h1:seg_r[6:0] = 7'b1111001; //显示1

4'h2:seg_r[6:0] = 7'b0100100; //显示2

4'h3:seg_r[6:0] = 7'b0110000; //显示3

4'h4:seg_r[6:0] = 7'b0011001; //显示4

4'h5:seg_r[6:0] = 7'b0010010; //显示5

4'h6:seg_r[6:0] = 7'b0000010; //显示6

4'h7:seg_r[6:0] = 7'b1111000; //显示7

4'h8:seg_r[6:0] = 7'b0000000; //显示8

4'h9:seg_r[6:0] = 7'b0010000; //显示9 default:seg_r[6:0] = 7'b1111111;

endcase

end

endmodule

仿真波形如下：

四、结论

调节SPOC实验平台上的相应按钮，使显示管出现不同的电压数值，同时使用万用表测出对应的电压数值。

(1)数据记录：

数码管显示的电压值：2.20 1.58 0.81

万用表测量的电压值：2.126 1.533 0.783

(2)数据分析：

由于程序设计中，电压灵敏度为0.01V。这样就会使得测量值与读数值之间存在一定的误差。同时试验箱和万用表都会存在系统误差，则同样影响实验结果。由上面的数据可知，本次试验的硬件验证效果不错。

(3)实验总结

这次实验是我们和老师一起输入程序，在此过程中，老师会讲解程序，以便让我们理解程序的设计思路。在输完程序后，要根据试验程序的思路画出原理图，这就需要理解程序的设计思路。进行试验箱上的硬件调试过程时，该步骤主要是要求细心，按照引脚清单，逐一完成锁定。为了保护芯片，一定要记得锁三态。还有就是试验箱上的频率帽一定要插在对的地方，不然将导致实验现象不正确。五．心得体会

通过这次课程设计，熟悉了串行模数转换芯片TLC549的功能及各个引脚的作用。对EDA设计的整个流程有了进一步的熟练，加深了对Verilog HDL硬件描述语言的理解。在进行编写Verilog HDL时，如果漏掉或者错了某个关键字，这都会影响实验进程，所以细心非常重要。在实验中，如果要完成某项任务，对于涉及到的芯片，一定要明白其工作时序图，这样才能让FPGA很好的控制其工作。